DE102008014338B4 - Halbleitervorrichtung mit MIS-Transistor des lateralen Typs - Google Patents

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Abstract

Halbleitervorrichtung mit:einem Halbleitersubstrat (10);einem MIS-Transistor (21, 21A, 22, 23) des lateralen Typs, der auf einem Oberflächenabschnitt des Halbleitersubstrats (10) angeordnet ist, wobei der MIS-Transistor (21, 21A, 22, 23) des lateralen Typs eine Source-Elektrode, eine Gate-Elektrode (11, 13) und eine Drain-Elektrode auf derselben Seite des Halbleitersubstrats (10) aufweist;einer Leitung für ein Gate-Steuersignal, wobei die Leitung die Gate-Elektrode (11, 13) elektrisch mit einer Steuerspannungs-Erzeugungsschaltung (K11) verbindet;einem Widerstand (50, 51, 53, 54) aus polykristallinem Silizium der einen Leitfähigkeitstyp aufweist, der zu dem eines Drain (5, 6) des MIS-Transistors (21, 21A, 22, 23) des lateralen Typs entgegengesetzt ist, und der in der Leitung so bereitgestellt ist, dass die Gate-Elektrode (11, 13), der Widerstand (50, 51, 53, 54) und die Steuerspannungs-Erzeugungsschaltung (K11) elektrisch so in Reihe miteinander verbunden sind, wobei der Drain (5, 6) einen Drain-Bereich (5) und einen Drift-Bereich (6) aufweist; undeiner Isolierschicht (4, 4A), über welche der Widerstand (50, 51, 53, 54) aus polykristallinem Silizium und der Drain (5, 6) des MIS-Transistors (21, 21A, 22, 23) des lateralen Typs einander gegenüber liegen, so dass ein elektrisches Potenzial des Drains (5, 6) über die Isolierschicht (4, 4A) auf den Widerstand (50, 51, 53, 54) aus polykristallinem Silizium wirkt, um eine Verarmungsschicht in dem Widerstand (50, 51, 53, 54) aus polykristallinem Silizium zu erzeugen und zu erweitern, wobei die Verarmungsschicht einen Widerstandswert des Widerstands (50, 51, 53, 54) aus polykristallinem Silizium zwischen der Gate-Elektrode (11, 13) und der Steuerspannungs-Erzeugungsschaltung (K11) erhöht.

Description

  • Die gegenwärtige Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem MIS-(Metall-Isolator-Halbleiter-)Transistor des lateralen Typs.
  • Die JP 2001-352070 A offenbart eine Halbleitervorrichtung, in der ein LDMOS-(Lateral Diffused Metal Oxide Semiconductor)Transistorelement an einem Oberflächenabschnitt eines Halbleitersubstrats ausgeformt ist.
  • Eine Halbleitervorrichtung 80, die in der JP 2001-352070 A offenbart ist, ist im Folgenden unter Bezugnahme auf 11 beschrieben. Die Halbleitervorrichtung 80 ist unter Verwendung eines SOI-(Silizium-auf-Isolator-)Substrats ausgeformt, das ein Siliziumsubstrat 2 des P-Typs, eine Isolationsschicht 3 und eine Schicht 1 des N-Typs aufweist. In der Halbleitervorrichtung 80 ist ein Bereich 6 des N-Typs (d. h. ein Drift-Bereich 6) derart angeordnet, dass er einen Drain-Bereich 5 des N+-Typs umgibt. Der Bereich des N-Typs besitzt eine höhere Konzentration als die Schicht 1 des N-Typs. Die Konzentration in dem Drift-Bereich 6 wird höher, je näher er dem Drain-Bereich 5 des N+-Typs kommt. Ein Kontaktbereich 9 des P+-Typs ist zu einem Source-Bereich 8 des N+-Typs benachbart und grenzt an diesen an. Der Kontaktbereich 9 des P+-Typs erstreckt sich so, dass er einen Teil bzw. Bereich der unteren Seite bzw. Bodenseite des Source-Bereichs 8 des N+-Typs bedeckt. In 11 sind eine LOCOS-(Local Oxidation of Silicon)Oxidschicht 4 und eine Gate-Elektrode 11 gezeigt.
  • Die in 11 dargestellte Halbleitervorrichtung 80 umfasst ein LDMOS-Transistorelement. In einer Oberflächenschicht der Schicht 1 des N-Typs sind eine Source und ein Drain des LDMOS-Transistorelements angeordnet. Eine Ladungsträgerströmungsrichtung verläuft lateral. Weil das LDMOS-Transistorelement im Vergleich zu anderen Schaltelementen mit einer höheren Geschwindigkeit umgeschalten werden kann, kann es in einem Schaltnetz, einer Schaltenergiezuführeinheit bzw. Switching Power Supply Unit und dergleichen verwendet werden, worin ein Schaltelement sehr schnell ein- und ausgeschalten wird.
  • Im Allgemeinen wird ein solches Schaltnetz, wie z. B. ein DC-DC-Wandler und ein Wechselrichter, mit einer höheren Betriebsfrequenz betätigt, und daher sind die erforderliche Induktivität und die erforderliche Kapazität gering. In dem obigen Fall könnte es möglich sein, ein kleineres Schaltnetz gemäß der erforderlichen kleineren Induktivität und der erforderlichen kleineren Kapazität zu konfigurieren. Daher ist ein Transistor gewünscht, der sehr schnell umgeschalten werden kann, und das LDMOS-Transistorelement kann dafür geeignet sein. Wenn ein Transistor (der das LDMOS-Transistorelement aufweist) sehr schnell umgeschalten wird, verursacht jedoch im Allgemeinen eine rapide Spannungsänderung ein Drainspannungs-Überschwingen bzw. Überschwingen der Drainspannung bzw. Drainspannungs-Overshoot (d. h. eine Stoßspannung), und so werden ein starkes Rauschen (ein Klingeln bzw. Ringing) und ein Umschaltverlust verursacht.
  • Die JP 2004-6598 A , welche der US 6 700 156 B2 entspricht, offenbart eine Halbleitervorrichtung, die mit einem Transistorelement zusammenhängt, das für ein Schaltnetz verwendet wird.
  • Im Folgenden ist unter Bezugnahme auf 12 eine Halbleitervorrichtung 90 beschrieben, die in der JP 2004-6598 A offenbart ist. Die Halbleitervorrichtung 90 gehört zu der Sorte von VDMOS-(Vertical Diffused Metal Oxide Semiconductor)Transistorelementen. In beiden Seiten eines Halbleitersubstrats sind jeweils ein Gate und eine Source der Vorrichtung 90 angeordnet. Die Ladungsträgerströmungsrichtung ist vertikal. Die in 12 gezeigte Halbleitervorrichtung 90 ist durch eine Schicht 14 des P-Typs gekennzeichnet. Die Schicht 14 des P-Typs grenzt an eine Basisschicht 12 des P-Typs an und weist gering angereicherte Störstellen des P-Leitfähigkeitstyps auf. Der Leitfähigkeitstyp der Schicht 14 des P-Typs ist zu dem eines Drain entgegengerichtet.
  • In der in 12 dargestellten Halbleitervorrichtung 90 steigt dann, wenn eine Drain-Spannung höher ist, aufgrund des Vorhandenseins der Schicht 14 des P-Typs eine Gate-zu-Drain-Kapazität an. Dadurch wird die Erzeugung einer Stoßspannung in dem Drain unterdrückt. Die Schicht des P-Typs funktioniert in der VDMOSstrukturierten Halbleitervorrichtung 90 effektiv. Wenn jedoch in einer LDMOSstrukturierten Halbleitervorrichtung eine Schicht wie die Schicht 14 des P-Typs vorhanden ist, ist es schwierig, aufgrund ihres großen Einflusses auf einen Ladungsträgerkanal eine LDMOS-Halbleitervorrichtung auszugestalten. Darüber hinaus verursacht in der Halbleitervorrichtung 90 eine Ladungsträgerströmung durch die Schicht 14 des P-Typs mit geringer Störstellenkonzentration einen höheren On-State-Widerstandswert. Ferner können durch die alleinige Existenz der Schicht 14 des P-Typs die Gate-zu-Drain-Kapazität nicht ausreichend erhöht und die Erzeugung eines Stoßspannung nicht ausreichend unterdrückt werden.
  • Die US 5 227 655 A lehrt, dass eine Schaltgeschwindigkeit eines Widerstands durch einen Widerstandswert des Widerstands gesteuert wird. Die Änderung des Widerstandswerts des Widerstands erfolgt dabei durch Ändern der Länge und der Breite des Widerstands.
  • Aus der US 6 348 716 B1 ist es bekannt, Dioden bei einem MIS-Transistor des lateralen Typs auf einer Isolierschicht zu integrieren.
  • Die US 5 466 963 A offenbart, in Gräben Polywiderstände zu integrieren.
  • Es ist Aufgabe der gegenwärtigen Offenbarung, eine Halbleitervorrichtung vorzusehen, die einen MIS-(Metall-Isolator-Halbleiter-)Transistor des lateralen Typs aufweist.
  • Gelöst wird die Aufgabe durch die Merkmale von Anspruch 1 und 13. Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Gemäß einem ersten Gesichtspunkt der gegenwärtigen Erfindung weist eine Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat; einen MIS-Transistor des lateralen Typs, der an einem Oberflächenteil bzw. Oberflächenabschnitt des Halbleitersubstrats angeordnet ist; eine erste Leitung für ein Gate-Ansteuerungssignal, wobei die erste Leitung mit einem Gate des MIS-Transistors des lateralen Typs verbunden ist; einen Widerstand aus polykristallinem Silizium, der in der ersten Leitung vorgesehen ist und einen Leitfähigkeitstyp aufweist, der zu dem eines Drain des MIS-Transistors des lateralen Typs entgegengerichtet ist; und eine Isolierschicht, durch die eine Drain-Spannung des MIS-Transistors des lateralen Typs an den Widerstand aus polykristallinem Silizium angelegt wird.
  • Gemäß der obigen Halbleitervorrichtung vergrößert bzw. erweitert sich eine Verarmungsschicht in dem Widerstand aus polykristallinem Widerstand, wenn sich eine Drain-Spannung erhöht. Ein Überschwingen bzw. Overshoot der Drain-Spannung wird verringert. Eine Zunahme des Rauschens und des Schaltverlustes wird unterdrückt. Weil der Widerstand aus polykristallinem Silizium hergestellt ist, sind die Kosten gering, die mit dem Widerstand aus polykristallinem Silizium zusammenhängen. Weil der Widerstand aus polykristallinem Silizium in der Halbleitervorrichtung an verschiedenen Stellen ausgeformt werden kann, können die Größenabmessungen der Halbleitervorrichtung verringert werden.
  • Gemäß einem zweiten Gesichtspunkt der gegenwärtigen Erfindung weist eine Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat mit einem ersten Leitfähigkeitstyp; und einen MIS-Transistor des lateralen Typs, der an einem Oberflächenteil bzw. Oberflächenabschnitt des Halbleitersubstrats angeordnet ist. Der MIS-Transistor des lateralen Typs umfasst Folgendes: eine Isolierschicht, die an einer Oberfläche des Halbleitersubstrats angeordnet ist; einen Drain-Bereich, welcher den ersten Leitfähigkeitstyp aufweist und an der Isolierschicht so angeordnet ist, dass er sich in dem Halbleitersubstrat befindet; einen Drift-Bereich, der den ersten Leitfähigkeitstyp aufweist und in dem Halbleitersubstrat so angeordnet ist, dass sich der Drain-Bereich zwischen dem Drift-Bereich und der Isolierschicht befindet; eine Gate-Elektrode, die den ersten Leitfähigkeitstyp aufweist und an der Isolierschicht angeordnet ist; einen Widerstand aus polykristallinem Silizium, der einen zweiten Leitfähigkeitstyp aufweist und auf der Isolierschicht so angeordnet ist, dass sich die Isolierschicht zwischen dem Widerstand aus polykristallinem Silizium und dem Drift-Bereich befindet; einen Source-Bereich, der den ersten Leitfähigkeitstyp aufweist und an der Isolierschicht so angeordnet ist, dass er sich in dem Halbleitersubstrat befindet; einen Kontaktbereich, der den zweiten Leitfähigkeitstyp aufweist und an der Isolierschicht und angrenzend an den Source-Bereich angeordnet ist. Die Halbleitervorrichtung weist ferner Folgendes auf: eine erste Leitung, die mit der Gate-Elektrode verbunden ist; und eine zweite Leitung, die den Widerstand aus polykristallinem Silizium mit der Gate-Elektrode verbindet. Der erste Leitfähigkeitstyp ist dem zweiten Leitfähigkeitstyp entgegengerichtet. Der Widerstand aus polykristallinem Silizium weist eine Störstellenkonzentration auf, die etwa kleiner als 1 × 1017 cm-3 ist. Eine Drain-Spannung des MIS-Transistors des lateralen Typs ist so konfiguriert, dass ein elektrisches Potenzial eines Drains, welcher den Drain-Bereich und den Drift-Bereich aufweist, über die Isolierschicht auf den Widerstand aus polykristallinem Silizium wirkt.
  • Gemäß der obigen Halbleitervorrichtung umfasst die Halbleitervorrichtung den MIS-Transistor des lateralen Typs. Der Source-Bereich und der Drain-Bereich sind an dem Oberflächenabschnitt der Halbleitervorrichtung angeordnet. Ladungsträger strömen in der lateralen Richtung. In der obigen Halbleitervorrichtung ist der Widerstand aus polykristallinem Silizium in der ersten Leitung vorgesehen. Die Drain-Spannung wirkt auf den Widerstand aus polykristallinem Silizium über die Isolierschicht. Der Widerstand aus polykristallinem Silizium weist eine Störstellenkonzentration auf, die etwa kleiner als 1 × 1017 cm-3 ist, und daher funktioniert der Widerstand aus polykristallinem Silizium wie ein Transistor des MIS-Typs. Weil der Leitfähigkeitstyp des Widerstands aus polykristallinem Silizium zu dem des Drain-Bereichs entgegengerichtet ist, vergrößert sich eine Verarmungsschicht in dem Widerstand aus polykristallinem Silizium, wenn die Drain-Spannung ansteigt. Daher wird ein Überschwingen der Drain-Spannung verringert. Außerdem werden das Erzeugen von Rauschen und ein Umschaltverlust unterdrückt.
  • Die obige Aufgabe, Merkmale und Vorteile der gegenwärtigen Erfindung werden aus der folgenden detaillierten Beschreibung, die unter Bezugnahme auf die beigefügte Zeichnung gemacht wurde, besser ersichtlich.
  • Es zeigen:
    • 1 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform;
    • 2 ein Schaltdiagramm eines Schaltnetzes, das eine Ersatzschaltung der in 1 gezeigten Halbleitervorrichtung aufweist, wo ein Bereich I, der von einer in 2 dargestellten Strichpunktlinie umgeben ist, der in 1 gezeigten Halbleitervorrichtung entspricht;
    • 3A ein Schaltdiagramm zum Beschreiben von Parametern, die zur Simulation verwendet wurden;
    • 3B eine grafische Darstellung, die eine Kennlinie einer Anstiegsrate der Drain-Spannung Vd als Funktion der Zeit darstellt, wobei die Drain-Spannung Vd durch die Simulation erzielt wird;
    • 4 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten modifizierten Ausführungsform;
    • 5A eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten modifizierten Ausführungsform, wobei die Ansicht entlang einer Strichpunktlinie VA-VA, die in 5B gezeigt ist, erfolgt;
    • 5B eine schematische Draufsicht, welche einen gesamten Bereich der Halbleitervorrichtung gemäß der zweiten modifizierten Ausführungsform darstellt;
    • 6A eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten modifizierten Ausführungsform;
    • 6B eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten modifizierten Ausführungsform;
    • 7A eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften modifizierten Ausführungsform;
    • 7B eine vergrößerte Ansicht eines Bereichs, der von einer Strichpunktlinie VIIB umgeben ist, die in 7A beschrieben ist.
    • 7C eine vergrößerte Ansicht eines Bereichs, der von einer Zweipunktstrichlinie VIIC umgeben ist, die in 7A beschrieben ist;
    • 8 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer sechsten modifizierten Ausführungsform;
    • 9 eine schematische Querschnittsansicht einer siebten modifizierten Halbleitervorrichtung;
    • 10 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer achten modifizierten Ausführungsform;
    • 11 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß dem Stand der Technik;
    • 12 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß dem Stand der Technik; und
    • 13 ein Schaltungsdiagramm eines Schaltnetzes, das eine Steuerungsschaltung aufweist, die einen MOS-Transistor gemäß einem verwandten Stand der Technik verwendet.
  • Die JP 2008-54280 A , in der eine Steuerschaltung zum Ansteuern eines MOS-Transistors dargestellt ist, wurde eingereicht.
  • Ein Schaltnetz, das in der obigen Anmeldung gezeigt ist, ist im Folgenden unter Bezugnahme auf 13 beschrieben. Das Schaltnetz umfasst eine Steuerschaltung bzw. Ansteuerungsschaltung zum Steuern bzw. Ansteuern eines MOS-(Metall-Oxid-Halbleiter-)Transistors als einen MIS-Transistor des lateralen Typs. In 13 entspricht ein Bereich, der von einer gestrichelten Linie umgeben ist, einer Steuerschaltung K10 zum Ansteuern eines Feldeffekttransistors 20 (d. h. eines MOS des N-Typs). Die Steuerschaltung K10 zum Ansteuern des Transistors 20 umfasst einen MOS-Widerstand 160. Der MOS-Widerstand 160 erzeugt einen Gate-Input-Widerstandswert des Transistors 20.
  • In dem in 13 gezeigten Schaltnetz ist der Transistor 20 zwischen einer Last 30 und einer Erdung angeordnet. Zwischen dem Transistor 20 und der Last 30 ist eine Störinduktivität verbunden bzw. angeordnet. Die Steuerschaltung K10 liefert einem Gate des Transistors 20 eine Steuerspannung Vin, die eine Rechteckwelle umfasst. Die Steuerschaltung K10 schaltet den Transistor 20 auf der Grundlage der Steuerspannung Vin ein und aus, und dadurch schaltet die Steuerschaltung K10 die Zufuhr einer DC-(Gleichstrom-) Spannung Vdd von einer Energiequelle 40 zu der Last 30 ein.
  • Die Steuerschaltung K10 weist eine Schaltung K11 zum Erzeugen einer Steuerspannung, einen festen bzw. feststehenden Widerstand R10, eine erste Diode D10, eine zweite Diode D12 und den MOS-Widerstand 160 auf. Der feste Widerstand R10 und die erste Diode D10 sind in Reihe geschaltet. Der MOS-Widerstand 160 und die zweite Diode D12 sind in Reihe geschaltet. Ein Paar, das aus dem festen Widerstand R10 und der ersten Diode D10 besteht, und das andere Paar, das aus dem MOS-Widerstand 160 und der zweiten Diode D12 besteht, sind zwischen der Schaltung K11 zum Erzeugen einer Steuerspannung und dem Widerstand 20 parallel geschaltet. Mit der Schaltung K11 zum Erzeugen einer Steuerspannung ist eine Anode der ersten Diode D10 verbunden. Mit dem Transistor 20 ist eine Kathode der ersten Diode D10 verbunden. Eine Anode der zweiten Diode D12 ist mit dem Transistor 20 verbunden. Eine Kathode der zweiten Diode D12 ist mit der Schaltung K11 zum Erzeugen einer Steuerspannung verbunden.
  • Der MOS-Widerstand 160 umfasst einen ersten Isolatorbereich 162, einen Halbleiterbereich 164 des P-Typs und einen zweiten Isolatorbereich 165. Der erste Isolatorbereich 162 und der zweite Isolatorbereich 165 sind beispielsweise aus Siliziumoxiden hergestellt. Der Halbleiterbereich des P-Typs ist aus monokristallinem Silizium hergestellt, das Störstellen des P-Typs aufweist. Der Halbleiterbereich 164 des P-Typs trennt den ersten Isolatorbereich 162 von dem zweiten Isolatorbereich 165. Eine erste Elektrode 161 ist dem Halbleiterbereich 164 des P-Typs durch den ersten Isolatorbereich 162 zugewandt. Eine zweite Elektrode 166 ist dem Halbleiterbereich 164 des P-Typs durch den zweiten Isolatorbereich 165 zugewandt. Die ersten und zweiten Elektroden 161, 166 sind mit einer Drain-Elektrode D des Transistors 20 elektrisch verbunden. Ein Ende des Halbleiterbereichs 164 des P-Typs ist mit einer Gate-Elektrode G des Transistors durch eine dritte Elektrode 167 elektrisch verbunden. Das andere Ende des Halbleiterbereichs 164 des P-Typs ist mit der Schaltung K11 zum Erzeugen einer Steuerspannung durch eine vierte Elektrode 163 elektrisch verbunden. Der MOS-Widerstand 160 kann die Breite einer Verarmungsschicht steuern, die sich in einem Halbleiterbereich des P-Typs durch den Feldeffekt ausdehnt und zusammenzieht. Ein Widerstandswert R des MOS-Widerstands 160 nimmt gemäß einer angelegten Spannung V fast kontinuierlich zu. Wenn eine Spannung Vds zwischen dem Drain und der Source gering ist, wird der Widerstandswert R des MOS-Widerstands 160 auf einen kleinen Wert eingestellt. Wenn einen Spannung Vds zwischen dem Drain und der Source hoch ist, wird der Widerstandswert R auf einen hohen Wert eingestellt. Der Widerstandswert R des MOS-Widerstands 160, der einem Gate-Input-Widerstandswert entspricht, erhöht sich, wenn die Drain-Spannung höher ist. So sind die Schaltgeschwindigkeiten anfangs beim Schalten hoch. In einem späten Stadium des Schaltens, wo das Spannungsüberschwingen ein Problem bereitet, wird bewirkt, dass die Umschaltgeschwindigkeit geringer ist. Die obige Ausgestaltung unterdrückt die Erzeugung einer Stoßspannung in dem Drain in dem späten Stadium des Schaltens.
  • Beispielhafte Ausführungsform
  • In Bezug auf die 1-3 ist im Folgenden eine Halbleitervorrichtung 100 beschrieben. Es ist anzumerken, dass zur Vereinfachung und zum leichteren Verständnis in 2 ein fester bzw. feststehender Widerstand R10, eine erste Diode D10 und eine zweite Diode D12, die in 13 dargestellt sind, weggelassen sind.
  • Wie in 1 dargestellt ist, umfasst eine Halbleitervorrichtung 100 ein Halbleitersubstrat 10 und einen lateral diffundierten Metalloxidhalbleiter-Transistor (LDMOS-Transistor) 21 als MIS-Transistor des lateralen Typs. Der LDMOS-Transistor 21 ist in einem Oberflächenbereich bzw. Oberflächenteil des Halbleitersubstrats 10 angeordnet. Wie in den 1 und 2 gezeigt ist, ist in einer Leitung ein Widerstand 50 aus polykristallinem Silizium für ein Gate-Ansteuersignal des LDMOS-Transistors 21 angeordnet. Der Widerstand 50 aus polykristallinem Silizium ist ein Element des P-Typs, das zu einem Drain (N-Typ) des LDMOS-Transistors 21 entgegengerichtet ist. Der Widerstand 50 aus polykristallinem Silizium befindet sich auf einem Isolierfilm, der eine LOCOS-(Local Oxidation Of Silicon) Oxidschicht 4 aufweist. Die LOCOS-Oxidschicht 4 ist auf einem Driftbereich 6 eines Drain (D) des LDMOS 21 ausgeformt und angeordnet. In der obigen Ausgestaltung wird an den Widerstand 50 aus polykristallinem Silizium durch die LOCOS-Oxidschicht 4 eine Drain-Spannung Vd des Drift-Bereichs 6 des LDMOS 21 angelegt.
  • Die Halbleitervorrichtung 100 umfasst den LDMOS-Transistor 21. In einem Oberflächenbereich des Halbleitersubstrats 10 befinden sich eine Source (S) und der Drain (D). Der LDMOS 21, der in Bezug auf das Halbleitersubstrat 10 eine laterale Ladungsträgerströmung aufweist, kann im Vergleich zu anderen Transistorelementen ein Hochgeschwindigkeitsschalten bzw. Hochgeschwindigkeitsumschalten durchführen. Der LDMOS 21 wird gewöhnlich für ein Schaltnetz, eine Schaltenergiezufuhr bzw. Switching Power Supply und dergleichen verwendet.
  • Wenn eine Betriebsfrequenz eines Schaltnetzes auf einen größeren Wert geändert wird, wobei ein Hochgeschwindigkeitstransistorelement wie z. B. der LDMOS 21 verwendet wird, können im Allgemeinen die Größenabmessungen des Schaltnetzes verringert werden. Eine Spannungsänderung beim Schalten wird jedoch groß, und somit wird das Überschwingen der Drain-Spannung groß (weil eine Stoßspannung und ein Rauschen erzeugt werden).
  • Gemäß der in 1 gezeigten Halbleitervorrichtung ist in der Leitung für das Gate-Steuersignal des LDMOS-Transistors 21 der Widerstand 50 aus polykristallinem Silizium als Gate-Eingangs-Widerstand bzw. Gate-Input-Widerstand Rg vorgesehen. Der Widerstand 50 aus polykristallinem Silizium ist ein Element des P-Typs, das zu einem Drain (N-Typ) des LDMOS-Transistors 21 entgegengerichtet ist. Die Drain-Spannung Vd wird durch den Isolierfilm, welcher die LOCOS-Oxidschicht 4 aufweist, an den Widerstand 50 aus polykristallinem Silizium angelegt. Ein Potenzial der Spannung Vd kann unterschiedlich umgeschalten werden. Wenn eine Störstellenkonzentration des Widerstands 50 aus polykristallinem Silizium auf kleiner als 1 × 1017 cm-3 (d. h. p-) festgelegt ist, funktioniert der Widerstand 50 aus polykristallinem Silizium wie der MOS-Widerstand, der in 13 gezeigt ist. Weil der Leitfähigkeitstyp des Widerstands 50 aus polykristallinem Silizium zu dem des Drain entgegengerichtet ist, breitet sich eine Verarmungsschicht aus und ein Widerstandswert nimmt zu, wenn der LDMOS 21 in den Aus-Zustand geschaltet und die Drain-Spannung Vd erhöht werden. Daher schaltet der LDMOS 21 in einem anfänglichen Stadium des Schaltens sehr schnell um, weil ein Widerstandswert des Widerstands 50 aus polykristallinem Silizium klein ist (d. h. ein Gate-Input-Widerstandswert ist klein). In einem späten Stadium des Schaltens nimmt eine Umschaltgeschwindigkeit des LDMOS 21 aufgrund des Anstiegs des Widerstandswerts von dem Widerstand 50 aus polykristallinem Silizium ab. Der Widerstand 50 aus polykristallinem Silizium reduziert ein Überschwingen der Drain-Spannung Vd (d. h. eine Stoßspannung) und verhindert den Schaltungsverlust.
  • Die Wirkung des Widerstands 50 aus polykristallinem Silizium wird durch Simulation ermittelt. In 3B sind Ergebnisse aus der Simulation dargestellt. 3A zeigt Parameter beim Durchführen der Simulation. 3B zeigt eine Anfangsanstiegskennlinie der Drain-Spannung Vd in Fällen, wo die Gate-Input-Widerstandswerte Rg auf 3 Ω bzw. 30 Ω festgelegt worden sind.
  • Wie in 3B dargestellt ist, bleibt eine Anstiegsrate der Drain-Spannung Vd während eines Zeitraums Ts beinahe unverändert und eine Amplitude der Drain-Spannung Vd, die mit dem Überschwingen und dem Ringing bzw. Klingeln in Zusammenhang steht, wird von Vr1 auf Vr2 verringert, wenn der Gate-Input-Widerstandswert Rg von 3 Ω auf 30 Ω verändert wird.
  • Der Widerstand 50 aus polykristallinem Silizium der Halbleitervorrichtung 100 weist polykristallines Silizium auf und ist mit ziemlich niedrigen Kosten hergestellt. Der Widerstand 50 aus polykristallinem Silizium kann an unterschiedlichen Bereichen des Halbleitersubstrats 10 ausgeformt sein. Daher können Größenabmessungen der Halbleitervorrichtung 100, die in 1 gezeigt ist, im Vergleich zu den folgenden zwei Fällen verringert werden. Ein Fall ist der, dass der MOS-Widerstand 160 (der aus monokristallinem Silizium hergestellt ist), der in 13 gezeigt ist, an einer anderen Stelle eines Halbleitersubstrats angeordnet ist. Der andere Fall ist der, dass der MOS-Widerstand 160 getrennt von dem Halbleitersubstrat angeordnet ist. Die Drain-Spannung Vd des Drift-Bereichs wird durch die LOCOS-Oxidschicht 4 an den Widerstand 50 aus polykristallinem Silizium angelegt. Die LOCOS-Oxidschicht 4 ist auf dem Drift-Bereich 6 des Drain des LDMOS 21 angeordnet. Der Leitfähigkeitstyp des Widerstands 50 aus polykristallinem Silizium ist zu dem des Drain entgegengerichtet. Weil der Widerstand 50 aus polykristallinem Silizium keine Vergrößerung bzw. Zunahme des Chip-Bereichs der Halbleitervorrichtung 100 bewirkt, kann der Aufbau der Halbleitervorrichtung 100 einfach sein, und demgemäß können Größenabmessungen der Halbleitervorrichtung 100 und Herstellungskosten verringert werden.
  • Die Halbleitervorrichtung 100 weist den LDMOS 21 auf, der sehr schnell umschalten kann. In der Halbleitervorrichtung 100 unterdrückt das Verringern des Überschwingens der Drain-Spannung Vd das Rauschen und den Schaltverlust. Die Halbleitervorrichtung 100 kann klein sein und mit geringen Kosten hergestellt werden.
  • Im Folgenden ist unter Bezugnahme auf 4 eine Halbleitervorrichtung 101 gemäß einer ersten modifizierten Ausführungsform beschrieben.
  • In der Halbleitervorrichtung 101 ist der Widerstand 50 aus polykristallinem Silizium an einem Isolierfilm 4A angeordnet. Der Isolierfilm 4A befindet sich an dem Drift-Bereich 6 des Drain des LDMOS 21. Ein Widerstandswert des Widerstands 50 aus polykristallinem Silizium in der Halbleitervorrichtung 101 hängt viel mehr von der Drain-Spannung Vd ab als in der Halbleitervorrichtung 100. Wenn der LDMOS 21 mit einer niedrigen Spannung betrieben wird, kann die obige Ausgestaltung effektiv sein.
  • Im Folgenden ist unter Bezugnahme auf die 5A und 5B eine Halbleitervorrichtung 102 gemäß einer zweiten modifizierten Ausführungsform beschrieben.
  • In der in den 5A, 5B gezeigten Halbleitervorrichtung 102 ist der Widerstand 50 aus polykristallinem Silizium auf einem Abschnitt bzw. Teil einer Oberfläche der LOCOS-Oxidschicht 4 angeordnet. Der Abschnitt der Oberfläche entspricht einer Peripherie eines LDMOS 21A. Der LDMOS 21A ist an dem Halbleitersubstrat 10 (d. h. einem Chip) als MIS-Transistor des lateralen Typs ausgeformt. Der Drift-Bereich 6 des Drain erstreckt sich bis zu einem Bereich, welcher der Peripherie des LDMOS 21A entspricht.
  • Wenn als Leistungselement ein LDMOS verwendet wird, kann der LDMOS mehrere parallel angeordnete Zellen aufweisen. Wie in 5B dargestellt ist, kann der Widerstand 50 aus polykristallinem Silizium an der Peripherie eines Bereichs des LDMOS 21A angeordnet sein, wenn der Chip-Bereich einen ausreichenden Raum bzw. Platz hat. Daher kann eine Musterausgestaltung vereinfacht werden, ohne dass in dem als LDMOS 21A ausgeformten Bereich eine Zellstruktur verändert wird. Außerdem kann der Freiheitsgrad zum Anordnen des Widerstands 50 aus polykristallinem Silizium verbessert werden.
  • In jeder Halbleitervorrichtung 100, 101, 102 ist der Widerstand 50 aus polykristallinem Silizium auf dem Isolierfilm angeordnet (d. h. an der LOCOS-Oxidschicht 4 oder dem Isolierfilm 4A). Der Isolierfilm ist an dem Drift-Bereich des Drain des LDMOS 21, 21A angeordnet. Durch den Isolierfilm wird die Drain-Spannung Vd an den Widerstand 50 aus polykristallinem Silizium angelegt.
  • Im Folgenden sind unter Bezugnahme auf die 6A bzw. 6B eine Halbleitervorrichtung 103 gemäß einer dritten modifizierten Ausführungsform und eine Halbleitervorrichtung 104 gemäß einer vierten modifizierten Ausführungsform beschrieben.
  • Jede Halbleitervorrichtung 103, 104 weist eine Verdrahtungsschicht 16 auf. Die Verdrahtungsschicht 16 ist oberhalb des Widerstands 50 aus polykristallinem Silizium durch einen Zwischenisolierfilm 15 angeordnet. Die Verdrahtungsschicht ist mit dem Drain des LDMOS 21 verbunden. In jeder Halbleitervorrichtung 103, 104 wird an den Widerstand 50 aus polykristallinem Silizium durch den Zwischenisolierfilm 50 und die Verdrahtungsschicht 16 die Drain-Spannung Vd angelegt. Der Leitfähigkeitstyp des Widerstands 50 aus polykristallinem Silizium ist zu dem des Drain entgegengerichtet.
  • In der in 6A gezeigten Halbleitervorrichtung 103 ist der Widerstand 50 aus polykristallinem Silizium auf der LOCOS-Oxidschicht 4 angeordnet, die an dem Drift-Bereich des LDMOS 21 ausgeformt ist. Die Drain-Spannung Vd wird an den Widerstand 50 aus polykristallinem Silizium auch durch die LOCOS-Oxidschicht 4 dementsprechend angelegt. In der in 6A gezeigten Halbleitervorrichtung 103 wird die Drain-Spannung Vd von beiden Seiten des Widerstands 50 aus polykristallinem Silizium angelegt, und daher kann im Vergleich zu der in 1 gezeigten Halbleitervorrichtung 100 eine stärkere Abhängigkeit der Drain-Spannung Vd geschaffen werden.
  • Die in 6B gezeigte Halbleitervorrichtung 104 ist aus einem Halbleitersubstrat ausgeformt, das eine SOI-(Silizium-auf-Isolator-) Struktur aufweist. Die Halbleitervorrichtung 104 umfasst ein Siliziumsubstrat 2 des P-Typs, eine Isolierschicht 3 und eine Schicht 1 des N-Typs. Ein elektrischer Trenngraben trennt den LDMOS 21 von umgebenden Elementen elektrisch. Der elektrische Trenngraben umfasst eine Seitenwandungsisolierschicht 17 und polykristallines Silizium 18. Das polykristalline Silizium 18 ist in den elektrischen Trenngraben durch die Seitenwandungsisolierschicht 17 eingebettet. Der Widerstand 50 aus polykristallinem Silizium der Halbleitervorrichtung 104 ist auf einem Abschnitt bzw. Teil der LOCOS-Oxidschicht 4 angeordnet, wobei sich der Abschnitt außerhalb des elektrischen Trenngrabens befindet. Die Drain-Spannung Vd wird fast nur durch die Verdrahtungsschicht 16 angelegt. Die Verdrahtungsschicht 16 verbindet den Zwischenisolierfilm 15 und den Drain des LDMOS 21.
  • Die in den 6A, 6B gezeigten Halbleitervorrichtungen 103, 104 haben einen einfachen Aufbau und können mit geringen Kosten hergestellt werden.
  • Im Folgenden ist unter Bezugnahme auf die 7A, 7B, 7C eine Halbleitervorrichtung 105 gemäß einer fünften modifizierten Ausführungsform beschrieben.
  • In der in den 7A, 7B, 7C gezeigten Halbleitervorrichtung 105 hat das polykristalline Silizium 18 eine niedrige Konzentration (in Bezug auf p-), und es ist durch die Seitenwandungsisolierschicht 17 in den elektrischen Trenngraben eingebettet. Das polykristalline Silizium 18 der Halbleitervorrichtung 105 stellt einen Widerstand 51 aus polykristallinem Silizium her. Der Widerstand 51 aus polykristallinem Silizium funktioniert wie der Widerstand 50 aus polykristallinem Silizium der Halbleitervorrichtungen 100-104, die in den 1-6 dargestellt sind. In der Halbleitervorrichtung 105 ist das polykristalline Silizium 18 in der Leitung für das Gate-Steuersignal des LDMOS-Transistors 21 vorgesehen. Der Leitfähigkeitstyp des Widerstands 51 aus polykristallinem Silizium ist zu dem des Drain des LDMOS-Transistors 21 entgegengerichtet. Die Drain-Spannung Vd des Drift-Bereichs 6 des LDMOS-Transistors 21 wird durch die Seitenwandungsisolierschicht 17 an den Widerstand 51 aus polykristallinem Silizium des polykristallinen Siliziums 18 angelegt. In der Halbleitervorrichtung 105 wird das Überschwingen der Drain-Spannung Vd (d. h. eine Stoßspannung) verringert, und das Rauschen und der Schaltverlust werden unterdrückt.
  • Weil der Widerstand 51 aus polykristallinem Silizium in dem Graben angeordnet ist, kann auch die Zunahme bzw. das Vergrößern eines Chip-Bereichs, die bzw. das mit der Existenz des Widerstands 51 aus polykristallinem Silizium in Verbindung steht, unterdrückt werden.
  • In jeder der in den 1-7 gezeigten Halbleitervorrichtungen 100-105 ist der Widerstand 50, 51 aus polykristallinem Silizium mit der Gate-Elektrode 11 durch eine Leitung verbunden. Die Gate-Elektrode 11 wird durch einen Teil bzw. Bereich des polykristallinen Siliziums in dem LDMOS 21 hergestellt. Als Alternative können der Widerstand 50, 51 aus polykristallinem Silizium und die Gate-Elektrode 11 des LDMOS 21 als Einheit ausgebildet sein, weil der Widerstand 50, 51 aus polykristallinem Silizium und die Gate-Elektrode 11 des LDMOS 21 durch das gleiche polykristalline Silizium hergestellt bzw. bereitgestellt werden.
  • Im Folgenden werden die Halbleitervorrichtungen 106-108 beschrieben. In jeder der Halbleitervorrichtungen 106-108 sind der Widerstand aus polykristallinem Silizium und die Gate-Elektrode des LDMOS verbunden.
  • Die Halbleitervorrichtung 106 gemäß einer sechsten modifizierten Ausführungsform ist im Folgenden unter Bezugnahme auf 8 beschrieben. Der Leitfähigkeitstyp eines Widerstands 52 aus polykristallinem Silizium unterscheidet sich von dem der Gate-Elektrode 11, um eine Grenzspannung des LDMOS 21 zu steuern. Durch Ionenimplantation werden in der als Einheit ausgeformten Gate-Elektrode und dem Widerstand aus polykristallinem Silizium Bereiche ausgeformt. Die ionenimplantierten Bereiche, die in der Gate-Elektrode und in dem Widerstand aus polykristallinem Silizium ausgeformt sind, können untereinander verschiedene Leitfähigkeitstypen und verschiedene Störstellenkonzentrationen aufweisen, was aus Implantationen von verschiedenen Störstellen resultiert. Ähnlich der Halbleitervorrichtung 106 kann es dann, wenn sich der Leitfähigkeitstyp der Gate-Elektrode von dem des Widerstands aus polykristallinem Silizium unterscheidet, bevorzugt sein, dass ein Teil bzw. Bereich des Widerstands aus polykristallinem Silizium so konfiguriert ist, dass er die Gate-Elektrode 11 berührt und dass eine Silicidschicht 11A oder eine Metallschicht ausgeformt ist. So verkürzt die Silicidschicht 11A den Bereich des Widerstands aus polykristallinem Silizium und der Gate-Elektrode. Die Ausgestaltung einer Verbindung zwischen der Gate-Elektrode 11 und dem Widerstand aus polykristallinem Silizium ist sogar dann einfach, wenn sich die Leitfähigkeitstypen voneinander unterscheiden.
  • In der in 9 gezeigten Halbleitervorrichtung 107 gemäß einer siebten modifizierten Ausführungsform weisen der Widerstand aus polykristallinem Silizium und eine Gate-Elektrode eines LDMOS 22 (d. h. eines MIS-Transistors des lateralen Typs) den gleichen Leitfähigkeitstyp (d. h. den P-Typ) auf. In dem obigen Fall hat die Halbleitervorrichtung 107 eine vereinfachte Struktur und die Herstellungskosten sind niedrig, obwohl eine Grenzspannung des LDMOS 22 ansteigt, weil keine bestimmte Struktur erforderlich ist, um den Widerstand aus polykristallinem Silizium und die Gate-Elektrode zu verbinden.
  • Unter Bezugnahme auf 10 ist im Folgenden die Halbleitervorrichtung 108 gemäß einer achten modifizierten Ausführungsform beschrieben. Eine Gate-Elektrode 11 eines LDMOS 23 (d. h. eines MIS-Transistors des lateralen Typs) und ein Widerstand 54 aus polykristallinem Silizium sind aus dem gleichen polykristallinen Silizium des N-Leitfähigkeitstyps als Einheit ausgebildet. Ein Leitfähigkeitstyp der in 10 gezeigten Halbleitervorrichtung 108 ist zu dem der in 9 gezeigten Halbleitervorrichtung 107 entgegengerichtet. Während die in 9 gezeigte Halbleitervorrichtung 107 einen n-Kanal-LDMOS 23 aufweist, weist die Halbleitervorrichtung 108, die in 10 gezeigt ist, einen p-Kanal-LDMOS 23 auf. In der in 10 gezeigten Halbleitervorrichtung 108 ist der Widerstand 54 aus polykristallinem Silizium auf der LOCOS-Oxidschicht 4 angeordnet. Die LOCOS-Oxidschicht 4 ist in einem Drift-Bereich 6A angeordnet und ausgeformt, der einen Leitfähigkeit des P-Typs aufweist. Die Drain-Spannung Vd des Drift-Bereichs 6A des LDMOS 23 wird an den Widerstand 54 aus polykristallinem Silizium angelegt. Weil der Leitfähigkeitstyp des Widerstands 54 aus polykristallinem Silizium zu dem des Drain D entgegengerichtet ist, wird in der Halbleitervorrichtung 108 das Überschwingen der Drain-Spannung Vd (d. h. eine Stoßspannung) verringert. Außerdem wird erreicht, dass ein Rauschen (d. h. ein Ringing) unterdrückt und die Zunahme des Schaltverlustes verhindert werden.
  • In jeder der Halbleitervorrichtungen 106-108 ist keine Leitung erforderlich, um die Gate-Elektrode 11, 13 und den Widerstand 51, 53, 54 aus polykristallinem Silizium zu verbinden. Es wird auch unterdrückt, dass sich die Verdrahtungseffizienz aufgrund der Anordnung des Widerstands 51, 53, 54 aus polykristallinem Silizium verringert.
  • Jede der in den 1-10 gezeigten Halbleitervorrichtungen weist den LDMOS-Transistor auf, der ein Hochgeschwindigkeitsumschalten durchführen kann, jede kann eine geringe Größe haben, und jede kann mit geringen Kosten hergestellt werden. Ferner wird das Überschwingen der Drain-Spannung verringert und die Zunahme des Umschaltverlustes wird unterdrückt.
  • Erfindungsgemäß weist eine Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat 10; und einen MIS-Transistor 21, 21A, 22, 23 des lateralen Typs, der an einem Oberflächenbereich des Halbleitersubstrats 10 angeordnet ist. Der MIS-Transistor 21, 21A, 22, 23 des lateralen Typs weist Folgendes auf: eine Leitung, die mit einem Gate des MIS-Transistors 21, 21A, 22, 23 des lateralen Typs verbunden ist; einen Widerstand 50, 51, 53, 54 aus polykristallinem Silizium, der in der Leitung vorgesehen ist, und der einen Leitfähigkeitstyp aufweist, welcher zu dem eines Drain des MIS-Transistors 21, 21A, 22, 23 des lateralen Typs entgegengerichtet ist; und eine Isolierschicht 4, 4A, durch die an den Widerstand 50, 51, 53, 54 aus polykristallinem Silizium eine Drain-Spannung des MIS-Transistors 21, 21A, 22, 23 des lateralen Typs angelegt wird.

Claims (13)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (10); einem MIS-Transistor (21, 21A, 22, 23) des lateralen Typs, der auf einem Oberflächenabschnitt des Halbleitersubstrats (10) angeordnet ist, wobei der MIS-Transistor (21, 21A, 22, 23) des lateralen Typs eine Source-Elektrode, eine Gate-Elektrode (11, 13) und eine Drain-Elektrode auf derselben Seite des Halbleitersubstrats (10) aufweist; einer Leitung für ein Gate-Steuersignal, wobei die Leitung die Gate-Elektrode (11, 13) elektrisch mit einer Steuerspannungs-Erzeugungsschaltung (K11) verbindet; einem Widerstand (50, 51, 53, 54) aus polykristallinem Silizium der einen Leitfähigkeitstyp aufweist, der zu dem eines Drain (5, 6) des MIS-Transistors (21, 21A, 22, 23) des lateralen Typs entgegengesetzt ist, und der in der Leitung so bereitgestellt ist, dass die Gate-Elektrode (11, 13), der Widerstand (50, 51, 53, 54) und die Steuerspannungs-Erzeugungsschaltung (K11) elektrisch so in Reihe miteinander verbunden sind, wobei der Drain (5, 6) einen Drain-Bereich (5) und einen Drift-Bereich (6) aufweist; und einer Isolierschicht (4, 4A), über welche der Widerstand (50, 51, 53, 54) aus polykristallinem Silizium und der Drain (5, 6) des MIS-Transistors (21, 21A, 22, 23) des lateralen Typs einander gegenüber liegen, so dass ein elektrisches Potenzial des Drains (5, 6) über die Isolierschicht (4, 4A) auf den Widerstand (50, 51, 53, 54) aus polykristallinem Silizium wirkt, um eine Verarmungsschicht in dem Widerstand (50, 51, 53, 54) aus polykristallinem Silizium zu erzeugen und zu erweitern, wobei die Verarmungsschicht einen Widerstandswert des Widerstands (50, 51, 53, 54) aus polykristallinem Silizium zwischen der Gate-Elektrode (11, 13) und der Steuerspannungs-Erzeugungsschaltung (K11) erhöht.
  2. Halbleitervorrichtung nach Anspruch 1, worin der MIS-Transistor (21) des lateralen Typs ferner einen Drift-Bereich (6) aufweist, der in dem Drain (5, 6) angeordnet ist, die Isolierschicht (4, 4A) auf dem Drift-Bereich (6) angeordnet ist, und der Widerstand (50) aus polykristallinem Silizium auf der Isolierschicht (4, 4A) angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 2, worin die Isolierschicht (4, 4A) eine LOCOS-Oxidschicht (4) aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, worin der Widerstand (50) aus polykristallinem Silizium an einer Peripherie des MIS-Transistors (21A) des lateralen Typs angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 1, worin die Isolierschicht (4, 4A) einen Zwischenisolierfilm (15) erzeugt, und der Zwischenisolierfilm (15) oberhalb des Halbleitersubstrats (10) angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 1, worin der MIS-Transistor (21) des lateralen Typs ferner einen Drift-Bereich (6) und einen Graben aufweist, worin der Drift-Bereich (6) in dem Drain angeordnet ist, der Graben in dem Drift-Bereich (6) angeordnet ist, die Isolierschicht (4, 4A) eine Seitenwandungsisolierschicht (17) des Grabens ist, und der Widerstand (51) aus polykristallinem Silizium an der Seitenwandungsisolierschicht und in dem Graben angeordnet ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1-6, worin die Gate-Elektrode (11, 13) aus polykristallinem Silizium hergestellt ist und über die Leitung elektrisch mit dem Widerstand (50, 51) aus polykristallinem Silizium verbunden ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1-5, worin die Gate-Elektrode (11, 13) aus polykristallinem Silizium hergestellt ist, und die Gate-Elektrode (11, 13) und der Widerstand (51, 53, 54) aus polykristallinem Silizium in dem MIS-Transistor (21) des lateralen Typs integriert sind.
  9. Halbleitervorrichtung nach Anspruch 8, die ferner Folgendes aufweist: eine Silicidschicht (11A), die zwischen der Gate-Elektrode (11, 13) und dem Widerstand (51, 53, 54) aus polykristallinem Silizium angeordnet ist, und worin sich ein Leitfähigkeitstyp des Widerstands (51) aus polykristallinem Silizium von einem Leitfähigkeitstyp der Gate-Elektrode (11) unterscheidet.
  10. Halbleitervorrichtung nach Anspruch 8, worin der Widerstand (53, 54) aus polykristallinem Silizium und die Gate-Elektrode (11, 13) den gleichen Leitfähigkeitstyp aufweisen.
  11. Halbleitervorrichtung nach Anspruch 8, die ferner Folgendes aufweist: eine Metallschicht, die zwischen der Gate-Elektrode (11, 13) und dem Widerstand (51, 53, 54) aus polykristallinem Silizium angeordnet ist, und worin sich ein Leitfähigkeitstyp des Widerstands (51) aus polykristallinem Silizium von einem Leitfähigkeitstyp der Gate-Elektrode (11) unterscheidet.
  12. Halbleitervorrichtung nach Anspruch 1, worin der Widerstand (50, 51, 53, 54) aus polykristallinem Silizium eine Störstellenkonzentration aufweist, die etwa kleiner als 1 × 1017 cm-3 ist.
  13. Halbleitervorrichtung mit: einem Halbleitersubstrat (1), das einen ersten Leitfähigkeitstyp aufweist; einem MIS-Transistor (21) des lateralen Typs, der auf einem Oberflächenabschnitt des Halbleitersubstrats (10) angeordnet ist, wobei der MIS-Transistor (21) des lateralen Typs Folgendes aufweist: eine Isolierschicht (4, 4A), die auf einer Oberfläche des Halbleitersubstrats (10) angeordnet ist; einen Drain (5, 6), der aufweist: einen Drain-Bereich (5), der den ersten Leitfähigkeitstyp aufweist, und der an der Isolierschicht (4, 4A) so angeordnet ist, dass er sich in dem Halbleitersubstrat (10) befindet; und einen Drift-Bereich (6), der den ersten Leitfähigkeitstyp aufweist, und der in dem Halbleitersubstrat so angeordnet ist, dass sich der Drain-Bereich (5) zwischen dem Drift-Bereich (6) und der Isolierschicht (4, 4A) befindet; eine Gate-Elektrode (11), eine Source-Elektrode und eine Drain-Elektrode, die sich auf derselben Seite des Halbleitersubstrats (1) befinden, wobei die Gate-Elektrode (11) den ersten Leitfähigkeitstyp aufweist und auf der Isolierschicht (4, 4A) angeordnet ist; einen Widerstand (50) aus polykristallinem Silizium, der einen zweiten Leitfähigkeitstyp aufweist, und der auf der Isolierschicht (4, 4A) so angeordnet ist, dass sich die Isolierschicht (4, 4A) zwischen dem Widerstand (50) aus polykristallinem Silizium und dem Drift-Bereich (6) befindet, einen Source-Bereich (8), der den ersten Leitfähigkeitstyp aufweist, und der an der Isolierschicht (4, 4A) so angeordnet ist, dass er sich in dem Halbleitersubstrat (10) befindet; und einen Kontaktbereich (9), der den zweiten Leitfähigkeitstyp aufweist, und der an der Isolierschicht (4, 4A) und angrenzend an den Source-Bereich (8) angeordnet ist; und eine Leitung für ein Gate-Steuersignal, wobei die Leitung die Gate-Elektrode (11, 13) über den Widerstand (50) aus polykristallinem Silizium elektrisch mit einer Steuerspannungs-Erzeugungsschaltung (K11) so verbindet, dass die Gate-Elektrode (11), der Widerstand (50) aus polykristallinem Silizium und die Steuerspannungs-Erzeugungsschaltung (K11) in Reihe miteinander verbunden sind, worin der erste Leitfähigkeitstyp zu dem zweiten Leitfähigkeitstyp entgegengesetzt ist, der Widerstand (50) aus polykristallinem Silizium eine Störstellenkonzentration aufweist, die etwa kleiner als 1 × 1017 cm-3 ist, und eine Verarmungsschicht mittels einem elektrischen Potenzial des Drains (5, 6), das über die Isolierschicht (4, 4A) auf den Widerstand (50) aus polykristallinem Silizium wirkt, in dem Widerstand (50) aus polykristallinem Silizium erzeugt ist.
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