CN108281484A - 横向扩散金属氧化物半导体晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了一种横向扩散金属氧化物半导体晶体管及其制作方法。横向扩散金属氧化物半导体晶体管包括基底、深阱区、阱区、隔离结构、栅极、栅介电层、第一掺杂区、第二掺杂区以及导电结构。深阱区配置于基底中。隔离结构配置于基底中，以定义出第一有源区与第二有源区。阱区配置于第一有源区中的深阱区中。栅极配置于第一有源区中的基底上。栅介电层配置于栅极与基底之间。第一掺杂区配置于第一有源区中的阱区中且位于栅极的一侧。第二掺杂区配置于第二有源区中的深阱区中。导电结构配置于隔离结构上、围绕第二掺杂区，且与栅极连接。
Description
技术领域
本发明是有关于一种半导体元件及其制作方法，且特别是有关于一种横向扩散金属氧化物半导体(lateral diffused metal oxide semiconductor，LDMOS)晶体管及其制作方法。
背景技术
在目前的半导体元件中，横向扩散金属氧化物半导体晶体管由于其高功率、高电压、高能量以及高频率等特性而已被广泛地采用。当LDMOS晶体管应用于高电压元件时，因为需要有高的崩溃电压，其必须避免元件产生累增崩溃(avalanche breakdown)现象。
然而，当元件的尺寸持续缩小时，LDMOS晶体管的邻近漏极的区域容易因为结崩溃电压(junction breakdown voltage)过低而导致结累增崩溃现象的产生。因此，如何有效地提高元件的崩溃电压已得到业界的高度关注。
发明内容
本发明提供一种横向扩散金属氧化物半导体晶体管，其中导电结构配置于邻近漏极的隔离结构上。
本发明提供一种横向扩散金属氧化物半导体晶体管的制作方法，其将导电结构形成于邻近漏极的隔离结构上。
本发明的横向扩散金属氧化物半导体晶体管包括基底、隔离结构、深阱区、阱区、栅极、栅介电层、第一掺杂区、第二掺杂区以及导电结构。所述隔离结构配置于所述基底中，以定义出第一有源区与第二有源区。所述深阱区配置于所述基底中。所述阱区配置于所述第一有源区中的所述深阱区中。所述栅极配置于所述第一有源区中的所述基底上。所述栅介电层配置于所述栅极与所述基底之间。所述第一掺杂区配置于所述第一有源区中的所述阱区中且位于所述栅极的一侧。所述第二掺杂区配置于所述第二有源区中的所述深阱区中。所述导电结构配置于所述隔离结构上、围绕所述第二掺杂区，且与所述栅极连接。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述导电结构的材料例如与所述栅极的材料相同。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述导电结构的材料例如为多晶硅。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述导电结构例如与所述栅极连成一体。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述导电结构与所述第二掺杂区之间的距离例如介于0.5微米至3微米之间。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述栅极例如延伸至所述栅极与所述第二掺杂区之间的所述隔离结构上。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述隔离结构例如为硅局部氧化(local oxidation of silicon，LOCOS)结构或浅沟道隔离(shallow trenchisolation，STI)结构。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述第一掺杂区作为源极，且所述第二掺杂区作为漏极。
在本发明的横向扩散金属氧化物半导体晶体管的一实施例中，上述深阱区的导电类型例如与所述基底的导电类型不同。
本发明的横向扩散金属氧化物半导体晶体管的制作方法包括以下步骤：于基底中形成深阱区；于基底中形成隔离结构，以定义出第一有源区与第二有源区；于所述第一有源区中的所述深阱区中形成阱区；于所述第一有源区中的所述基底上形成栅极；于所述栅极与所述基底之间形成栅介电层；于所述第一有源区中于所述栅极的一侧的所述阱区中形成第一掺杂区；于所述第二有源区中的所述深阱区中形成第二掺杂区；于所述隔离结构上形成围绕所述第二掺杂区的导电结构，且所述导电结构与所述栅极连接。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述导电结构的材料例如与所述栅极的材料相同。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述导电结构的材料例如为多晶硅。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述导电结构与所述栅极例如在同一个步骤中形成。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述导电结构与所述第二掺杂区之间的距离例如介于0.5微米至3微米之间。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述栅极例如延伸至所述栅极与所述第二掺杂区之间的所述隔离结构上。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述隔离结构例如为硅局部氧化结构或浅沟道隔离结构。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述第一掺杂区作为源极，且所述第二掺杂区作为漏极。
在本发明的横向扩散金属氧化物半导体晶体管的制作方法的一实施例中，上述深阱区的导电类型例如与所述基底的导电类型不同。
基于上述，在本发明中，导电结构配置于隔离结构上且围绕元件的漏极。以此方式，在元件的操作过程中，导电结构可以有效地提高深阱区与邻近的基底之间的结累增崩溃电压。此外，由于导电结构与栅极是在同一个步骤中形成，因此，不需要额外的生产成本与工艺步骤。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1B为依据本发明实施例所绘示的横向扩散金属氧化物半导体晶体管的制作流程的上视示意图。
图2A至图2B为依据图1A至图1B中的I-I剖线所绘示的横向扩散金属氧化物半导体晶体管的制作流程剖面示意图。
【符号说明】
10：横向扩散金属氧化物半导体晶体管
100：基底
100a、100b：有源区
102：深阱区
104：隔离结构
106：阱区
108：栅介电层
110：栅极
112：导电结构
114a、114b：掺杂区
D：距离
具体实施方式
图1A至图1B为依据本发明实施例所绘示的横向扩散金属氧化物半导体晶体管的制作流程的上视示意图。图2A至图2B为依据图1A至图1B中的I-I剖线所绘示的横向扩散金属氧化物半导体晶体管的制作流程剖面示意图。在本实施例中，元件的导电类型仅为示例性的，并非用以限定本发明。举例来说，在本实施例中，某一个元件的导电类型为p型，但在其他实施例中，此元件的导电类型可为n型。
首先，请同时参照图1A与图2A，于基底100中形成深阱区102。基底100例如是p型硅基底，深阱区102例如是n型深阱区。深阱区102的形成方法例如是对基底100进行离子注入工艺，将n型掺质(例如，磷或砷)注入基底100中。然后，于基底100中形成隔离结构104。在本实施例中，隔离结构104例如是硅局部氧化结构，但本发明不限于此。在其他实施例中，隔离结构104也可以是浅沟道隔离结构。在本实施例中，隔离结构104于基底100中定义出有源区100a与有源区100b。隔离结构104围绕有源区100a与有源区100b。之后，于有源区100a中的深阱区102中形成阱区106。阱区106例如是p型阱区。阱区106的形成方法例如是将p型掺质(例如，硼)注入深阱区102中。此外，阱区106的深度小于深阱区102的深度。
接着，请同时参照图1B与图2B，于有源区100a中的基底100上依序形成栅介电层108以与栅极110。此外，在形成栅极110时，同时于有源区100b的周围的隔离结构104上形成与栅极110连接的导电结构112。栅介电层108、栅极110与导电结构112的形成方法描述如下。首先，进行氧化工艺，以于有源区100a中的基底100上形成氧化层。然后，进行沉积工艺，以于有源区100a与有源区100b中的基底100上形成导电层，且导电层覆盖隔离结构104。在本实施例中，导电层例如为多晶硅层。之后，进行图案化工艺，移除部分的氧化层与导电层。
在本实施例中，在进行上述的图案化工艺之后，所形成的栅极110除了位于有源区100a中的基底100上之外，还延伸至邻近的隔离结构104上，但本发明不限于此。在其他实施例中，栅极110可以是仅形成于有源区100a中的基底100上。此外，由于栅极110与导电结构112是通过对导电层进行图案化工艺所定义出来的，因此栅极110与导电结构112具有相同的材料与相同的厚度。换句话说，在本实施例中，不需额外增加工艺步骤即可于有源区100b的周围的隔离结构104上形成与栅极110连接的导电结构112。更具体地说，用单一个光罩(photomask)即可同时定义栅极110与导电结构112。因此，不需要额外的生产成本与复杂的工艺步骤。
之后，在有源区100a中于栅极110旁的基底100中形成掺杂区114a，以及于有源区100b中形成掺杂区114b，以完成本实施例的横向扩散金属氧化物半导体晶体管10的制作。在本实施例中，掺杂区114a与掺杂区114b为n型掺杂区，其掺杂浓度大于深阱区102的掺杂浓度，且其深度小于阱区106的深度。掺杂区114a与掺杂区114b的形成方法例如是以栅极110与隔离结构104作为罩幕，进行离子注入工艺，将n型掺质(例如，磷或砷)注入基底100中。掺杂区114a与掺杂区114b可分别作为横向扩散金属氧化物半导体晶体管10的源极与漏极。
在横向扩散金属氧化物半导体晶体管10中，导电结构112形成于隔离结构104上且围绕掺杂区114b(例如，漏极)，因此在横向扩散金属氧化物半导体晶体管10的操作过程中，导电结构112可以有效地提高深阱区102与邻近的基底100之间的结崩溃电压。另一方面，当元件的尺寸持续缩小时，通过配置本发明导电结构112的方式可有效地将深阱区102与邻近的基底100之间的结崩溃电压维持在所需的位准。
在本实施例中，导电结构112与掺杂区114b之间的距离D例如介于0.5微米至3微米之间，如图1B与图2B所示。在一实施例中，掺杂区114b可为(例如但不限于)长方形掺杂区，且长方形掺杂区的长边或短边至导电结构112的边缘的距离均相同，如图1B所示，但本发明并不以此为限。在另一实施例中，依设计需求，长方形掺杂区的长边或短边至导电结构112的边缘的距离可不相同。
在一实施例中，导电结构112与掺杂区114b之间的距离D可为(例如但不限于)约0.5微米、1.0微米、1.5微米、2.0微米、2.5微米、3.0微米，包括任意两个前述数值之间的任何范围。当导电结构112与掺杂区114b之间的距离D大于3微米时，将无法有效地提高元件的结崩溃电压。当导电结构112与掺杂区114b之间的距离D小于0.5微米时，导电结构112则无法有效地提高深阱区102与邻近的基底100之间的结崩溃电压。特别一提的是，上述导电结构112与掺杂区114b之间的距离D的数值会随元件的尺寸、操作变压、深阱区的尺寸等而改变，并非用以限定本发明。
在上述实施例中，是以将导电结构112形成于隔离结构104上且围绕横向扩散金属氧化物半导体晶体管10的掺杂区114b(例如，漏极)为例来说明之，但并不用以限定本发明。本领域具有通常知识者应了解，本发明的观念可应用于横向扩散金属氧化物半导体晶体管10之外的各种金属氧化物半导体晶体管结构。更具体地说，只要是提供在隔离结构上且电性耦合至栅极以提高崩溃电压的导电结构，均落入本发明的范畴内。
此外，在本实施例中，导电结构112与栅极110具有相同的材料且彼此连成一体，但本发明不限于此。在其他实施例中，视实际需求，导电结构112与栅极110也可以是具有不同材料，或是在不同工艺步骤中形成。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (18)
1.一种横向扩散金属氧化物半导体晶体管，包括：
基底；
深阱区，配置于所述基底中；
隔离结构，配置于所述基底中，以定义出第一有源区与第二有源区；
阱区，配置于所述第一有源区中的所述深阱区中；
栅极，配置于所述第一有源区中的所述基底上；
栅介电层，配置于所述栅极与所述基底之间；
第一掺杂区，配置于所述第一有源区中的所述阱区中且位于所述栅极的一侧；
第二掺杂区，配置于所述第二有源区中的所述深阱区中；以及
导电结构，配置于所述隔离结构上、围绕所述第二掺杂区，且与所述栅极连接。
2.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述导电结构的材料与所述栅极的材料相同。
3.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述导电结构的材料包括多晶硅。
4.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述导电结构与所述栅极连成一体。
5.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述导电结构与所述第二掺杂区之间的距离介于0.5微米至3微米之间。
6.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述栅极延伸至所述栅极与所述第二掺杂区之间的所述隔离结构上。
7.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述隔离结构包括硅局部氧化结构或浅沟道隔离结构。
8.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述第一掺杂区作为源极，且所述第二掺杂区作为漏极。
9.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述深阱区的导电类型与所述基底的导电类型不同。
10.一种横向扩散金属氧化物半导体晶体管的制作方法，包括：
于基底中形成深阱区；
于所述基底中形成隔离结构，以定义出第一有源区与第二有源区；
于所述第一有源区中的所述深阱区中形成阱区；
于所述第一有源区中的所述基底上形成栅极；
于所述栅极与所述基底之间形成栅介电层；
于所述第一有源区中于所述栅极的一侧的所述阱区中形成第一掺杂区；
于所述第二有源区中的所述深阱区中形成第二掺杂区；以及
于所述隔离结构上形成围绕所述第二掺杂区的导电结构，且所述导电结构与所述栅极连接。
11.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述导电结构的材料与所述栅极的材料相同。
12.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述导电结构的材料包括多晶硅。
13.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述导电结构与所述栅极在同一个步骤中形成。
14.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述导电结构与所述第二掺杂区之间的距离介于0.5微米至3微米之间。
15.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述栅极延伸至所述栅极与所述第二掺杂区之间的所述隔离结构上。
16.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述隔离结构包括硅局部氧化结构或浅沟道隔离结构。
17.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述第一掺杂区作为源极，且所述第二掺杂区作为漏极。
18.根据权利要求10所述的横向扩散金属氧化物半导体晶体管的制作方法，其中所述深阱区的导电类型与所述基底的导电类型不同。
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| CN108281484A true CN108281484A (zh) | 2018-07-13 |
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ID=62800645
Family Applications (1)
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Citations (4)
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|---|---|---|---|---|
| US20020050619A1 (en) * | 2000-09-28 | 2002-05-02 | Yusuke Kawaguchi | MOS transistor having an offset region |
| US20080230834A1 (en) * | 2007-03-20 | 2008-09-25 | Denso Corporation | Semiconductor apparatus having lateral type MIS transistor |
| US7560774B1 (en) * | 2008-01-23 | 2009-07-14 | United Microelectronics Corp. | IC chip |
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-
2017
- 2017-01-05 CN CN201710008332.8A patent/CN108281484A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020050619A1 (en) * | 2000-09-28 | 2002-05-02 | Yusuke Kawaguchi | MOS transistor having an offset region |
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