DE102007033031A1 - Integrierte Schaltung, Speichermodul, Verfahren zum Betreiben einer integrierten Schaltung, Verfahren zum Herstellen einer integrierten Schaltung, Computerprogramm sowie Computersystem - Google Patents

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Abstract

Gemäß einer Ausführungsform der Erfindung weist eine integrierte Schaltung eine Mehrzahl von Speicherzellen auf, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in dem die Speicherzellen mit Testsignalen beaufschlagt werden, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen genutzt werden.

Description

  • Die Erfindung betrifft eine integrierte Schaltung, ein Speichermodul, ein Verfahren zum Betreiben einer integrierten Schaltung, ein Verfahren zum Herstellen einer integrierten Schaltung, ein Computerprogramm sowie ein Computersystem.
  • Die der Erfindung zu Grunde liegende Aufgabe ist, die Herstellungskosten integrierter Schaltungen, die Speicherzellen beinhalten, zu senken.
  • Zur Lösung dieser Aufgabe stellt die Erfindung eine integrierte Schaltung gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Speichermodul gemäß Patentanspruch 18 bereit. Die Erfindung stellt ferner ein Verfahren zum Betreiben einer integrierten Schaltung gemäß Patentanspruch 20 bereit. Weiterhin stellt die Erfindung ein Verfahren zum Betreiben einer Mehrzahl von Speicherzellen gemäß Patentanspruch 27 bereit. Schließlich stellt die Erfindung ein Computerprogramm gemäß Patentanspruch 28, ein Verfahren zum Herstellen einer integrierten Schaltung gemäß Patentanspruch 29 sowie ein elektronisches Testsystem gemäß Patentanspruch 30 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung mit einer Mehrzahl von Speicherzellen bereitgestellt, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in welchem den Speicherzellen Testsignale zuführbar sind, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern von Programmiersignalen oder Lesesignalen abweichen, die zum Programmieren und Lesen von Speicherzuständen der Speicherzellen verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung von einem Schaltungsgehäuse umgeben.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung mit Testanschlüssen verbunden, die Testsignale empfangen, die außerhalb der integrierten Schaltung erzeugt werden, oder die Triggersignale empfangen, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung befinden sich die Testanschlüsse zumindest teilweise außerhalb des Schaltungsgehäuses.
  • Gemäß einer Ausführungsform der Erfindung befinden sich die Testanschlüsse komplett innerhalb des Schaltungsgehäuses.
  • Gemäß einer Ausführungsform der Erfindung ist Testfunktionalität zum Testen der integrierten Schaltung zumindest teilweise innerhalb eines Speichercontrollers lokalisiert, der sich innerhalb des Schaltungsgehäuses befindet.
  • Gemäß einer Ausführungsform der Erfindung ist Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert, der sich außerhalb des Schaltungsgehäuses befindet.
  • Gemäß einer Ausführungsform der Erfindung ist Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen zumindest teilweise innerhalb des Schaltungsgehäuses lokalisiert, befindet sich jedoch außerhalb eines Speichercontrollers, der innerhalb des Schaltungsgehäuses lokalisiert ist.
  • Gemäß einer Ausführungsform der Erfindung weisen die Speicherzellen Widerstandsänderungsspeicherzellen auf, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist.
  • Gemäß einer Ausführungsform der Erfindung ist Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen so betreibbar, dass die Widerstandsänderungsspeicherzellen gleichzeitig in einen gemeinsamen Widerstandszustand versetzbar sind, indem die Widerstandsänderungsspeicherzellen mit entsprechenden Testspannungen oder Testströmen beaufschlagt werden.
  • Gemäß einer Ausführungsform der Erfindung werden die Widerstandsänderungsspeicherzellen auf einen gemeinsamen Widerstandswert gesetzt, indem jede Widerstandsänderungsspeicherzelle mit einem konstanten Teststrom oder einer konstanten Testspannung beaufschlagt wird für eine Zeitdauer, die wesentlich größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen zum Einsatz kommt.
  • Gemäß einer Ausführungsform der Erfindung ist der Widerstandswert der Widerstandsänderungsspeicherzellen einstellbar, indem die Auswahlvorrichtungen als Spannungsteiler eingesetzt werden.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzellen programmierbare Metallisierungszellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzellen Festkörperelektrolytzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzelle Phasenänderungszellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzellen Kohlenstoffzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzellen Übergangsmetalloxidzellen.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul mit wenigstens einer integrierten Schaltung bereitgestellt, die eine Mehrzahl von Speicherzellen aufweist, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in dem die Speicherzellen mit Testsignalen beaufschlagt werden, wobei die Stärken und die Dauern der Testsignale zumindest teilweise von den Stärken und Dauern von Programmiersignalen oder Lesesignalen abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
  • Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer integrierten Schaltung bereitgestellt, die eine Mehrzahl von Speicherzellen aufweist, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
  • Gemäß einer Ausführungsform der Erfindung werden die Testsignale außerhalb der integrierten Schaltung erzeugt, und anschließend der integrierten Schaltung zugeführt.
  • Gemäß einer Ausführungsform der Erfindung werden der integrierten Schaltung Triggersignale zugeführt, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung weisen die Speicherzellen Widerstandsänderungsspeicherzellen auf, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist.
  • Gemäß einer Ausführungsform der Erfindung werden die Widerstandsänderungsspeicherzellen gleichzeitig auf einen gemeinsamen Widerstandswert gesetzt, indem die Widerstandsänderungsspeicherzellen mit entsprechenden Testspannungen oder Testströmen beaufschlagt werden.
  • Gemäß einer Ausführungsform der Erfindung werden die Widerstandsänderungsspeicherzellen auf einen gemeinsamen Widerstandswert gesetzt, indem jede Widerstandsänderungsspeicherzelle mit einem konstanten Teststrom oder einer konstanten Testspannung für eine Zeitdauer beaufschlagt wird, die wesentlich größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen zum Einsatz kommt.
  • Gemäß einer Ausführungsform der Erfindung wird der Widerstandswert der Widerstandsänderungsspeicherzellen eingestellt, indem die Auswahlvorrichtungen als Spannungsteiler verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer Mehrzahl von Speicherzellen bereitgestellt, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen benutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Computerprogramm bereitgestellt, das dazu ausgelegt ist, bei Ausführen auch einen Computer ein Verfahren zum Betreiben einer integrierten Schaltung auszuführen, die eine Mehrzahl von Speicherzellen aufweist, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen herangezogen werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Speicherzellen bereitgestellt, wobei das Verfahren aufweist:
    Bereitstellen eines unteren Teils eines Schaltungsgehäuses, Bereitstellen einer integrierten Schaltung auf dem unteren Teil des Schaltungsgehäuses,
    Testen der integrierten Schaltung durch Beauschlagen von Testanschlüssen mit Testsignalen oder Triggersignalen, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen, wobei die Testanschlüsse mit der integrierten Schaltung verbunden sind und auf dem unteren Teil des Schaltungsgehäuses vorgesehen sind, und
    Aufbringen eines unteren Teils des Schaltungsgehäuses auf die integrierte Schaltung derart, dass die Testanschlüsse einem Benutzer der integrierten Schaltung nicht zugänglich sind.
  • Gemäß einer Ausführungsform der Erfindung wird ein elektronisches Testsystem bereitgestellt, mit:
    einer Steuerschaltung,
    wenigstens einer Eingabevorrichtung, die mit der Steuerschaltung verbunden ist;
    wenigstens einer Ausgabevorrichtung, die mit der Steuerschaltung verbunden ist; und
    einer integrierten Schaltung, die mit der Steuerschaltung verbunden ist und aufweist: eine Mehrzahl von Speicherzellen, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in dem die Speicherzellen mit Testsignalen beaufschlagt werden, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
  • Im Folgenden wird unter Bezugnahme auf die Figuren die Erfindung in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1A eine Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem ersten Speicherzustand;
  • 1B eine Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem zweiten Speicherzustand;
  • 2A eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2B eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2C eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2D eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2E eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2F eine Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 3 ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 4 ein Flussdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5 ein Computersystem gemäß einer Ausführungsform der Erfindung;
  • 6A eine Querschnittsdarstellung eines Prozessstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6B eine Querschnittsdarstellung eines Prozessstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6C eine Querschnittsdarstellung eines Prozessstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6D eine Querschnittsdarstellung eines Prozessstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6E eine Querschnittsdarstellung eines Prozessstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 7A ein Speichermodul gemäß einer Ausführungsform der Erfindung;
  • 7B ein stapelbares Speichermodul gemäß einer Ausführungsform der Erfindung;
  • 8 eine Querschnittsdarstellung einer Phasenänderungsspeicherzelle;
  • 9 eine schematische Darstellung einer integrierten Schaltung;
  • 10A eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem ersten Speicherzustand;
  • 10B eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem zweiten Schaltzustand;
  • 11A eine schematische Darstellung einer Widerstandsänderungsspeicherzelle; und
  • 11B eine schematische Darstellung einer Widerstandsänderungsspeicherzelle.
  • In den Figuren können identische bzw. einander entsprechende Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet sein. Des Weiteren ist anzumerken, dass die Figuren nicht maßstabsgetreu zu sein brauchen.
  • Da die erfindungsgemäßen Ausführungsformen auf programmierbare Metallisierungszellen (PMC's = "programmable metallization cells") wie beispielsweise CBRAM-Vorrichtungen ("conductive bridging random access memory"-Vorrichtungen) anwendbar sind, soll in der folgenden Beschreibung unter Bezugnahme auf 1a und 1b ein wichtiges Prinzip erläutert werden, das CBRAM-Vorrichtungen zugrundeliegt.
  • Eine CBRAM-Zelle weist eine erste Elektrode 101, eine zweite Elektrode 102 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 103, der zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherzellen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 101 kontaktiert eine erste Oberfläche 104 des Festkörperelektrolytblocks 103, die zweite Elektrode 102 kontaktiert eine zweite Oberfläche 105 des Festkörperelektrolytblocks 103. Der Festkörperelektrolytblock 103 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 106 isoliert. Die erste Oberfläche 104 ist üblicherweise die Oberseite, die zweite Oberfläche 105 die Unterseite des Festkörperelektrolytblocks 103. Die erste Elektrode 101 ist üblicherweise die obere Elektrode, die zweite Elektrode 102 die untere Elektrode der CBRAM-Zelle. Eine der ersten und zweiten Elektrode 101, 102 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 101 die reaktive Elektrode, und die zweite Elektrode 102 die inerte Elektrode. In diesem Fall kann die erste Elektrode 101 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 103 aus Chalkogenid-Material, und die Isolationsstruktur 106 aus SiO2 oder Si3N4 bestehen. Die zweite Elektrode 102 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 103 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 101 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 102 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 103) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx) Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 103 kann aus Festkörperelektrolytmaterial bestehen.
  • Wenn eine Spannung über dem Festkörperelektrolytblock 103 abfällt, wie in 1a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus der ersten Elektrode 101 heraus löst und in den Festkörperelektrolytblock 103 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 108 in dem Festkörperelektrolytblock 103 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 103 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 103 so stark, dass eine leitende Brücke (leitender Pfad) 107 zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 ausgebildet wird. Wenn die in 1b gezeigte Spannung über dem Festkörperelektrolytblock 103 abfällt (inverse Spannung verglichen zu der in 1a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus dem Festkörperelektrolytblock 103 hinaus zur ersten Elektrode 101 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 108 innerhalb des Festkörperelektrolytblocks 103 verringert. Erfolgt dies lange genug, wird die leitende Brücke 107 gelöscht.
  • Um den momentanen Speicherzustand der CBRAM-Zelle festzustellen, wird ein Messstrom durch die CBRAM-Zelle geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in der CBRAM-Zelle keine leitende Brücke 107 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in der CBRAM-Zelle eine leitende Brücke 107 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch "0", wohingegen ein niedriger Widerstand logisch "1" repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
  • 2A zeigt eine integrierte Schaltung 200, die eine Mehrzahl von Speicherzellen 201 aufweist. Die integrierte Schaltung 200 ist in einem Speicherzelletestmodus betreibbar, in dem den Speicherzellen 201 Testsignale zugeführt werden. Die Stärken und Dauern der Testsignale weichen zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale ab, die zum Programmieren oder Lesen von Speicherzuständen der Speicherzellen 201 verwendet werden.
  • Die Verwendung von Testsignalstärken und Testsignaldauern, die nicht mit Testsignalstärken und Testsignaldauern einhergehen, die normalerweise beim Programmieren oder Lesen von Speicherzuständen der Speicherzellen 201 eingesetzt werden, machen es möglich, Testprozeduren auszuführen, die nicht möglich wären, wenn lediglich „normale" Programmiersignale/Lesesignale eingesetzt würden. Beispielsweise können sehr hohe Programmiersignalstärken zum Testen eingesetzt werden, womit die Speicherzellen 201 dazu gezwungen werden, unter extremen, nicht standardkonformen Bedingungen zu operieren. Da es wahrscheinlicher ist, dass defekte Speicherzellen ihre Defekte unter extremen Bedingungen zeigen als normalen Bedingungen, ermöglicht die integrierte Schaltung gemäß dieser Ausführungsform, defekte Speicherzellen 201 leichter zu ermitteln (die defekten Speicherzellen 201 werden „gezwungen", ihre Defektheit aufzuzeigen).
  • Wie in 2B, 2C, und 2D gezeigt ist, kann die integrierte Schaltung 200 von einem Schaltungsgehäuse 202 umgeben sein.
  • Wie in den 2B und 2C gezeigt ist, kann die integrierte Schaltung 200 mit Testanschlüssen 203 verbunden sein, die Testsignale empfangen, die außerhalb der integrierten Schaltung erzeugt werden, oder die Triggersignale empfangen, die außerhalb der integrierten Schaltung 200 erzeugt werden, und die die integrierte Schaltung 200 dazu veranlassen, Testsignale zu erzeugen.
  • In der in 2B gezeigten Ausführungsform sind die Testanschlüsse 203 komplett innerhalb des Schaltungsgehäuses 202 vorgesehen, wohingegen in der in 2C gezeigten Ausführungsform die Testanschlüsse 203 zumindest teilweise außerhalb des Schaltungsgehäuses 202 vorgesehen sind. In der in 2B gezeigten Ausführungsform sind die Testanschlüsse 203 mit Testpads 204 verbunden, die das Zuführen von Testsignalen/Triggersignalen, die außerhalb des Schaltungsgehäuses 202 erzeugt werden, zu der integrierten Schaltung 200 erleichtern. Ein Effekt der in 2B gezeigten Ausführungsform ist, dass ein Benutzer der integrierten Schaltung 200 nicht dazu im Stande ist, der integrieren Schaltung 200 Testsignale über die Testanschlüsse 203 zuzuführen, da die Testanschlüsse 203 innerhalb des Schaltungsgehäuses 202 versteckt sind. Damit kann verhindert werden, dass die integrierte Schaltung 200 durch Testsignale/Triggersignale, die mit entsprechenden Testsignal-/Triggersignal-Erfordernissen nicht übereinstimmen, zerstört wird.
  • In der in 2C gezeigten Ausführungsform ist der Benutzer dazu im Stande, Testprozeduren der integrierten Schaltung 200 selbst auszuführen, indem der integrierten Schaltung 200 Testsignale/Triggersignale über die Testanschlüsse 203 zugeführt werden, da die Testanschlüsse 203 dem Benutzer zugänglich sind.
  • In der in 2D gezeigten Ausführungsform weist die integrierte Schaltung 200 ein Speicherzellenarray 205 sowie einen Speichercontroller 206, der mit dem Speicherzellenarray 205 verbunden ist, auf. In dieser Ausführungsform ist Testfunktionalität 208 der integrierten Schaltung 200 zum Testen der Speicherzellen 201 innerhalb des Speichercontrollers 206 vorgesehen. Zusätzlich ist Testfunktionalität 208 der integrierten Schaltung zum Testen der Speicherzellen innerhalb eines Speichercontrollers 207 vorgesehen, der außerhalb des Schaltungsgehäuses 202 vorgesehen ist (und der auch weggelassen werden kann).
  • 2E zeigt eine Ausführungsform, bei der die integrierte Schaltung 200 (die als integriertes Schaltungsmodul interpretiert werden kann) in n integrierte Schaltungseinheiten 2001 bis 200n aufgespalten ist, wobei jede integrierte Schaltungseinheit 2001 bis 200n eine von n Testfunktionalitätseinheiten 2081 bis 208n und eine von n Speicherzellenarrays 2051 bis 205n beinhaltet. Des Weiteren ist Testfunktionalität 208, die mit allen integrierten Schaltungseinheiten 2001 bis 200n verbunden ist, außerhalb der integrierten Schaltungseinheiten 2001 bis 200n vorgesehen (innerhalb einer innerhalb des Schaltungsgehäuses 202 vorgesehenen Einheit 210).
  • 2F zeigt eine Ausführungsform, die ähnlich zu der in 2D gezeigten Ausführungsform ist. Jedoch ist die Testfunktionalität 208 außerhalb des Speichercontrollers 206 lokalisiert (innerhalb des Schaltungsgehäuses 202). Des Weiteren ist keine Testfunktionalität 208 innerhalb des Speichercontrollers 207 vorgesehen.
  • Ausführungsformen der Erfindung können auf integrierte Schaltungen angewandt werden, die beliebige Speicherzellentypen aufweisen, beispielsweise Widerstandsänderungsspeicherzellen (beispielsweise Festkörperelektrolytspeicherzelle (CBRAM-Zellen), magnetoresistive Speicherzellen (MRAM-Zellen), Phasenänderungsspeicherzellen (PCRAM-Zellen), organische Speicherzellen (DRAN-Zellen), dynamische Speicherzellen mit wahlfreiem Zugriff (DRAM-Zellen), oder Übergangsmetalloxidzellen (TMOs).
  • Gemäß einer Ausführungsform der Erfindung weisen die Speicherzellen 201 Widerstandsänderungsspeicherzellen auf, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherzellen 201 mittels der Testfunktionalität 208 so ansteuerbar, dass die Widerstandsänderungsspeicherzellen 201 gleichzeitig auf einen gemeinsamen Widerstandswert gesetzt werden. Hierzu können den Widerstandsänderungsspeicherzellen 201 entsprechende Testspannungen oder Testströme zugeführt werden. Beispielsweise können die Widerstandsänderungsspeicherzellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem jeder Widerstandsänderungsspeicherzelle 201 ein konstanter Teststrom oder eine konstante Testspannung für eine bestimmte Zeitdauer zugeführt wird, die wesentlich größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen 201 benutzt wird. In diesem Fall kann der Widerstandswert der Widerstandsänderungsspeicherzellen 201 gesteuert werden unter Verwendung der Auswahlvorrichtungen als Spannungsteiler. Mit anderen Worten: Die Testfunktionalität 208 wird zum Testen der Widerstandsänderungsspeicherzellen 201 auf eine standardunkonforme Art und Weise herangezogen (die Testsignale haben Stärken/Dauern/Signalverläufe, die während des normalen Betriebs der integrierten Schaltung 200 nicht verwendet werden).
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul bereitgestellt, das wenigstens eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung aufweist. Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • 3 zeigt ein Verfahren 300 zum Betreiben einer integrierten Schaltung, die eine Mehrzahl von erfindungsgemäßen Speicherzellen aufweist.
  • Bei 301 wird das Verfahren 300 gestartet.
  • Bei 302 werden den Speicherzellen Testsignale zugeführt, wobei die Stärken und die Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen herangezogen werden.
  • Bei 303 wird das Verfahren beendet.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das Erzeugen von Testsignalen außerhalb der integrierten Schaltung, die dann der integrierten Schaltung zugeführt werden.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das Zuführen von Triggersignalen, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen, zu der integrierten Schaltung.
  • Gemäß einer Ausführungsform der Erfindung weisen die Speicherzellen Widerstandsänderungensspeicherzellen auf, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist. In diesem Fall kann 302 das gleichzeitige Versetzen von Widerstandsänderungsspeicherzellen in einen gemeinsamen Widerstandswert beinhalten, indem den Widerstandsänderungsspeicherzellen jeweilige Testspannungen oder Testströme zugeführt werden. Die Widerstandsänderungsspeicherzellen können in einen gemeinsamen Widerstandswert überführt werden, indem jeder Widerstandsänderungsspeicherzelle konstante Testströme oder konstante Testspannungen für eine Zeitdauer zugeführt werden, die wesentlich größer sind als die Zeitdauern, die zum Lesen und Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen herangezogen werden. Gemäß einer Ausführungsform der Erfindung beträgt die Zeitdauer für die Anwendung eines konstanten Teststroms oder einer konstanten Testspannung 100 μs bis 100 ms. Im Gegensatz hierzu beträgt gemäß einer Ausführungsform der Erfindung die Zeitdauer zum Lesen oder Programmieren der Zustände der Zellen 10 ns bis 10 μs. Gemäß einer Ausführungsform der Erfindung werden Testspannungen verwendet, die ungefähr 500 mV betragen. Diese können beispielsweise in Kombination mit Testdauern von 10 ms verwendet werden.
  • Der Widerstandswert der Widerstandsänderungsspeicherzellen kann eingestellt/gesteuert werden unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer Mehrzahl von Speicherzellen bereitgestellt. Das Verfahren beinhaltet das Beaufschlagen der Speicherzellen mit Testsignalen, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen herangezogen werden.
  • 4 zeigt ein Verfahren 400 zum Herstellen einer integrierten Schaltung, die eine Mehrzahl von Speicherzellen aufweist.
  • Bei 401 wird ein unterer Teil eines Schaltungsgehäuses bereitgestellt.
  • Bei 402 wird eine integrierte Schaltung auf- oder oberhalb des unteren Teils des Schaltungsgehäuses vorgesehen.
  • Bei 403 wird die integrierte Schaltung getestet, indem Testanschlüssen Testsignale oder Triggersignale, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen, zugeführt werden, wobei die Testanschlüsse mit der integrierten Schaltung verbunden und auf dem unteren Teil des Schaltungsgehäuses vorgesehen sind.
  • Bei 404 wird ein oberer Teil des Schaltungsgehäuses auf oder oberhalb der integrierten Schaltung so vorgesehen, dass die Testanschlüsse für einen Benutzer der integrierten Schaltung nicht zugänglich sind.
  • Im Folgenden soll unter Bezugnahme auf 6A bis 6E ein Beispiel des Verfahrens 400 zum Herstellen einer integrierten Schaltung erläutert werden.
  • 6A zeigt ein Herstellungsstadium A, in dem ein unterer Teil 2021 eines Schaltungsgehäuses bereitgestellt wurde. 6B zeigt ein Herstellungsstadium B, in dem eine integrierte Schaltung 200 auf dem unteren Teil 2021 des Schaltungsgehäuses vorgesehen wurde. Weiterhin wurden Testanschlüsse 203, die mit der integrierten Schaltung 200 verbunden sind, auf dem unteren Teil 2021 des Schaltungsgehäuses vorgesehen. 6C zeigt ein Herstellungsstadium C, in dem die integrierte Schaltung 200 getestet wird, indem den Testanschlüssen 203 Testsignale oder Triggersignale, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen, zugeführt werden. Die Testsignale/Triggersignale werden den Testanschlüssen 203 über elektrische Leitungen 209 zugeführt. Nachdem die integrierte Schaltung 200 getestet worden ist, werden die elektrischen Leitungen 209 entfernt (Herstellungsstadium D, gezeigt in 6D). 6E zeigt ein Prozessstadium E, in dem ein oberer Teil 2021 des Schaltgehäuses auf dem unteren Teil 2021 des Schaltgehäuses so vorgesehen wurde, dass die integrierte Schaltung 200 durch den unteren Teil 2021 und den oberen Teil 2022 des Schaltungsgehäuses eingeschlossen ist.
  • Gemäß einer Ausführungsform der Erfindung können integrierte Schaltungen/Speichervorrichtungen, die vorangehend beschrieben wurden, in einer Vielzahl von Applikationen oder Systemen zum Einsatz kommen, wie beispielsweise in dem in 5 gezeigten Computersystem. Das Computersystem 500 weist eine integrierte Schaltung/Speichervorrichtung 502 auf. Das System weist ferner eine Verarbeitungseinrichtung 504 (beispielsweise ein Mikroprozessor, eine andere Verarbeitungseinrichtung oder ein Controller), eine Eingabe- und Ausgabeeinrichtung, beispielsweise eine Tastatur 502, eine Anzeige 508 und/oder eine Drahtloskommunikationseinrichtung 510 auf. Die Speichervorrichtung 502, die Verarbeitungseinrichtung 504, die Tastatur 502, die Anzeige 508 sowie die Drahtloskommunikationseinrichtung 510 sind mittels eines Busses 512 miteinander verbunden.
  • Die Drahtloskommunikationseinrichtung 510 kann dazu ausgelegt sein, über ein Telefon-Festnetz, ein WiFi-Drahtlosnetzwerk oder andere drahtlose Netzwerke zu senden oder zu empfangen. Die in 5 gezeigten Eingabe-Ausgabeeinrichtungen sind nur Beispiele. Die integrierten Schaltungen/Speichervorrichtungen, die vorangehend beschrieben wurden, können in alternativen Systemen zum Einsatz kommen. Alternative Systeme können eine Vielzahl unterschiedlicher/alternativer Eingabe- und Ausgabeeinrichtungen, Prozessoren, oder Verarbeitungseinrichtungen sowie Buskonfigurationen aufweisen. Derartige Systeme können zum allgemeinen Gebrauch oder für spezielle Zwecke ausgelegt sein, beispielsweise für drahtlose Kommunikation/Festnetzkommunikation, Fotografie, Abspielen von Musik oder anderer digitaler Information, oder beliebigen anderen bekannten oder noch nicht bekannten Anwendungen im Zusammenhang mit einem Computersystem.
  • Wie in 7A und 7B gezeigt ist, können Ausführungsformen der erfindungsgemäßen Speichervorrichtungen/integrierten Schaltungen in Modulen zum Einsatz kommen. In 7A ist ein Speichermodul 700 gezeigt, das ein oder mehrere Speichervorrichtungen/integrierte Schaltungen 704 aufweist, die auf einem Substrat 702 angeordnet sind. Jede Speichervorrichtung/integrierte Schaltung 704 kann mehrere Speicherzellen beinhalten. Das Speichermodul 700 kann auch ein oder mehrere elektronische Vorrichtungen 706 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Adressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den Speichervorrichtungen/integrierte Schaltungen 704. Weiterhin kann das Speichermodul 700 eine Mehrzahl elektrischer Verbindungen 708 aufweisen, die eingesetzt werden können, um das Speichermodul 700 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
  • Wie in 7B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 750 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 752 ein oder mehrere Speichervorrichtungen/integrierte Schaltungen 756 enthalten, die auf einem stapelbaren Substrat 754 angeordnet sind. Jede Speichervorrichtung/integrierete Schaltung 756 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 752 kann auch ein oder mehrere elektronische Vorrichtungen 758 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Adressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den Speichervorrichtungen/integrierten Schaltungen 756. Elektrische Verbindungen 760 werden dazu benutzt, um das stapelbare Speichermodul 752 mit anderen Modulen innerhalb des Stapels 750 zu verbinden. Andere Module des Stapels 750 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 752 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
  • Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand" bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand" bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand" und einen „kristallinen Zustand"). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
  • Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials autreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
  • 8 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 800 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 800 weist eine erste Elektrode 802, Phasenänderungsmaterial 804, eine zweite Elektrode 806 sowie isolierendes Material 808 auf. Das Phasenänderungmaterial 804 wird lateral durch das isolierende Material 808 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 802 oder der zweiten Elektrode 806 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 804 mit Strom oder Spannung unter Verwendung der ersten Elektrode 802 und/oder der zweiten Elektrode 806 zu steuern. Um das Phasenänderungsmaterial 804 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 804 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 804 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 804 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 804 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 804 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 804 anschließend schnell abgekühlt wird.
  • Das Phasenänderungsmaterial 804 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 804 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 804 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 804 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 804 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 802 und der zweiten Elektrode 806 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 802 und der zweiten Elektrode 806 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
  • 9 zeigt ein Blockdiagramm einer Speichervorrichtung 900, die einen Schreibpulsgenerator 902, eine Verteilungsschaltung 904, Phasenänderungsspeicherzellen 906a, 906b, 906c, 906d (beispielsweise Phasenänderungsspeicherzellen 800 wie in 8 gezeigt) und einen Leseverstärker 908 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 902 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 906a, 906b, 906c, 906d mittels der Verteilungsschaltung 904 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 906a, 906b, 906c, 906d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 904 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherzellen 906a, 906b, 906c, 906d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 906a, 906b, 906c, 906d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
  • Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 906a, 906b, 906c, 906d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null" dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1" dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 908 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherzellen 906a, 906b, 906c oder 906d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
  • Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 906a, 906b, 906c und 906d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 906a, 906b, 906c und 906d auf einen von drei möglichen Widerstandsieveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
  • Die in 9 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungszellen (PMCs), magnetorresistive Speicherzellen (beispielsweise MRAMs), organische Speicherzellen (beispielsweise ORAMs), oder Übergangsmetalloxid-Speicherzellen (TMOs).
  • Ein weiterer Typ von Widerstandsänderungsspeicherzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp3-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp2-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände zu darzustellen. Beispielsweise kann ein sp3-reicher Zustand (Hochwiderstandszustand) "Null" repräsentieren, und ein sp2-reicher Zustand (Niedrigwiderstandszustand) "Eins" repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
  • Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp3-reichen amorphen Kohlenstoff in sp2-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
  • Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp2-Filaments in isolierendem, sp3-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 10A und 10B gezeigt.
  • 10A zeigt eine Kohlenstoffspeicherzelle 1000, die einen Topkontakt 1002, eine Kohlenstoffspeicherschicht 1004 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp3-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 1006 aufweist. Wie in 10B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 1004 geleitet wird, ein sp2-Filament 1050 in der sp3-reichen Kohlenstoffspeicherschicht 1004 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp2-Filament 1050 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 1004 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands den Kohlenstoffspeicherschicht 1004 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null", und ein Niedrigwiderstandszustand „Eins" repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp3-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp3-reiche Kohlenstoffschichten und sp2-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp2-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
  • Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 11A zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 1100 weist einen Auswahltransistor 1102 und ein Widerstandsänderungsspeicherelement 1104 auf. Der Auswahltransistor 1102 weist einen Source-Abschnitt 1106, der mit einer Bitleitung 1108 verbunden ist, einen Drainabschnitt 1110, der mit dem Speicherelement 1104 verbunden ist, und einen Gateabschnitt 1112, der mit einer Wortleitung 1114 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 1104 ist weiterhin mit einer gemeinsamen Leitung 1116 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 1100, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 1100 während des Lesevorgangs mit der Bitleitung 1108 verbunden sein.
  • Wenn in die Speicherzelle 1100 beschrieben werden soll, wird die Wortleitung 1114 zum Auswählen der Speicherzelle 1100 genutzt, und das Widerstandsänderungsspeicherelement 1104 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 1108 beaufschlagt, womit der Widerstand des Widerstandsänderungsspeicherelements 1104 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 1100 gelesen wird, die Wortleitung 1114 dazu genutzt, die Zelle 1100 auszuwählen, und die Bitleitung 1108 wird dazu genutzt, das Widerstandsänderungsspeicherelement 1104 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 1104 zu messen.
  • Die Speicherzelle 1100 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 1104) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 11B ein alternativer Aufbau einer 1T1J-Speicherzelle 1150 gezeigt, in dem ein Auswahltransistor 1152 und ein Widerstandänderungsspeicherelement 1154 auf andere Art und Weise angeordnet sind, verglichen zu dem in 11A gezeigten Aufbau. In diesem alternativen Aufbau ist das Widerstandsänderungsspeicherelement 1154 mit einer Bitleitung 1158 sowie mit einem Source-Abschnitt 1156 des Auswahltransistors 1152 verbunden. Ein Drainabschnitt 1160 des Auswahltransistors 1152 ist mit einer gemeinsamen Leitung 1166 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 1162 des Auswahltransistors 1152 wird mittels einer Wortleitung 1164 gesteuert.
  • Gemäß einer Ausführungsform der Erfindung wird ein Computerprogramm bereitgestellt, das dazu ausgelegt ist, bei Ausführen auf einem Computer ein Verfahren gemäß einer Ausführungsform der Erfindung auszuführen. Gemäß einer Ausführungsform der Erfindung wird ein Datenträger bereitgestellt, der dazu ausgelegt ist, ein Computerprogramm gemäß einer Ausführungsform der Erfindung zu speichern.
  • In der folgenden Beschreibung sollen weitere Aspekte beispielhafter Ausführungsformen der Erfindung erläutert werden.
  • Resistive Speichervorrichtungen wie CBRAM-Vorrichtungen, PCRAM-Vorrichtungen oder MRAM-Vorrichtungen können unterschiedliche elektrische Widerstandszustände annehmen. Im einfachsten Fall (Ein-Bit-Zelle) können zwei Widerstandszustände eingenommen werden, die im Folgenden als Ron (Niedrigwiderstandszustand) und als Roff (Hochwiderstandszustand) bezeichnet werden. Allgemeiner können im Fall einer n-Bit-Zelle (die auch als Multilevel-Zelle (MLC) bezeichnet wird) 2n Zustände eingenommen werden. Unter Verwendung einer geeigneten Stimulation ist möglich, zwischen den verschiedenen Widerstandszuständen Übergänge zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung ist eine integrierte Schaltung/Speichervorrichtung optimiert hinsichtlich der Testzeit, der Ausbeute sowie der Ausfallrate beim Kunden.
  • Ein „normaler" Betriebsmodus eines CBRAM Speicherbausteins kann durch folgende Eigenschaften charakterisiert sein: a.) der Betriebsmodus ist für den Kunden in der Applikation zugänglich, d. h. er kann vom Speichercontroller genutzt werden; b.) der Betriebsmodus ist im dazugehörigen Datenblatt spezifiziert. Dagegen kann ein „spezieller Betriebsmodus" dadurch ausgezeichnet sein, dass er für den Kunden nicht dokumentiert oder prinzipiell vom Speichercontroller nicht genutzt werden kann.
  • Zum Testen einer integrierten Schaltung kann diese „off-spec" betrieben werden, d. h. man nimmt einen normalen dokumentierten Betriebsmodus und wählt z. B. Spannungen und Ströme jenseits der in der Spezifikation erlaubten Werte. Eine weitere Möglichkeit sind Timing-Verletzungen: Man wählt z. B. Setup- und Holdzeiten jenseits der in der Spezifikation aufgeführten Werte. Auch ein Übertakten des Bausteins ist eine Möglichkeit, eine integrierte Schaltung zu testen. Diese Maßnahmen sollen beim Testen Ausfälle „grenzwertiger" Zellen provozieren, mit dem Ziel, sie zu reparieren oder zu erkennen, und den Baustein nicht an den Kunden zu liefern. Mit einem „Übertakten" ist es zudem möglich, die Testzeit zu verringern. Nachteilig hierbei kann sein, dass die Testmethoden nur begrenzte Möglichkeiten geben. Mit einem Verändern der Betriebsspannung ist es z. B. nicht möglich, gezielt einzelne interne Spannungen des Bausteins zu beeinflussen. Dies kann aber notwendig sein, um gezielt einzelne Fehlermechanismen zu provozieren. Auch ist die Testzeitersparnis begrenzt, wie sie z. B. durch das Übertakten möglich ist.
  • Gemäß einer Ausführungsform der Erfindung sind eine oder mehrere dedizierte Schaltungen auf dem Chip für spezielle Betriebsmodi zuständig. Das Triggern der verschiedenen speziellen Betriebsmodi geschieht durch spezielle Kontrollsignale. Auch können zusätzliche („nicht gebondete") Pads auf dem Chip eingesetzt werden, um bestimmte Spannungen oder Ströme einzuprägen, oder aber Kontrollsignale zu übermitteln. Ein Vorteil ist, dass spezielle Schaltungen „feinere" Eingriffsmöglichkeiten erlauben im Gegensatz zu vorangehend beschriebenen Möglichkeiten. Es lassen sich gezielt einzelne interne Spannungen und Timings verändern. Für bestimmte Technologie- oder Testerschwächen lassen sich gezielt einzelne Schaltungen entwickeln und integrieren.
  • Gemäß einer Ausführungsform der Erfindung kommen spezielle Betriebsmodi eines CBRAM Speicherbausteins, die als zusätzliche Schaltung auf dem Baustein realisiert sind, zum Einsatz. Diese Betriebsmodi können gezielt auf spezielle Probleme der Technologie oder des Testsystems angepasst werden und erlauben, die Ausbeute beim Testen sowie die Testzeit zu optimieren, und die Ausfallrate zu minimieren.
  • Gemäß einer Ausführungsform der Erfindung wird ein spezieller Betriebsmodus zum parallelen Schreiben eines extern definierten Widerstandniveaus bereitgestellt. Für das Testen des Speicherbausteins wird ein bestimmtes Widerstandsniveau in einen Teil der Zellen des Speicherbausteins geschrieben. Am einfachsten ist ein Hintergrund, in dem alle Zellen des Speicherbausteins auf das gleiche Widerstandsniveau geschrieben werden („solid Background"). Aber auch komplexere Muster sind möglich. Im regulären Betriebsmodus muss jede einzelne Zelle adressiert und geschrieben werden. Ein Aspekt dieses speziellen Betriebsmodus ist, dass möglichst viele Zellen gleichzeitig beschrieben werden. Dadurch wird Testzeit eingespart. Außer der Testzeitersparnis bietet dieser Testmode die Möglichkeit, extern ein beliebiges Widerstandsniveau vorzugeben. Dies kann sowohl für die Initialisierung des Speicherbausteins genutzt werden als auch für so genannte „Signal-Margin"-Tests. In diesem Test werden „schwache" „Nullen" oder „Einsen" geschrieben, um grenzwertige Zellen zum Ausfall zu bringen und zu reparieren.
  • Die Namen der Erfindung beinhalten die Ausdrücke „verbunden" sowie „gekoppelt" sowohl direktes als auch indirektes Verbinden und Koppeln.
    • 100
    CBRAM-Zelle
    101
    erste Elektrode
    102
    zweite Elektrode
    103
    Festkörperelektrolytblock
    104
    erste Oberfläche
    105
    zweite Oberfläche
    106
    Isolationsstruktur
    107
    leitender Pfad
    108
    Cluster
    200
    integrierte Schaltung
    201
    Speicherzelle
    202
    Schaltungsgehäuse
    203
    Testanschlüsse
    204
    Test-Pads
    205
    Speicherzellearray
    206
    Speichercontroller
    207
    Speichercontroller
    208
    Testfunktionalität
    209
    elektrische Leitungen
    500
    Computersystem
    502
    integrierte Schaltung/Speichervorrichtung
    504
    Verarbeitungsvorrichtung
    506
    Tastatur
    508
    Anzeige
    510
    Kommunikationsvorrichtung
    512
    Bus
    700
    Speichermodule
    702
    Substrat
    704
    Speicherzellen
    706
    elektrische Vorrichtung
    708
    elektrische Verbindung
    750
    Stapel
    752
    Speichermodul
    754
    Substrat
    756
    Speichervorrichtung
    758
    elektronische Vorrichtung
    760
    elektrische Verbindung
    800
    Phasenänderungsspeicherzelle
    802
    erste Elektrode
    804
    Phasenänderungsmaterial
    806
    zweite Elektrode
    808
    Isoliermaterial
    900
    Speichervorrichtung
    902
    Schreibpulserzeuger
    904
    Verteilungsschaltung
    906
    Phasenänderungsspeicherzelle
    908
    Leseverstärker
    100
    Kohlenstoffspeicherzelle
    1002
    Topkontakt
    1004
    Kohlenstoffspeicherschicht
    1006
    Bottomkontakt
    1050
    Filament
    1100
    Speicherzelle
    1102
    Auswahltransistor
    1104
    Widerstandsänderungsspeicherzelle
    1106
    Source
    1108
    Bitleitung
    1110
    Drain
    1112
    Gate
    1114
    Wortleitung
    1116
    Leitung Gemeinsame
    1150
    Speicherzelle
    1152
    Auswahltransistor
    1154
    Widerstandsänderungsspeicherelement
    1156
    Source
    1158
    Bitleitung
    1160
    Drain
    1162
    Gate
    1164
    Wortleitung
    1166
    Leitung gemeinsame

Claims (30)

  1. Integrierte Schaltung mit einer Mehrzahl von Speicherzellen, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in welchem den Speicherzellen Testsignale zuführbar sind, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern von Programmiersignalen oder Lesesignalen abweichen, die zum Programmieren und Lesen von Speicherzuständen der Speicherzellen verwendet werden.
  2. Integrierte Schaltung nach Anspruch 1, wobei die integrierte Schaltung von einem Schaltungsgehäuse umgeben ist.
  3. Integrierte Schaltung nach Anspruch 2, wobei die integrierte Schaltung mit Testanschlüssen verbunden ist, die Testsignale empfangen, die außerhalb der integrierten Schaltung erzeugt werden, oder die Triggersignale empfangen, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen.
  4. Integrierte Schaltung nach Anspruch 3, wobei sich die Testanschlüsse zumindest teilweise außerhalb des Schaltungsgehäuses befinden.
  5. Integrierte Schaltung nach Anspruch 3, wobei sich die Testanschlüsse komplett innerhalb des Schaltungsgehäuses befinden.
  6. Integrierte Schaltung nach einem der Ansprüche 2 bis 5, wobei Testfunktionalität zum Testen der integrierten Schaltung zumindest teilweise innerhalb eines Speichercontrollers lokalisiert ist, der sich innerhalb des Schaltungsgehäuses befindet.
  7. Integrierte Schaltung nach einem der Ansprüche 2 bis 6, wobei Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert ist, der sich außerhalb des Schaltungsgehäuses befindet.
  8. Integrierte Schaltung nach einem der Ansprüche 2 bis 7, wobei Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen zumindest teilweise innerhalb des Schaltungsgehäuses lokalisiert ist, sich jedoch außerhalb eines Speichercontrollers befindet, der innerhalb des Schaltungsgehäuses lokalisiert ist.
  9. Integrierte Schaltung nach einem der Ansprüche 1 bis 8, wobei die Speicherzellen Widerstandsänderungsspeicherzellen aufweisen, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist.
  10. Integrierte Schaltung nach Anspruch 9, wobei Testfunktionalität der integrierten Schaltung zum Testen der Speicherzellen so betreibbar ist, dass die Widerstandsänderungsspeicherzellen gleichzeitig in einen gemeinsamen Widerstandszustand versetzbar sind, indem die Widerstandsänderungsspeicherzellen mit entsprechenden Testspannungen oder Testströmen beaufschlagt werden.
  11. Integrierte Schaltung nach Anspruch 10, wobei die Widerstandsänderungsspeicherzellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem jede Widerstandsänderungsspeicherzelle mit einem konstanten Teststrom oder einer konstanten Testspannung beaufschlagt wird für eine Zeitdauer, die wesentlich größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen zum Einsatz kommt.
  12. Integrierte Schaltung nach Anspruch 11, wobei der Widerstandswert der Widerstandsänderungsspeicherzellen einstellbar ist, indem die Auswahlvorrichtungen als Spannungsteiler eingesetzt werden.
  13. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, wobei die Speicherzellen programmierbare Metallisierungszellen sind.
  14. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, wobei die Speicherzellen Festkörperelektrolytzellen sind.
  15. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, wobei die Speicherzelle Phasenänderungszellen sind.
  16. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, wobei die Speicherzellen Kohlenstoffzellen sind.
  17. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, wobei die Speicherzellen Übergangsmetalloxidzellen sind.
  18. Speichermodul mit wenigstens einer integrierten Schaltung, die eine Mehrzahl von Speicherzellen aufweist, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in dem die Speicherzellen mit Testsignalen beaufschlagt werden, wobei die Stärken und die Dauern der Testsignale zumindest teilweise von den Stärken und Dauern von Programmiersignalen oder Lesesignalen abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
  19. Speichermodul nach Anspruch 18, wobei das Speichermodul stapelbar ist.
  20. Verfahren zum Betreiben einer integrierten Schaltung, die eine Mehrzahl von Speicherzellen aufweist, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
  21. Verfahren nach Anspruch 20, wobei die Testsignale außerhalb der integrierten Schaltung erzeugt, und anschließend der integrierten Schaltung zugeführt werden.
  22. Verfahren nach Anspruch 20 oder 21, wobei der integrierten Schaltung Triggersignale zugeführt werden, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen.
  23. Verfahren nach einem der Ansprüche 20 bis 22, wobei die Speicherzellen Widerstandsänderungsspeicherzellen aufweisen, wobei jeder Widerstandsänderungsspeicherzelle eine Auswahlvorrichtung zugewiesen ist.
  24. Verfahren nach Anspruch 23, wobei die Widerstandsänderungsspeicherzellen gleichzeitig auf einen gemeinsamen Widerstandswert gesetzt werden, indem die Widerstandsänderungsspeicherzellen mit entsprechenden Testspannungen oder Testströmen beaufschlagt werden.
  25. Verfahren nach Anspruch 24, wobei die Widerstandsänderungsspeicherzellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem jede Widerstandsänderungsspeicherzelle mit einem konstanten Teststrom oder einer konstanten Testspannung für eine Zeitdauer beaufschlagt wird, die wesentlich größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Speicherzustände der Widerstandsänderungsspeicherzellen zum Einsatz kommt.
  26. Verfahren nach Anspruch 25, wobei der Widerstandswert der Widerstandsänderungsspeicherzellen eingestellt wird, indem die Auswahlvorrichtungen als Spannungsteiler verwendet werden.
  27. Verfahren zum Betreiben einer Mehrzahl von Speicherzellen, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen benutzt werden.
  28. Computerprogramm, das dazu ausgelegt ist, bei Ausführen auch einen Computer ein Verfahren zum Betreiben einer integrierten Schaltung auszuführen, die eine Mehrzahl von Speicherzellen aufweist, wobei das Verfahren das Beaufschlagen der Speicherzellen mit Testsignalen beinhaltet, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen herangezogen werden.
  29. Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Speicherzellen, wobei das Verfahren aufweist: Bereitstellen eines unteren Teils eines Schaltungsgehäuses, Bereitstellen einer integrierten Schaltung auf dem unteren Teil des Schaltungsgehäuses, Testen der integrierten Schaltung durch Beauschlagen von Testanschlüssen mit Testsignalen oder Triggersignalen, die die integrierte Schaltung dazu veranlassen, Testsignale zu erzeugen, wobei die Testanschlüsse mit der integrierten Schaltung verbunden sind und auf dem unteren Teil des Schaltungsgehäuses vorgesehen sind, und Aufbringen eines unteren Teils des Schaltungsgehäuses auf die integrierte Schaltung derart, dass die Testanschlüsse einem Benutzer der integrierten Schaltung nicht zugänglich sind.
  30. Elektronisches Testsystem mit: einer Steuerschaltung, wenigstens einer Eingabevorrichtung, die mit der Steuerschaltung verbunden ist; wenigstens einer Ausgabevorrichtung, die mit der Steuerschaltung verbunden ist; und einer integrierten Schaltung, die mit der Steuerschaltung verbunden ist und aufweist: eine Mehrzahl von Speicherzellen, wobei die integrierte Schaltung in einem Speicherzellentestmodus betreibbar ist, in dem die Speicherzellen mit Testsignalen beaufschlagt werden, wobei die Stärken und Dauern der Testsignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Speicherzustände der Speicherzellen zum Einsatz kommen.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060198183A1 (en) * 2005-03-01 2006-09-07 Takayuki Kawahara Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206710B1 (ko) * 1996-09-23 1999-07-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트 회로
US7132841B1 (en) * 2000-06-06 2006-11-07 International Business Machines Corporation Carrier for test, burn-in, and first level packaging
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
DE102004041905A1 (de) * 2004-08-30 2006-03-02 Infineon Technologies Ag Reaktiver Sputterprozess zur Optimierung der thermischen Stabilität dünner Chalkogenidschichten
TWI267086B (en) * 2005-12-30 2006-11-21 Ind Tech Res Inst Built-in memory current test circuit
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060198183A1 (en) * 2005-03-01 2006-09-07 Takayuki Kawahara Semiconductor device

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