DE102006012645A1 - Verpackung von integrierten Schaltungen auf Waferniveau - Google Patents

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Abstract

Ein auf Waferniveau verpackter IC ist bzw. wird durch ein Festlegen eines Abdeckungswafers an der Oberseite eines IC-Wafers vor einem Schneiden des IC-Wafers hergestellt, d. h. vor einem Vereinzeln der Mehrzahl von Chips auf dem IC-Wafer. Der Abdeckungswafer ist bzw. wird mechanisch festgelegt an und elektrisch verbunden mit dem IC-Wafer und dann werden die Chips vereinzelt. Elektrisch leitfähige bzw. leitende Pfade erstrecken sich durch den Abdeckungswafer zwischen Waferkontaktstellen auf der oberen Oberfläche der Abdeckung und den elektrischen Kontaktpunkten des IC-Wafers. Gegebenenfalls enthält der Abdeckungswafer einen oder mehrere Chip(s). Der IC-Wafer kann entsprechend einer unterschiedlichen Technologie als der Abdeckungswafer hergestellt werden, wodurch eine hybride Packung auf Waferniveau hergestellt wird. Gegebenenfalls können zusätzliche Abdeckungswafer "auf oberem Niveau" (mit oder ohne Chips) gestapelt werden, um einen "mehrlagigen" IC herzustellen.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Packungen bzw. Verpackungen bzw. Packages einer integrierten Schaltung, und spezifischer auf Packungen bzw. Verpackungen für integrierte Schaltungen auf Waferniveau bzw. Waferlevel. Integrierte Schaltungen (ICs) werden als Wafer hergestellt, wobei jeder Wafer zahlreiche individuelle Schaltungen bzw. Schaltkreise (Chips) bzw. Plättchen bzw. Chipschaltkreise enthält. Nach einer Herstellung wird ein Wafer in individuelle Chips geschnitten ("vereinzelt"). Jeder Chip wird dann in einer Kunststoff- oder Keramikverpackung verkapselt oder wird an einer keramischen Kappe bzw. Abdeckung festgelegt.
  • Jeder Chip enthält zahlreiche elektrische Kontaktstellen bzw. -pads. Während eines Verpackens wird jede dieser Kontaktstellen mit einem entsprechendem Leiter oder einer anderen externen Struktur verbunden. In einer üblichen Praxis wird ein Bond- bzw. Verbindungsdraht zwischen jeder Kontaktstelle und einem entsprechenden Leiter verschweißt. Die Leiter oder anderen Strukturen werden verwendet, um elektrisch einen komplettierten bzw. fertiggestellten IC mit einer Leiterplatte oder dgl., wie beispielsweise durch ein Löten zu verbinden. Diese Lotverbindungen stellen oft die einzige mechanische Verbindung zwischen dem IC und der Leiterplatte zur Verfügung.
  • Eine IC-Wafer-Herstellung wird üblicherweise als der "Front-end"- bzw. "Vorderend"-Prozeß einer IC-Herstellung bezeichnet. Ein IC-Wafer kann relativ effizient hergestellt werden, da alle Chips auf dem Wafer gleichzeitig (d.h. pa rallel), wie beispielsweise durch ein photolithographisches Verfahren hergestellt werden, in welchem eine vollständige Schicht des Wafers zu einer Zeit unter Verwendung einer lithographischen Maske hergestellt wird. Somit ist das Ausmaß an Zeit, das zum Herstellen eines Wafers erforderlich ist, stark unabhängig von der Anzahl von Chips auf dem Wafer. Jedoch ist, nachdem die Chips vereinzelt sind, ein Verpacken des individuellen Chips (der "Back-end"-Prozeß bzw. das Verfahren am "rückwärtige Ende" der IC-Herstellung) zeitaufwendig und teuer, da jeder Chip individuell (d.h. seriell) verpackt werden muß. Unter Berücksichtigung der Abhängigkeit der Elektronikindustrie von ICs und der großen Anzahl von ICs, die jede Woche installiert werden, kann ein Reduzieren der Kosten von jedem IC zu einer wesentlichen Gesamtkosteneinsparung führen.
    •
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt ein Verfahren zum Verpacken bzw. Packen auf Waferniveau bzw. Waferlevel (WLP) von integrierten Schaltungen (ICs) zur Verfügung. Ausbildungen der Erfindung umfassen bzw. enthalten die resultierenden verpackten ICs auf Waferniveau und verpackten ICs im Chipmaßstab (CSP). Die Erfindung stellt auch Verfahren zum Herstellen von auf Waferniveau verpackten hybriden bzw. Hybrid-ICs und ihrer Komponentenmodule zur Verfügung, und Ausbildungen der Erfindung enthalten derartige Hybrid-ICs und ihre Komponenten. Die Erfindung eliminiert das traditionelle Verfahren am rückwärtigen Ende und erstreckt ein traditionelles Mehrchip-Hybrid-Verpacken auf Waferniveau und auf Module im Chipmaßstab, welche eine Integration durch ein Chipbonden zur Verfügung stellen.
  • Ein auf Waferniveau verpackter IC wird durch ein Festlegen eines Deckwafers bzw. Abdeckungswafers an einem IC-Wafer vor einem Schneiden des IC-Wafers, d.h. vor einem Vereinzeln der Mehrzahl von Chips bzw. Plättchen bzw. Chipschaltkreisen auf dem IC-Wafer, hergestellt. Der Abdeckungswafer ist bzw. wird über einige oder alle der Chips auf dem IC-Wafer überlagert, dann wird der Abdeckungswafer mechanisch befestigt und elektrisch mit dem IC-Wafer verbunden. Der Abdeckungswafer kann reines Silizium (d.h. ohne irgendeine IC-Schaltung) oder ein anderes Material umfassen, oder der Abdeckungswafer kann eine IC-Schaltung beinhalten, welche elektrisch mit dem Chip auf dem IC-Wafer verbunden sein bzw. werden kann. Vorteilhafter Weise kann der IC-Wafer gemäß einer unterschiedlichen Technologie als der Abdeckungswafer hergestellt werden, wodurch ein Hybridpackung auf Waferniveau ausgebildet wird. Nachdem der Abdeckungswafer mechanisch festgelegt ist an und elektrisch mit dem IC-Wafer verbunden ist, werden der Abdeckungswafer und der IC-Wafer geschnitten, was vereinzelte verpackte ICs ergibt, welche gelötet oder auf andere Weise auf Leiterplatten festgelegt werden können. Alternativ wird der Abdeckungswafer ohne Schneiden des IC-Wafers geschnitten, um ein Festlegen einer oder mehrerer zusätzlicher ("Oberbereich") Abdeckung(en) (mit oder ohne Chip) zu erleichtern, um einen "Mehrlager"-IC auszubilden.
  • Somit können alle Chips auf dem IC-Wafer in einem einzigen Vorgang bzw. einer einzigen Tätigkeit verpackt werden, und dann werden die verpackten Chips vereinzelt, was signifikant die Zeit und die Kosten eines Verpackens des Chips reduziert. Diese und andere Merkmale, Vorteile, Aspekte und Ausbildungen der vorliegenden Erfindung werden dem Fachmann aus der detaillierten Beschreibung der Erfindung, welche folgt, ersichtlicher werden.
    •
  • KURZE BESCHREIBUNG DER ZAHLREICHEN ANSICHTEN DER ZEICHNUNGEN
  • Die Erfindung wird vollständiger unter Bezugnahme auf die detaillierte Beschreibung der Erfindung im Zusammenhang mit den Zeichnungen verstanden werden, von welchen:
  • 1a ein Draufsichtsdiagramm eines Wafers einer integrierten Schaltung (IC) in Übereinstimmung mit einer Ausbildung der vorliegenden Erfindung ist;
  • 1b ein Draufsichtsdiagramm eines Abdeckungswafers in Übereinstimmung mit einer Ausbildung der vorliegenden Erfindung ist;
  • 2–8 Querschnittsdiagramme eines auf Waferniveau verpackten ICs bei verschiedenen Zwischenstufen während einer Herstellung in Übereinstimmung mit einer Ausbildung der vorliegenden Erfindung sind;
  • 9 ein Querschnittsdiagramm eines komplettierten bzw. fertiggestellten, auf Waferniveau verpackten ICs in Übereinstimmung mit einer Ausbildung der vorliegenden Erfindung ist;
  • 10 eine isometrische Ansicht des auf Waferniveau verpackten ICs von 9 ist;
  • 11 ein Querschnittsdiagramm eines Abdeckungswafers für einen auf Waferniveau verpackten IC in Übereinstimmung mit einer anderen Ausbildung der vorliegenden ist; und
  • 12 ein Querschnittsdiagramm eines mehrlagigen, auf Waferniveau verpackten ICs in Übereinstimmung mit noch einer anderen Ausbildung der vorliegenden Erfindung ist.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Ausbildungen der vorliegenden Erfindung umfassen bzw. beinhalten Verpackungen auf Waferniveau für integrierte Schaltungen (ICs), ebenso wie Verfahren zum Herstellen von auf Waferniveau verpackten ICs und ihrer Komponenten. Ein auf Waferniveau verpackter IC wird durch ein Festlegen eines Halbleiterabdeckungswafers an einem IC-Wafer vor einem Schneiden des IC-Wafers hergestellt, d.h. vor einem Vereinzeln der Mehrzahl der Chips auf dem IC-Wafer. Der Abdeckungswafer wird über einige oder alle der Chips auf dem IC-Wafer überlagert und dann wird der Abdeckungswafer mechanisch an dem IC-Wafer festgelegt. Beispielsweise können die Wafer einander durch Lot oder andere einander gegenüberliegende Orte auf dem Abdeckungswafer und dem IC-Wafer in der Nachbarschaft von jedem Chip befestigt bzw. festgelegt werden. Jeder Chip ist bzw. wird zwischen dem Abdeckungswafer und dem IC-Wafer versiegelt bzw. abgedichtet, um ein Infiltrieren bzw. Eindringen von Feuchtigkeit zu verhindern. Die Abdichtung kann durch die mechanische Befestigung zwischen dem Abdeckungswafer und dem IC-Wafer zur Verfügung gestellt werden, oder die Dichtung bzw. Abdichtung und die mechanische Befestigung können durch gesonderte Elemente zur Verfügung gestellt werden.
  • Der IC-Wafer enthält wenigstens einen elektrischen Kontaktpunkt benachbart zu und assoziiert mit jedem Chip. Beispielsweise können entsprechend konventionellen IC-Verpackungspraktiken Bond- bzw. Verbindungsdrähte an diese Kontaktpunkte verschweißt werden. An der Seite des Deck- bzw. Abdeckungswafers entfernt von dem Chip (der "Vorderseite" des Abdeckungswafers) enthält der Abdeckungswafer elektrische Kontaktstellen entsprechend wenigstens einigen der elektrischen Kontaktpunkte des Chips. Elektrisch leitfähiges bzw. leitendes Material erstreckt sich von diesen Abdeckungswaferkontaktstellen bzw. -pads durch den Ab deckungswafer und ist elektrisch mit der anderen Seite des Abdeckungswafers (der "Rückseite" des Abdeckungswafers) mit entsprechenden elektrischen Kontaktpunkten auf dem IC-Wafer verbunden. Vorzugsweise stellen die elektrischen Verbindungen zwischen dem Abdeckungswafer und dem IC-Wafer auch die mechanische Befestigung des Abdeckungswafers an dem IC-Wafer zur Verfügung, obwohl die elektrischen Verbindungen und die mechanischen Befestigungen durch gesonderte Elemente zur Verfügung gestellt werden können.
  • Gegebenenfalls enthält der Abdeckungswafer einen oder mehrere Chip(s), welche (r) elektrisch mit dem Chip auf dem IC-Wafer verbunden sein kann (können), wie auch einige der Kontaktstellenerstreckungen bzw. -fortsätze. Vorteilhafter Weise kann der IC-Wafer entsprechend einer unterschiedlichen Technologie als der Abdeckungswafer hergestellt werden, wodurch eine Hybrid-Verpackung bzw. -Packung auf Waferniveau hergestellt wird. Beispielsweise kann ein Wafer unter Verwendung von Silizium (Si), Galliumarsenid (GaAs), Galliumnitrid (GaN) oder irgendeinem anderen geeigneten Material hergestellt werden, und der andere Wafer kann unter Verwendung von irgendeinem dieser oder anderer Materialien hergestellt werden.
  • Nachdem der Abdeckungswafer mechanisch festgelegt ist an und elektrisch mit dem IC-Wafer verbunden ist, werden der Abdeckungswafer und der IC-Wafer geschnitten, was in vereinzelten verpackten ICs resultiert, welche auf Leiterplatten gelötet oder anders auf diesen festgelegt bzw. montiert werden können. Alternativ wird der Abdeckungswafer ohne ein Schneiden des IC-Wafers geschnitten, um ein Festlegen der einen oder mehrerer zusätzlicher ("oberen Lage") Abdeckung(en) (mit oder ohne Chip) zu erleichtern, um einen "mehrlagigen" IC auszubilden. In diesem Fall wird der IC-Wafer zur selben Zeit geschnitten, wenn oder nachdem die Abdeckung des oberen Niveaus geschnitten wird. Jede Schicht bzw. Lage eines derartigen Mehrlagen-ICs kann entsprechend einer unterschiedlichen Technologie hergestellt werden. Gegebenenfalls werden mehrere Chips auf einem Einzel-IC-Wafer durch einen einzigen Abdeckungswafer abgedeckt, um eine horizontale Gruppe von Chips unter einer einzigen Abdeckung auszubilden.
  • 2–8 illustrieren Zwischenstufen während einer Herstellung eines auf Waferniveau verpackten ICs gemäß einer Ausbildung der vorliegenden Erfindung. 9 und 10 illustrieren einen fertiggestellten, auf Waferniveau verpackten IC, der ein Produkt der Stufen sein kann, die in 2–8 gezeigt sind.
  • 1a ist eine Draufsicht auf einen IC-Wafer 100 enthaltend eine Mehrzahl von Chips, wie den Chip 102. Der Chip 102 kann eine digitale oder analoge elektronische Komponente und einen Schaltkreis enthalten (wie eine Licht emittierende Diode (LED), einen Photosensor, Mikroprozessor, Speicher, Verstärker, Filter oder Transmitter), eine mikro-bearbeitete oder mikro-elektromechanische (MEMS) Struktur (wie eine auskragende bzw. einseitig eingespannte Beschleunigungsmeßeinrichtung) oder eine andere Art oder Kombination von IC-Elementen. Alle Chips auf dem IC-Wafer 100 können identisch sein, oder der IC-Wafer 100 kann eine Mischung von Chips enthalten. Der IC-Wafer 100 kann unter Verwendung von irgendeinem akzeptablen Material, wie Si, GaAs oder GaN hergestellt sein bzw. werden.
  • 2 illustriert einen Abschnitt 200 eines Querschnitts durch Schnitt A-A des IC-Wafers 100 von 1. Der Abschnitt 200 umfaßt einen einzelnen beispielhaften Chip 201 und einiges des IC-Wafers 100 auf jeder Seite des Chips. Der beispielhafte bzw. exemplarische Chip 201, der in 2 gezeigt ist, beinhaltet einen MEMS-Sensor, wel cher auf dem IC-Wafer 100 hergestellt wurde und welcher durch eine Packung bzw. Verpackung im Wafer-Maßstab einzuschließen ist. Jedoch kann statt dem MEMS-Sensorchip 201 der IC-Wafer 100 andere Arten von IC-Chips beinhalten. Weiterhin kann anstelle eines einzigen Chips 201 der Abschnitt 200 eine Mehrzahl von Chips (nicht gezeigt) beinhalten.
  • 1b ist eine Draufsicht auf einen Abdeckungswafer 104. Der Abdeckungswafer 104 ist vorzugsweise aus Silizium (Si) hergestellt, wobei jedoch andere geeignete Materialien, wie GaAs und GaN akzeptabel sind. Der Abdeckungswafer 104 und der IC-Wafer 100 haben vorzugsweise ähnliche Koeffizienten einer thermischen Ausdehnung (CTE). Wenn die CTEs signifikant fehlabgestimmt sind, kann es notwendig sein, kleine Abdeckungen (wie vereinzelte Abschnitte des Abdeckungswafers 104) an entsprechenden Abschnitten des IC-Wafers 100 festzulegen. Alternativ kann der IC-Wafer 100 vereinzelt werden, und der individuelle Chip 102 oder Gruppen von Chips kann (können) an dem Abdeckungswafer 104 festgelegt werden.
  • 2 illustriert auch einen Abschnitt 202 eines Querschnitts durch einen Schnitt B-B des Siliziumabdeckungswafers 104, der über dem IC-Wafer 100 angeordnet ist. Der Abdeckungswafer 104 ist über dem IC-Wafer 100 in 2 gezeigt, um ein Beschreiben von Strukturen, die auf dem Abdeckungswafer ausgebildet sind, und ihrer Beziehungen zu Merkmalen auf dem IC-Wafer zu erleichtern, obwohl der Abdeckungswafer typischerweise nicht über dem IC-Wafer während einer Herstellung angebracht bzw. abgehängt ist. Der Abdeckungswafer 104 (und in einigen Ausbildungen der IC-Wafer 100) beinhaltet neue Merkmale, wie sie hierin beschrieben sind, wobei jedoch der (die) Wafer und diese Merkmale hergestellt und unter Verwendung von gut bekannten Techniken bearbeitet werden kann bzw. können.
  • Der Abdeckungswafer 104 ist typischerweise von in etwa derselben Größe und Form bzw. Gestalt wie der IC-Wafer 100, obwohl der Abdeckungswafer einen größeren oder kleineren Durchmesser oder eine unterschiedliche Form als der IC-Wafer aufweisen kann. Nach einer Herstellung wird, um die Höhe der resultierenden Packung bzw. Verpackung zu reduzieren, der Abdeckungswafer 104 vorzugsweise, wie durch ein Läppen vor einer nachfolgenden Bearbeitung verdünnt bzw. dünner gemacht. Jede Dicke des Abdeckungswafers ist akzeptabel bzw. annehmbar, solange der Abdeckungswafer 104 und die abschließende resultierende Abdeckung und Packung strukturell fest bzw. brauchbar sind. Die Dicke 204 des Abdeckungswafers 104 hängt zum Teil von der Größe, dem Material, der Konfiguration usw. des Abdeckungswafers 104 und der abschließenden resultierenden Kappe bzw. Abdeckung ab. In einer Ausbildung ist der Abdeckungswafer 104 auf etwa 200 Mikrometer oder weniger verdünnt, obwohl Abdeckungswafer dicker als 200 Mikrometer akzeptabel sind.
  • Löcher, wie Löcher 206 sind durch den Abdeckungswafer 104 an Orten bzw. Stellen ausgebildet, welche mit den Drahtverbindungs- bzw. -bondingstellen, elektrischen Kontaktstellen bzw. -pads und dgl. 208 (die hier kollektiv bzw. gemeinsam als "Kontaktpunkte" bezeichnet sind) auf dem IC-Wafer 100 übereinstimmen. Diese Kontaktpunkte 208 sind typischerweise mit dem Sensorchip 201 assoziiert und sind elektrisch über die Chipverdrahtung (nicht gezeigt) in verschiedenen Schichten bzw. Lagen des IC-Wafers 100 verbunden. Die Beziehungen zwischen den Löchern 206 in dem Abdeckungswafer 104 und den Kontaktpunkten 208 auf dem IC-Wafer 100 sind durch strichlierte Linien 210 angedeutet. Die Löcher 206 können durch jedes akzeptable Verfahren, wie Tiefenätzen oder Laserbohren ausgebildet sein (hierin als "gebohrt" bezeichnet)
  • Wie dies in 3 gezeigt ist, wird eine elektrisch isolierende Schicht 300 auf der Oberfläche des Abdeckungswafers 104 aufwachsen gelassen oder abgeschieden (hierin kollektiv als "ausgebildet" bezeichnet), enthaltend auf den innenliegenden bzw. Innenwänden 302 der Löcher 206. Die Zusammensetzung der isolierenden Schicht 300 ist aus jedem geeigneten Material, wie beispielsweise Siliziumdioxid (SiO2) oder Siliziumnitrid (SiN), welches mit dem Abdeckungswafer 104 kompatibel ist. Die isolierende Schicht 300 kann aufwachsen gelassen (beispielsweise als ein thermisch aufwachsendes Oxid), abgeschieden (wie beispielsweise durch eine Dampfabscheidung) oder durch irgendein anderes akzeptables Verfahren ausgebildet werden.
  • Wie dies in 4 gezeigt ist, werden Abschnitte 400 der isolierenden Schicht 300 entfernt, wie beispielsweise durch trockenes oder nasses Ätzen. Gegebenenfalls wird, wie dies in 5 gezeigt ist, ein Hohlraum 500 in dem Abdeckungswafer 104 ausgebildet, um einen Raum für den Sensorchip 201 (2) zur Verfügung zu stellen, sobald der Abdeckungswafer an dem IC-Wafer 100 festgelegt ist bzw. wird.
  • Wie dies in 6 gezeigt ist, sind bzw. werden die Löcher 206 mit einem elektrisch leitfähigen bzw. leitenden Material 600 gefüllt. Dieses elektrisch leitfähige Material 600 erstreckt sich von der vorderen bzw. Vorderseite 602 des Abdeckungswafers 104 zur Rückseite 604 des Abdeckungswafers, um elektrisch leitfähige Pfade bzw. Wege ("Durchgangslochverbindungen") durch den Abdeckungswafer auszubilden. Das elektrisch leitfähige Material 600 kann jedes geeignete Material sein, wie eine Goldlegierung (beispielsweise Gold-Zinn (AuSn)), eine weiteres Lot, ein Metallpulver, das mit einem organischen Lösungsmittel vermischt ist, welches nachfolgend durch Hitze ausgetrieben ("wegge brannt") wird (kollektiv hierin als "gepulverte bzw. pulverförmige Metallegierungspaste") oder dgl. Das Metall kann beispielsweise auf dem Abdeckungswafer 104 elektroplattiert sein. Das elektrisch leitfähige Material 600 füllt vorzugsweise die Löcher 206 derart aus, daß das leitfähige Material 600 mit der isolierenden Schicht 300 auf der Rückseite 604 des Abdeckungswafers 104 fluchtet bzw. bündig ist. Zusätzlich überlagert das elektrisch leitfähige Material 600 vorzugsweise einen Abschnitt der isolierenden Schicht 300 auf der vorderen Seite 602 des Abdeckungswafers 104 benachbart jedem Loch 206, um entsprechende Waferkontaktstellen 606 auszubilden.
  • Gegebenenfalls (nicht gezeigt) sind einige der Löcher 206 nur teilweise mit elektrisch leitfähigem Material 600 gefüllt, um elektrisch leitfähige Pfade auszubilden, welche sich nur durch einen Abschnitt der Dicke des Abdeckungswafers 104 erstrecken. Der Rest dieser Löcher 206 ist mit einem isolierenden Material gefüllt. Derartige leitfähige Pfade können Schaltungen in dem IC-Wafer 100 mit Schaltungen bzw. Schaltkreisen in dem Abdeckungswafer 104 elektrisch verbinden, ohne daß die vordere Seite 606 des Abdeckungswafers 104 erreicht wird. Alternativ können derartige leitfähige Pfade Schaltkreise in dem Abdeckungswafer 104 mit Waferkontaktstellen 606 elektrisch verbinden, ohne daß notwendiger Weise die Rückseite 604 des Abdeckungswafers 104 erreicht wird.
  • Wie dies in 7 gezeigt ist, ist ein Dichtring 700, wie beispielsweise durch ein Drucken auf dem Abdeckungswafer 104 um jeden Hohlraum 500 ausgebildet. Falls notwendig, werden in Abhängigkeit von der Zusammensetzung des Dichtrings 700 der Abdeckungswafer 104 und/oder der IC-Wafer 100 erhitzt bzw. erwärmt, um den Dichtring zu erweichen, zu schmelzen oder zu aktivieren, wenn der Ab deckungswafer an dem IC-Wafer festgelegt wird. Wenn der Abdeckungswafer 104 an dem IC-Wafer 100 festgelegt wird, wie dies in 8 gezeigt ist, umgibt der Versiegelungs- bzw. Dichtring 700 den Sensorchip 201 und dichtet diesen ab, wie beispielsweise gegen eine Infiltration bzw. ein Eindringen von Gas oder Feuchtigkeit zwischen die Abdeckung und den IC-Wafer, oder um anders den Sensorchip zu schützen. Der Dichtring 700 kann kreisförmig sein, wie dies von der Oberseite gesehen wird (nicht gezeigt), oder von einer anderen Form bzw. Gestalt. Der Dichtring 700 kann alle oder einen Teil der Kontaktstellen umgeben, d.h. er kann jedem geeigneten Pfad entlang des Wafers folgen. Der Dichtring 700 kann hermetisch oder nicht hermetisch sein in Abhängigkeit von den verwendeten Materialien. Der Dichtring 700 ist aus jedem geeigneten Material, wie Glas, Metall oder Metallegierung (beispielsweise Gold-Aluminium (AuAl), AuSn oder anderem Lot, Indium-Gold-Zinn, Kupfer auf Aluminium oder Nickel auf Aluminium) gebildet und von einer ausreichenden Breite 702 und Dicke (7), um eine gleichmäßige Dichtung zur Verfügung zu stellen, welche mit der Topographie (wie beispielsweise dem IC-Schaltkreis) auf der Waferoberfläche übereinstimmt. Alternativ ist der Dichtring 700 aus einem Epoxy, einem geeigneten Polymer oder einem anderen Material gefertigt bzw. hergestellt.
  • Allgemein hängt die Geschwindigkeit einer Infiltration durch den Dichtring 700 von dem Material und der Breite des Dichtrings ab. In einer Ausbildung stellt ein Glasdichtring 700, der eine Breite 702 von etwa 100 Mikrometer aufweist, eine hermetische Dichtung zur Verfügung. Andere Breiten 702, die größer als oder weniger als 100 Mikrometer, sind ebenfalls akzeptabel. Beispielsweise zeigt ein Glasdichtring 700, der eine Breite 702 von etwa 250 Mikrometer aufweist, eine niedrigere Infiltrationsrate bzw. Eindringungs geschwindigkeit als ein ähnlicher Dichtring, der eine Breite von etwa 100 Mikrometer aufweist. Das Ausmaß bzw. die Menge an Glas sollte jedoch begrenzt sein, wenn es einen signifikanten Unterschied in den CTEs des Glases und des Abdeckungs- oder IC-Wafers 104 und 100 gibt. Wenn eine nicht hermetische Abdichtung um den Chip 201 akzeptabel ist, können andere Materialien, wie organische Epoxy, statt dem Glas oder Metall für den Dichtring 700 verwendet werden.
  • Auch sind bzw. werden, wie dies in 7 gezeigt ist, Erhebungen bzw. Wulste oder Punkte 704 von Lot und anderem geeigneten Material (wie einem leitfähigen Polymer oder leitfähigen Epoxy) auf den Enden der Rückseite 604 des elektrisch leitfähigen Materials 600 angeordnet. Wenn der Abdeckungswafer 104 an dem IC-Wafer 100 festgelegt wird, wie dies in 8 gezeigt ist, werden der Abdeckungswafer und/oder der IC-Wafer erhitzt (falls notwendig in Abhängigkeit von dem Material der Wulste bzw. Buckel oder Punkte 704) um die Erhebungen oder Punkte zu erweichen oder zu schmelzen, und das Lot oder das andere Material legt sich an den Kontaktpunkten 208 auf dem IC-Wafer 200 fest und stellt einen elektrischen Kontakt damit her. Somit ist der Sensorchip 201 elektrisch mit den Waferkontaktstellen 606, und gegebenenfalls mit einem Chip (nicht gezeigt) auf dem Abdeckungswafer 104 verbunden. Nachdem der Chip 201 von dem IC-Wafer 100 vereinzelt ist, kann der resultierende IC mechanisch befestigt an einer Leiterplatte und elektrisch mit dieser, wie durch ein Löten der Waferkontaktstellen 606 mit der Leiterplatte verbunden werden.
  • Die elektrischen Verbindungen, die durch die Lotbuckel oder -punkte 704 zur Verfügung gestellt sind bzw. werden, binden vorzugsweise auch mechanisch den Abdeckungswafer 104 an den IC-Wafer 100. Der Dichtring 700 bindet vorzugsweise auch mechanisch den Abdeckungswafer 104 an den IC-Wafer 100. Gegebenenfalls werden, statt oder zusätzlich zu den Lotwulsten oder -punkten 704 und dem Dichtring 700 zusätzliche Lotwulste oder -punkte, Glasfritten, organische Expoxy oder andere Materialien (nicht gezeigt) verwendet, um mechanisch den Abdeckungswafer 104 mit dem IC-Wafer 100 zu verbinden. Gegebenenfalls wird, nachdem der Abdeckungswafer 104 an dem IC-Wafer 100 festgelegt ist, der IC-Wafer 100, beispielsweise durch ein Läppen verdünnt, um die Gesamtdicke des resultierenden ICs zu verringern.
  • Die Struktur, die durch ein Festlegen des Abdeckungswafers 104 an dem IC-Wafer 100 ausgebildet wird (wobei ein Abschnitt davon im Querschnitt in 8 gezeigt ist), wird hier als ein zusammengesetzter Wafer bezeichnet. Wie weiter unten in größerem Detail diskutiert, kann ein zusammengesetzter Wafer mehr als zwei Wafer in einer "Mehrlagen"-Struktur umfassen.
  • Wie dies in 8 gezeigt ist, werden, nachdem der Abdeckungswafer 104 an dem IC-Wafer 100 festgelegt ist, der Abdeckungswafer und der IC-Wafer, wie beispielsweise durch eine Chipsäge entlang strichlierter Linien 800 zwischen Paaren von Chips auf dem IC-Wafer geschnitten, um den Sensorchip 201 von dem IC-Wafer 100 zu vereinzeln. Der resultierende IC 900 ist im Querschnitt in 9 und in einer isometrischen Ansicht in 10 gezeigt. Der IC 900 beinhaltet einen Basisabschnitt 904 und eine Abdeckung 906. Wie dies festgehalten ist, kann der IC 900 dann elektrisch und mechanisch an einer Leiterplatte durch Löten der Waferkontaktstellen bzw. -pads 606 mit der Leiterplatte befestigt werden. In vorteilhafter Weise wird der Chip 201 elektrisch mit den Waferkontaktstellen 606 durch das elektrisch leitfähige Material 600 ohne die Verwendung einer Drahtverbindung oder einer Chipverbindung bzw. eines Chipbondens verbunden.
  • Der Hohlraum 500 stellt eine abgedichtete Umgebung für den Chip 201 zur Verfügung. Der Abdeckungswafer 104 kann an dem IC-Wafer 100 in der Anwesenheit eines Inertgases, eines getrockneten Gases, eines weiteren Gases, eines Vakuums oder einer anderen Substanz befestigt werden, welche dann in dem Hohlraum 500 eingefangen ist. Gegebenenfalls wird, wenn der Abdeckungswafer 104 an dem IC-Wafer 100 festgelegt wird, einiges oder der gesamte Raum zwischen dem Abdeckungswafer und dem IC-Wafer mit einem organischen Kleber oder einem anderen Füllstoff gefüllt.
  • Obwohl der Sensorchip 201 näher zu dem Dichtring 700 als zu den Lotwulsten oder -punkten 704 gezeigt ist, können die entsprechenden Positionen des Dichtrings und der Lotwulste oder -punkte ausgetauscht werden (nicht gezeigt). D.h. der Dichtring 700 kann außerhalb der Loterhebungen oder -punkte 704 (relativ zu dem Sensorchip 201) angeordnet werden, wie beispielsweise nahe den Kanten bzw. Rändern 902 des ICs 900. Wenn der Abdeckungswafer 104 und der IC-Wafer 100 in Abschnitten 908 und 910 metallisiert sind bzw. werden (nicht gezeigt), welche die Kanten oder die Bereiche nahe den Kanten des komplettierten bzw. fertiggestellten IC 900 werden, nachdem der Abdeckungswafer 104 und/oder der IC-Wafer 100 vereinzelt ist bzw. sind, wobei diese Abschnitte 908 und 910 gemeinsam verlötet werden können, um eine mechanische Verbindung und/oder eine Dichtung entlang des Umfangs des ICs auszubilden.
  • Wie festgehalten, können der Abdeckungswafer 104 und der IC-Wafer 100 gemäß unterschiedlichen Technologien hergestellt werden, was einen Hybrid-IC 900 ergibt. Beispielsweise ist eine Ausbildung eines Hybrid-Satelliten-Empfänger-ICs aus einem IC-Wafer 100, welcher einen Vorverstärker enthält, der mit Gallium-Aresenid (GaAs) hergestellt ist, und aus einem Abdeckungswafer 104 hergestellt, welcher Verstärker einer späteren Stufe enthält, die mit Silizium (Si) hergestellt sind. Der Vorverstärker und die Verstärker einer späteren Stufe sind bzw. werden durch die Lotwulste oder -punkte 704 zwischen dem Abdeckungswafer 104 und dem IC-Wafer 100 verbunden.
  • Wenn der Abdeckungswafer 104 und der IC-Wafer 100 zusammengebaut sind bzw. werden, werden die Lotwulste oder -punkte 704 und (falls notwendig) der Dichtring 700 erwärmt, um das Lot, Glas, Expoxy und/oder andere Materialien zwischen dem Abdeckungswafer und dem IC-Wafer zu erweichen, zu schmelzen oder zu aktivieren, und der Abdeckungswafer und der IC-Wafer werden miteinander verpreßt. Es sollte Sorgfalt ausgeübt werden, um einen geeigneten Spalt bzw. Zwischenraum zwischen dem Abdeckungswafer 104 und dem IC-Wafer 100 aufrecht zu erhalten, während das Lot usw. aushärtet. Wenn der Spalt zu groß ist, binden das Lot usw. nicht mit dem IC-Wafer 100. Andererseits können, wenn der Abdeckungswafer 104 und der IC-Wafer 100 zu eng zusammengepreßt sind, das Lot usw. zwischen dem Wafern ausgequetscht werden und sich beispielsweise über die Grenzen der Kontaktpunkte 208 hinaus ausbreiten.
  • Abstandhalter zwischen dem Abdeckungswafer 104 und dem IC-Wafer 100 können verwendet werden, um einen geeigneten Spalt aufrecht zu erhalten, während das Lot usw. härten. In einer Ausbildung sind diskrete Abstandhalter (d.h. Abstandhalter, welche nicht Teil des Abdeckungswafers oder des IC-Wafers sind) zwischen dem Abdeckungswafer 104 und dem IC-Wafer 100 eingesetzt, wenn der Abdeckungswafer und der IC-Wafer zusammengebaut werden. Nachdem das Lot usw. härten, werden die Abstandhalter entfernt. Alternativ können die Abstandhalter an ihrem Platz verbleiben.
  • In Übereinstimmung mit einer weiteren Ausbildung der vorliegenden Erfindung wird statt eines Verwendens von diskreten Abstandhaltern ein alternativer Abdeckungswafer 104a mit integrierten Abstandhaltern 1100 hergestellt, welche frei von anderen nebenliegenden Merkmalen auf dem Abdeckungswafer sind, wie dies in 11 gezeigt ist. Die Abstandhalter 1100 sind vorzugsweise ausgebildet, bevor eine isolierende Schicht (nicht gezeigt) auf dem Abdeckungswafer 104a ausgebildet wird. Die Abstandhalter 1100 sind bzw. werden durch jedes geeignete Verfahren, wie ein Mikrobearbeiten, hergestellt, d.h. unter Verwendung einer zusätzlichen lithographischen Maske. (Derartige Abstandhalter und jegliche isolierende Schichten darauf können kollektiv einfach als "Abstandhalter" bezeichnet werden.) Während eines Zusammenbaus werden der IC-Wafer 100 und der Abdeckungswafer 104a zusammengebracht, bis der Abdeckungswafer die Abstandhalter 1100 kontaktiert. Gegebenenfalls oder alternativ kann der IC-Wafer 100 Abstandhalter beinhalten, wie dies strichliert 212 in 2 gezeigt ist.
  • Wie dies festgehalten ist, können mehr als ein Abdeckungswafer auf einem IC-Wafer gestapelt sein, um einen "Mehrlagen"-IC 1200 herzustellen, wie dies in 12 gezeigt. Eine Mittelschicht bzw. mittlere Lage 1202 ist ähnlich der Abdeckung 906, die in 9 gezeigt ist, mit der Ausnahme, daß die Mittelschicht keine Waferkontaktstellen auf der isolierenden Schicht 300 beinhalten muß. Sattdessen bildet die Oberseite von jedem elektrisch leitfähigen Material 600 einen Kontaktpunkt an der Vorderseite 1204 der Mittelschicht 1202. Eine Abdeckung bzw. Kappe (obere Schicht) 1206 ist an der Mittelschicht 1202 in derselben Weise festgelegt, wie die Abdeckung 906 an der Basis 904 in der Ausbildung festgelegt ist, die in 9 gezeigt ist. Wie dies in 12 gezeigt ist, können Lotwulste oder -punkte 704 und Dichtringe 700 zwischen den Schichten, falls erforderlich, verwendet werden. Gegebenenfalls kann irgendeine der Schichten 1202, 1206 oder 1208 einen Hohlraum 500 aufweisen, um einen Chip 201 aufzunehmen. Die obere Schicht 1206 beinhaltet Waferkontaktstellen 606 zur Verbindung mit einer Leiterplatte oder dgl. Die elektrisch leitfähigen Pfade, die durch das elektrisch leitfähige Material 600 ausgebildet sind, können mit einem oder mehreren Chip(s), wie dem Chip 201, in irgendeiner der Schichten 1202, 1206 und 1208 verbunden sein. Obwohl die Ausbildung, die in 12 gezeigt ist, eine Gesamtheit von drei Schichten 1202, 1206 und 1208 umfaßt bzw. beinhaltet, können andere Ausbildungen mehr oder weniger Schichten bzw. Lagen enthalten.
  • Mehrlagen-ICs können das Design von komplexen MEMS oder anderen integrierten Schaltkreisstrukturen vereinfachen. Beispielsweise kann statt eines Implementierens eines komplexen dreidimensionalen ICs-Designs auf einem einzigen Wafer unter Verwendung einer Serie von lithographischen Masken eine Maske für jede Schicht des Wafers, wie ein dreidimensionales Design in eine Serie von relativ einfachen "Lagen" (Wafers) zerteilt bzw. unterteilt sein bzw. werden und die Lagen können miteinander, wie dies oben beschrieben ist, in einen Mehrlagen-IC verbunden sein bzw. werden.
  • Während die Erfindung durch die oben beschriebenen, exemplarischen Ausbildungen beschrieben ist, wird es durch den Fachmann verstanden werden, daß Modifikationen an den und Variationen der illustrierten Ausbildungen gemacht werden können, ohne von den erfinderischen Konzepten abzugehen, die hierin geoffenbart sind. Beispielsweise können, obwohl der Dichtring 700 und die Lotwulste oder -punkte 704 als zu Beginn an dem Abdeckungswafer 104 angebracht bzw. beschrieben sind, der Dichtring und/oder die Lotwulste oder -punkte alternativ oder gegebenenfalls zu Beginn an dem IC-Wafer 100 festgelegt sein. Dementsprechend sollte die Erfindung nicht als beschränkt betrachtet werden, außer durch den Rahmen und den Geist der beiliegenden Ansprüche.

Claims (74)

  1. Verfahren zum Verpacken auf Waferniveau eines Chips bzw. Plättchens einer integrierten Schaltung (IC), umfassend: Bereitstellen eines IC-Wafers, umfassend eine Mehrzahl von Chips bzw. Plättchen und wenigstens einen elektrischen Kontaktpunkt, der mit jedem Chip assoziiert ist; Bereitstellen eines ersten Halbleiterabdeckungs- bzw. deckwafers; Ausbilden von elektrisch leitenden bzw. leitfähigen Pfaden durch den ersten Halbleiterabdeckungswafer an Positionen entsprechend denjenigen der elektrischen Kontaktpunkte auf dem IC-Wafer, so daß sich jeder elektrisch leitfähige Pfad von einer ersten Seite des ersten Halbleiterabdeckungswafers zu einer zweiten Seite des ersten Halbleiterabdeckungswafers erstreckt und von wenigstens einem Abschnitt des ersten Halbleiterabdeckungswafers isoliert wird bzw. ist; und vor einem Schneiden des Chips von dem IC-Wafer Befestigen des ersten Halbleiterabdeckungswafers an dem IC-Wafer, so daß die Enden der leitfähigen Pfade auf der ersten Seite des ersten Halbleiterabdeckungswafers elektrisch mit den entsprechenden elektrischen Kontaktpunkten auf dem IC-Wafer verbunden werden bzw. sind.
  2. Verfahren nach Anspruch 1, wobei ein Ausbilden von jedem elektrisch leitfähigen Pfad umfaßt: Bohren eines Lochs durch den ersten Halbleiterabdeckungswafer; Ausbilden einer isolierenden Schicht auf der Innenseitenwand bzw. Innenwand des gebohrten Lochs, wodurch ein isolierter Durchtritt durch den ersten Halbleiterabdeckungswafer definiert wird; und Füllen des isolierten Durchtritts mit einem elektrisch leitenden bzw. leitfähigen Material.
  3. Verfahren nach Anspruch 2, wobei ein Ausbilden der isolierenden Schicht auf der Innenwand des gebohrten Lochs ein thermisches Aufwachsen der isolierten Schicht umfaßt.
  4. Verfahren nach Anspruch 2, wobei ein Ausbilden der isolierenden Schicht auf der Innenwand des gebohrten Lochs ein thermisches Aufwachsen einer Schicht aus SiO2 oder SiN umfaßt.
  5. Verfahren nach Anspruch 2, wobei ein Ausbilden der isolierenden Schicht auf der Innenwand des gebohrten Lochs ein Dampfabscheiden der isolierenden Schicht umfaßt.
  6. Verfahren nach Anspruch 2, wobei ein Füllen von jedem isolierten Durchtritt umfaßt: Pressen einer Mischung aus gepulverter Metallegierungspaste, enthaltend ein organisches Lösungsmittel in den isolierten Durchtritt; und nachfolgendes Wegbrennen des organischen Lösungsmittels und Zurücklassen einer gehärteten Metallegierung.
  7. Verfahren nach Anspruch 2, wobei ein Füllen von jedem isolierten Durchtritt ein Füllen des isolierten Durchtritts mit Metall umfaßt.
  8. Verfahren nach Anspruch 2, wobei ein Füllen von jedem isolierten Durchtritt ein Elektroplattieren bzw. Galvanisieren des isolierten Durchtritts mit Metall umfaßt.
  9. Verfahren nach Anspruch 2, wobei ein Füllen von jedem isolierten Durchtritt ein Füllen des isolierten Durchtritts mit Lot umfaßt.
  10. Verfahren nach Anspruch 2, wobei ein Füllen von jedem isolierten Durchtritt ein Füllen des isolierten Durchtritts mit AuSn umfaßt.
  11. Verfahren nach Anspruch 2, wobei ein Ausbilden von jedem isolierten elektrisch leitfähigen Pfad weiterhin umfaßt: Ausbilden einer isolierenden Schicht auf wenigstens einem Abschnitt der zweiten Seite des ersten Halbleiterabdeckungswafers benachbart dem gebohrten Loch; und Ausbilden einer elektrisch leitfähigen Package- bzw. Packungskontaktstelle auf wenigstens einem Abschnitt der isolierten Schicht und in Kontakt mit einem Ende des elektrisch leitfähigen Materials in dem isolierten Durchtritt.
  12. Verfahren nach Anspruch 2, wobei ein Bohren des Lochs durch den ersten Halbleiterabdeckungswafer ein Ätzen des Lochs umfaßt.
  13. Verfahren nach Anspruch 2, wobei ein Bohren des Lochs durch den ersten Halbleiterabdeckungswafer ein Laserbohren des Lochs umfaßt.
  14. Verfahren nach Anspruch 1, wobei ein Bereitstellen des ersten Halbleiterabdeckungswafers ein Ausbilden eines Abstandhalters auf der ersten Seite des ersten Halbleiterabdeckungswafers umfaßt.
  15. Verfahren nach Anspruch 1, wobei ein Bereitstellen eines IC-Wafers ein Ausbilden eines Abstandhalters auf dem IC-Wafer umfaßt.
  16. Verfahren nach Anspruch 1, wobei ein Bereitstellen des ersten Halbleiterabdeckungswafers ein Ausbilden von wenigstens einem Hohlraum in der ersten Seite des ersten Halbleiterabdeckungswafers umfaßt.
  17. Verfahren nach Anspruch 1, wobei ein Festlegen des ersten Halbleiterabdeckungswafers an dem IC-Wafer ein Abdichten von jeweils wenigstens einigen der Chips gegen eine Infiltration durch einen Spalt zwischen dem IC-Wafer und dem ersten Halbleiterabdeckungswafer umfaßt.
  18. Verfahren nach Anspruch 17, wobei ein Abdichten des Chips ein Ausbilden einer Glasfritte auf dem Abdeckungswafer oder auf dem IC-Wafer umfaßt.
  19. Verfahren nach Anspruch 17, wobei ein Abdichten des Chips ein Ausbilden einer Metalldichtung bzw. -versiegelung auf dem Abdeckungswafer oder auf dem IC-Wafer umfaßt.
  20. Verfahren nach Anspruch 1, weiterhin umfassend ein Verdünnen des ersten Halbleiterabdeckungswafers.
  21. Verfahren nach Anspruch 20, wobei ein Verdünnen bzw. dünneres Ausbilden des ersten Halbleiterabdeckungswafers ein Läppen des ersten Halbleiterabdeckungswafers umfaßt.
  22. Verfahren nach Anspruch 1, weiterhin umfassend ein Verdünnen des IC-Wafers.
  23. Verfahren nach Anspruch 22, wobei ein Verdünnen des IC-Wafers ein Läppen des IC-Wafers umfaßt.
  24. Verfahren nach Anspruch 1, weiterhin umfassend ein Unterteilen des ersten Halbleiterabdeckungswafers in eine Mehrzahl von IC-Kappen bzw. -Abdeckungen durch ein Schneiden des ersten Halbleiterabdeckungswafers zwischen Paaren der Mehrzahl von Chips.
  25. Verfahren nach Anspruch 24, weiterhin umfassend ein Vereinzeln von wenigstens einigen der Chips durch ein Schneiden der Chips von dem IC-Wafer.
  26. Verfahren nach Anspruch 1, wobei ein Bereitstellen des IC-Wafers ein Bereitstellen eines IC-Wafers umfaßt, der aus einem Material verschieden von Silizium hergestellt wird bzw. ist.
  27. Verfahren nach Anspruch 1, wobei ein Bereitstellen des IC-Wafers ein Bereitstellen eines IC-Wafers umfaßt, der aus GaAs hergestellt wird bzw. ist.
  28. Verfahren nach Anspruch 1, wobei ein Bereitstellen des ersten Halbleiterabdeckungswafers ein Bereitstellen eines Abdeckungswafers umfaßt, der aus Si hergestellt wird bzw. ist.
  29. Verfahren nach Anspruch 1, wobei ein Bereitstellen des ersten Halbleiterabdeckungswafers ein Bereitstellen eines Abdeckungswafers umfaßt, der aus GaAs hergestellt wird bzw. ist.
  30. Verfahren nach Anspruch 1, wobei ein Bereitstellen des ersten Halbleiterabdeckungswafers ein Bereitstellen eines Abdeckungswafers umfaßt, der aus GaN hergestellt wird bzw. ist.
  31. Verfahren nach Anspruch 1, weiterhin umfassend: Bereitstellen eines zweiten Halbleiterdeck- bzw. -abdeckungswafers; Ausbilden von elektrisch leitfähigen bzw. leitenden Pfaden durch den zweiten Halbleiterabdeckungswafer an Positionen entsprechend den jeweiligen der elektrisch leitfähigen Pfade durch den ersten Siliziumwafer, so daß sich jeder elektrisch leitfähige Pfad durch den zweiten Siliziumwafer von einer ersten Seite des zweiten Halbleiterabdeckungswafers zu einer zweiten Seite des zweiten Halbleiterabdeckungswafers erstreckt und von wenigstens einem Abschnitt des zweiten Halbleiterabdeckungswafers isoliert wird; und vor einem Schneiden des Chips von dem IC-Wafer, Festlegen des zweiten Halbleiterabdeckungswafer an dem ersten Halbleiterabdeckungswafer, so daß die Enden der leitfähigen Pfade auf der ersten Seite des zweiten Halbleiterabdeckungswafers elektrisch mit den entsprechenden elektrisch leitfähigen Pfaden durch den ersten Halbleiterabdeckungswafer verbunden werden.
  32. Verfahren nach Anspruch 31, wobei ein Ausbilden von jedem elektrisch leitfähigen Pfad umfaßt: Bohren eines Lochs durch den entsprechenden Halbleiterabdeckungswafer; Ausbilden einer isolierenden Schicht auf der Innenseitenwand bzw. Innenwand des gebohrten Lochs, wodurch ein isolierter Durchgang bzw. Durchtritt durch den entsprechenden Halbleiterabdeckungswafer definiert wird; und Füllen des isolierten Durchtritts mit einem elektrisch leitfähigen Material.
  33. Verfahren nach Anspruch 32, wobei ein Ausbilden von jedem isolierten elektrisch leitfähigen Pfad auf dem zweiten Halbleiterabdeckungswafer weiterhin umfaßt: Ausbilden einer isolierenden Schicht auf wenigstens einem Abschnitt der zweiten Seite des zweiten Halbleiterabdeckungswafers benachbart dem gebohrten Loch bzw. angrenzend an das gebohrte Loch; und Ausbilden einer elektrisch leitfähigen Package- bzw. Packungskontaktstelle auf wenigstens einem Abschnitt der isolierenden Schicht und in Kontakt mit dem Ende des elektrisch leitfähigen Materials in dem isolierten Durchtritt.
  34. Zusammengesetzter Wafer, umfassend: wenigstens einen Abschnitt eines IC-Wafers, umfassend eine Mehrzahl von Chips bzw. Plättchen und wenigstens einen elektrischen Kontaktpunkt, der mit jedem Chip assoziiert ist; wenigstens einen Abschnitt eines ersten Halbleiterabdeckungswafers, von welchem eine erste Seite starr an einer Seite des wenigstens einen Abschnitts des IC-Wafers festgelegt ist, wobei der wenigstens eine Abschnitt des ersten Halbleiterabdeckungswafers wenigstens einige der Mehrzahl von Chips auf dem wenigstens einen Abschnitt des IC-Wafers überlagert, und der wenigstens eine Abschnitt des ersten Halbleiterabdeckungswafers eine Mehrzahl von elektrisch isolierten Durchtritten dadurch an entsprechenden Positionen entsprechend Orten der elektrischen Kontaktpunkte auf dem wenigstens einen Abschnitt des IC-Wafers beinhaltet; und elektrisch leitendes bzw. leitfähiges Material, das jeden isolierten Durchtritt füllt und sich von der ersten Seite des wenigstens einen Abschnitts des ersten Halbleiterabdeckungswafers zu einer zweiten Seite davon erstreckt; und für jeden isolierten Durchtritt eine elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials an der ersten Seite des wenigstens einen Abschnitts des ersten Halbleiterabdeckungswafers und der entsprechenden elektrischen Kontaktstelle bzw. dem entsprechenden elektrischen Kontaktpad auf dem wenigstens einen Abschnitt des IC-Wafers.
  35. Packung auf Waferniveau nach Anspruch 34, wobei jeder elektrisch isolierte Durchtritt eine isolierende Schicht aus SiO2 oder SiN auf einer Innenseitenwand bzw. Innenwand des Durchtritts umfaßt.
  36. Packung auf Waferniveau nach Anspruch 34, wobei das elektrisch leitfähige Material gepulvertes bzw. pulverförmiges Metall umfaßt.
  37. Packung auf Waferniveau nach Anspruch 34, wobei das elektrisch leitfähige Material Metall umfaßt.
  38. Packung auf Waferniveau nach Anspruch 34, wobei das elektrisch leitfähige Material Lot umfaßt.
  39. Packung auf Waferniveau nach Anspruch 34, wobei das elektrisch leitfähige Material AuSn umfaßt.
  40. Zusammengesetzter Wafer nach Anspruch 34, weiterhin umfassend für jeden isolierten Durchtritt: eine elektrisch leitende bzw. leitfähige Waferkontaktstelle bzw. ein elektrisch leitfähiges Waferkontaktpad, die auf der zweiten Seite des wenigstens einen Abschnitts des ersten Halbleiterabdeckungswafers angeordnet und mit dem Ende des elektrisch leitfähigen Materials an der zweiten Seite davon verbunden ist; und eine isolierende Schicht zwischen der Waferkontaktstelle und dem wenigstens einen Abschnitt des ersten Halbleiterabdeckungswafers.
  41. Zusammengesetzter Wafer nach Anspruch 40, wobei die isolierende Schicht SiO2 umfaßt.
  42. Zusammengesetzter Wafer nach Anspruch 34, wobei der wenigstens eine Abschnitt des ersten Halbleiterabdeckungswafers einen Abstandhalter auf der ersten Seite davon und in Kontakt mit dem wenigstens einen Abschnitt des IC-Wafers beinhaltet.
  43. Zusammengesetzter Wafer nach Anspruch 34, wobei der wenigstens eine Abschnitt des IC-Wafers einen Abstandhalter in Kontakt mit der ersten Seite des wenigstens einen Abschnitts des ersten Halbleiterabdeckungswafers beinhaltet.
  44. Zusammengesetzter Wafer nach Anspruch 34, wobei der wenigstens eine Abschnitt des ersten Halbleiterabdeckungswafers eine Mehrzahl von Hohlräumen in der ersten Seite davon definiert, wobei jeder Hohlraum einem entsprechenden des wenigstens einen Chips benachbart ist bzw. diesem nahe ist.
  45. Zusammengesetzter Wafer nach Anspruch 34, wobei jede elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt Lot umfaßt.
  46. Zusammengesetzter Wafer nach Anspruch 34, wobei jede elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt ein leitfähiges, nicht metallisches Material umfaßt.
  47. Zusammengesetzter Wafer nach Anspruch 34, weiterhin umfassend eine Mehrzahl von Versiegelungen bzw. Abdichtungen zwischen dem wenigstens einen Abschnitt des ersten Halbleiterabdeckungswafers und dem wenigstens einen Abschnitt des IC-Wafers, wobei jede Dichtung einen entsprechenden, wenigstens einen aus der Mehrzahl von Chips umgibt.
  48. Zusammengesetzter Wafer nach Anspruch 47, wobei die Dichtung eine Glasfritte umfaßt.
  49. Zusammengesetzter Wafer nach Anspruch 47, wobei die Dichtung eine Metalldichtung umfaßt.
  50. Zusammengesetzter Wafer nach Anspruch 34, wobei der wenigstens eine Abschnitt des Halbleiterabdeckungswafers aus Si hergestellt ist.
  51. Zusammengesetzter Wafer nach Anspruch 50, wobei der wenigstens eine Abschnitt des IC-Wafers aus einem Material verschieden von Si hergestellt ist.
  52. Zusammengesetzter Wafer nach Anspruch 50, wobei der wenigstens eine Abschnitt des IC-Wafers aus GaAs hergestellt ist.
  53. Zusammengesetzter Wafer nach Anspruch 34, weiterhin umfassend: wenigstens einen Abschnitt eines zweiten Halbleiterabdeckungswafers, von welchem eine erste Seite starr an der zweiten Seite des wenigstens einen Abschnitts des ersten Halbleiterabdeckungswafers festgelegt ist, wobei der wenigstens eine Abschnitt des zweiten Halbleiterabdeckungswafers eine Mehrzahl von elektrisch isolierten Durchtritten dadurch an entsprechenden Positionen entsprechenden Orten des elektrisch leitfähigen Materials durch die erste Halbleiterabdeckung enthält; und elektrisch leitfähiges Material, das jeden isolierten Durchtritt füllt und sich von der ersten Seite des wenigstens einen Abschnitts des zweiten Halbleiterabdeckungswafers zu einer zweiten Seite davon erstreckt; und für jeden isolierten Durchtritt durch den wenigstens einen Abschnitt des zweiten Halbleiterabdeckungswafers eine elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials an der ersten Seite des wenigstens einen Abschnitts des zweiten Halbleiterabdeckungswafers und dem entsprechenden elektrisch leitfähigen Material durch den wenigstens einen Abschnitt des ersten Halbleiterabdeckungswafers.
  54. Zusammengesetzter Wafer nach Anspruch 53, weiterhin umfassend für jeden isolierten Durchtritt durch den wenigstens einen Abschnitt des zweiten Halbleiterabdeckungswafers: ein elektrisch leitfähiges Waferkontaktpad bzw. eine elektrisch leitfähige Waferkontaktstelle, die an der zweiten Seite des wenigstens einen Abschnitts des zweiten Halbleiterabdeckungswafers angeordnet ist und mit dem Ende des elektrisch leitfähigen Materials dadurch verbunden ist; und eine isolierende Schicht zwischen der Waferkontaktstelle und dem wenigstens einen Abschnitt des zweiten Halbleiterabdeckungswafers.
  55. Packung bzw. Verpackung bzw. Package auf Waferniveau, umfassend: wenigstens einen Abschnitt eines Wafers einer integrierten Schaltung (IC), enthaltend wenigstens einen Chip bzw. ein Plättchen und eine Mehrzahl von elektrischen Kontaktpunkten, die mit dem Chip assoziiert sind; eine erste Halbleiterabdeckung, von welcher eine erste Seite starr an einer Seite des wenigstens einen Abschnitts des IC-Wafers festgelegt ist, wobei die erste Halbleiterabdeckung eine Mehrzahl von elektrisch isolierten Durchtritten dadurch an entsprechenden Positionen entsprechend Orten der elektrische Kontaktpunkte auf dem wenigstens einen Abschnitt des IC-Wafers aufweist; elektrisch leitendes bzw. leitfähiges Material, das jeden isolierten Durchtritt füllt und sich von der ersten Seite der ersten Halbleiterabdeckung zu einer zweiten Seite der ersten Halbleiterabdeckung erstreckt; und für jeden isolierten Durchtritt eine elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials an der ersten Seite der ersten Halbleiterabdeckung und dem entsprechenden elektrischen Kontaktpunkt auf dem wenigstens einen Abschnitt des IC-Wafers.
  56. Packung auf Waferniveau nach Anspruch 55, wobei jeder isolierte Durchtritt eine isolierende Schicht aus SiO2 oder SiN an einer Innenseitenwand bzw. Innenwand des Durchtritts umfaßt.
  57. Packung auf Waferniveau nach Anspruch 55, wobei das elektrisch leitfähige Material gepulvertes bzw. pulverförmiges Metall umfaßt.
  58. Packung auf Waferniveau nach Anspruch 55, wobei das elektrisch leitfähige Material Metall umfaßt.
  59. Packung auf Waferniveau nach Anspruch 55, wobei das elektrisch leitfähige Material Lot umfaßt.
  60. Packung auf Waferniveau nach Anspruch 55, wobei das elektrisch leitfähige Material AuSn umfaßt.
  61. Packung auf Waferniveau nach Anspruch 55, weiterhin umfassend für jeden isolierten Durchtritt: ein elektrisch leitfähiges Waferkontaktpad bzw. eine elektrisch leitfähige Waferkontaktstelle, die an der zweiten Seite der ersten Halbleiterabdeckung angeordnet ist und mit dem Ende des elektrisch leitfähigen Materials an der zweiten Seite der ersten Halbleiterabdeckung verbunden ist; und eine isolierende Schicht zwischen der Waferkontaktstelle und der ersten Halbleiterabdeckung.
  62. Packung auf Waferniveau nach Anspruch 61, wobei die isolierende Schicht SiO2 umfaßt.
  63. Packung auf Waferniveau nach Anspruch 55, wobei die erste Halbleiterabdeckung einen Abstandhalter auf der ersten Seite davon und in Kontakt mit dem wenigstens einen Abschnitt des IC-Wafers beinhaltet.
  64. Packung auf Waferniveau nach Anspruch 55, wobei der wenigstens eine Abschnitt des IC-Wafers einen Abstandhalter in Kontakt mit der ersten Seite der ersten Halbleiterabdeckung umfaßt.
  65. Packung auf Waferniveau nach Anspruch 55, wobei die erste Halbleiterabdeckung einen Hohlraum in der ersten Seite davon und benachbart bzw. nahe dem wenigstens einen Chip definiert.
  66. Packung auf Waferniveau nach Anspruch 55, wobei die elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt Lot umfaßt.
  67. Packung auf Waferniveau nach Anspruch 55, wobei die elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt ein leitfähiges, nicht metallisches Material umfaßt.
  68. Packung auf Waferniveau nach Anspruch 55, weiterhin umfassend eine Abdichtung bzw. Versiegelung zwischen der ersten Halbleiterabdeckung und dem wenigstens einen Abschnitt des IC-Wafers und umgebend den wenigstens einen Chip.
  69. Packung auf Waferniveau nach Anspruch 68, wobei die Dichtung eine Glasfritte umfaßt.
  70. Packung auf Waferniveau nach Anspruch 68, wobei die Dichtung eine Metalldichtung umfaßt.
  71. Packung auf Waferniveau nach Anspruch 55, wobei die erste Halbleiterabdeckung aus Si hergestellt ist.
  72. Verpackung auf Waferniveau nach Anspruch 71, wobei der wenigstens eine Abschnitt des IC-Wafers aus einem Material verschieden von Si hergestellt ist. 73. Packung auf Waferniveau nach Anspruch 71, wobei der wenigstens eine Abschnitt des IC-Wafers aus GaAs hergestellt ist.
  73. Packung auf Waferniveau nach Anspruch 55, weiterhin umfassend: eine zweite Halbleiterabdeckung, von welcher eine erste Seite starr an der zweiten Seite der ersten Halbleiterabdeckung festgelegt ist, wobei die zweite Halbleiterabdeckung eine Mehrzahl von elektrisch isolierten Durchtritten dadurch an entsprechenden Positionen entsprechend Orten des elektrisch leitfähigen Materials durch die erste Halbleiterabdeckung aufweist; elektrisch leitfähiges Material, das jeden isolierten Durchtritt ausfüllt und sich von der ersten Seite der zweiten Halbleiterabdeckung zu einer zweiten Seite der zweiten Halbleiterabdeckung erstreckt; und für jeden isolierten Durchtritt durch die zweite Halbleiterabdeckung eine elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials auf der ersten Seite der zweiten Halbleiterabdeckung und dem entsprechenden elektrisch leitfähigen Pfad durch die erste Halbleiterabdeckung aufweist.
  74. Packung auf Waferniveau nach Anspruch 74, weiterhin umfassend für jeden isolierten Durchtritt durch die zweite Halbleiterabdeckung: ein elektrisch leitfähiges Waferkontaktpad bzw. eine elektrisch leitfähige Waferkontaktstelle, die an der zweiten Seite der zweiten Halbleiterabdeckung angeordnet ist und mit dem Ende des elektrisch leitfähigen Materials dadurch verbunden ist; und eine isolierende Schicht zwischen der Waferkontaktstelle und der zweiten Halbleiterabdeckung.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008000261B4 (de) * 2007-02-22 2012-09-13 Denso Corporation Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102010039057B4 (de) 2010-08-09 2018-06-14 Robert Bosch Gmbh Sensormodul
DE102010063471B4 (de) * 2010-12-20 2019-01-24 Robert Bosch Gmbh Mikroelektromechanisches Element
DE102009047592B4 (de) 2009-12-07 2019-06-19 Robert Bosch Gmbh Verfahren zur Herstellung eines Siliziumzwischenträgers

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495462B2 (en) * 2005-03-24 2009-02-24 Memsic, Inc. Method of wafer-level packaging using low-aspect ratio through-wafer holes
US20060284313A1 (en) * 2005-06-15 2006-12-21 Yongqian Wang Low stress chip attachment with shape memory materials
US7485956B2 (en) * 2005-08-16 2009-02-03 Tessera, Inc. Microelectronic package optionally having differing cover and device thermal expansivities
US20070048887A1 (en) * 2005-08-26 2007-03-01 Innovative Micro Technology Wafer level hermetic bond using metal alloy
JP4834369B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
US7524693B2 (en) * 2006-05-16 2009-04-28 Freescale Semiconductor, Inc. Method and apparatus for forming an electrical connection to a semiconductor substrate
US7605019B2 (en) * 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
US7344959B1 (en) * 2006-07-25 2008-03-18 International Business Machines Corporation Metal filled through via structure for providing vertical wafer-to-wafer interconnection
JP5179046B2 (ja) * 2006-11-22 2013-04-10 新光電気工業株式会社 電子部品および電子部品の製造方法
JP5064768B2 (ja) * 2006-11-22 2012-10-31 新光電気工業株式会社 電子部品および電子部品の製造方法
SE533579C2 (sv) * 2007-01-25 2010-10-26 Silex Microsystems Ab Metod för mikrokapsling och mikrokapslar
US8030754B2 (en) * 2007-01-31 2011-10-04 Hewlett-Packard Development Company, L.P. Chip cooling channels formed in wafer bonding gap
JP4792143B2 (ja) * 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法
EP1988575A3 (de) 2007-03-26 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement
KR100872404B1 (ko) 2007-04-26 2008-12-05 (주) 파이오닉스 웨이퍼 본딩 패키징 방법
DE102007060632A1 (de) * 2007-12-17 2009-06-18 Robert Bosch Gmbh Verfahren zum Herstellen eines Kappenwafers für einen Sensor
US20090181500A1 (en) * 2008-01-15 2009-07-16 Jochen Kuhmann Fabrication of Compact Semiconductor Packages
JP5091696B2 (ja) * 2008-01-26 2012-12-05 株式会社フジクラ 半導体パッケージの製造方法
US7851925B2 (en) * 2008-09-19 2010-12-14 Infineon Technologies Ag Wafer level packaged MEMS integrated circuit
US8426233B1 (en) * 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
US7776649B1 (en) * 2009-05-01 2010-08-17 Powertech Technology Inc. Method for fabricating wafer level chip scale packages
JP5218497B2 (ja) * 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
CN102050418B (zh) * 2010-09-30 2013-01-09 北京大学 一种三维集成结构及其生产方法
TW201250947A (en) * 2011-05-12 2012-12-16 Siliconware Precision Industries Co Ltd Package structure having a micromechanical electronic component and method of making same
CN104025285B (zh) * 2011-10-31 2017-08-01 英特尔公司 多管芯封装结构
US8546240B2 (en) 2011-11-11 2013-10-01 International Business Machines Corporation Methods of manufacturing integrated semiconductor devices with single crystalline beam
US8629036B2 (en) 2011-11-11 2014-01-14 International Business Machines Corporation Integrated semiconductor devices with amorphous silicon beam, methods of manufacture and design structure
US9105751B2 (en) 2011-11-11 2015-08-11 International Business Machines Corporation Integrated semiconductor devices with single crystalline beam, methods of manufacture and design structure
US9142693B2 (en) * 2012-04-12 2015-09-22 Sae Magnetics (H.K.) Ltd. Optoelectronic package and method for making same
US9682854B2 (en) 2015-04-10 2017-06-20 Memsic, Inc Wafer level chip scale packaged micro-electro-mechanical-system (MEMS) device and methods of producing thereof
JP2017106827A (ja) * 2015-12-10 2017-06-15 株式会社デンソー ウェハレベルパッケージ装置
US10354910B2 (en) 2016-05-27 2019-07-16 Raytheon Company Foundry-agnostic post-processing method for a wafer
CN106517085B (zh) * 2016-12-30 2019-01-08 苏州晶方半导体科技股份有限公司 Mems传感器封装结构及其形成方法
US10242967B2 (en) * 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
JP7322001B2 (ja) * 2017-09-19 2023-08-07 深▲セン▼華大智造科技股▲ふん▼有限公司 ウエハレベルのシーケンスフローセルの製造
CN110627013A (zh) * 2018-06-22 2019-12-31 日月光半导体制造股份有限公司 电气装置及其制造方法
US10643957B2 (en) 2018-08-27 2020-05-05 Nxp B.V. Conformal dummy die
JP7242342B2 (ja) * 2019-02-22 2023-03-20 三菱重工業株式会社 マルチチップモジュール、電子機器およびマルチチップモジュールの製造方法
WO2022020257A1 (en) * 2020-07-20 2022-01-27 Apple Inc. Photonic integrated circuits with controlled collapse chip connections
JP7471538B2 (ja) 2022-04-28 2024-04-19 三菱電機株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6453440A (en) * 1987-08-25 1989-03-01 Hitachi Ltd Three-dimensional semiconductor integrated circuit device
US5323051A (en) * 1991-12-16 1994-06-21 Motorola, Inc. Semiconductor wafer level package
JP2000186931A (ja) * 1998-12-21 2000-07-04 Murata Mfg Co Ltd 小型電子部品及びその製造方法並びに該小型電子部品に用いるビアホールの成形方法
JP2003517630A (ja) * 1999-07-16 2003-05-27 ハイブリッド マイクロ テクノロジーズ アンパーツゼルスカブ Ｓｉ基板上の能動光学素子および受動光学素子のハイブリッド集積
US6228675B1 (en) * 1999-07-23 2001-05-08 Agilent Technologies, Inc. Microcap wafer-level package with vias
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
DE10101875B4 (de) * 2001-01-16 2006-05-04 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
US6786654B2 (en) * 2002-08-21 2004-09-07 Hymite A/S Encapsulated optical fiber end-coupled device
JP4528124B2 (ja) * 2002-09-06 2010-08-18 フラウンホファー ゲセルシャフト ツール フェールデルンク ダー アンゲヴァンテン フォルシュンク エー．ファオ． 平面基板構造化方法、平面基板製造方法、部品を電気的に接触させる方法
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6929974B2 (en) * 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP2004235440A (ja) * 2003-01-30 2004-08-19 Mitsubishi Electric Corp マイクロパッケージとその製造方法
US6856717B2 (en) * 2003-03-24 2005-02-15 Hymite A/S Package with a light emitting device
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
JP4312631B2 (ja) * 2004-03-03 2009-08-12 三菱電機株式会社 ウエハレベルパッケージ構造体とその製造方法、及びそのウエハレベルパッケージ構造体から分割された素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008000261B4 (de) * 2007-02-22 2012-09-13 Denso Corporation Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102009047592B4 (de) 2009-12-07 2019-06-19 Robert Bosch Gmbh Verfahren zur Herstellung eines Siliziumzwischenträgers
DE102010039057B4 (de) 2010-08-09 2018-06-14 Robert Bosch Gmbh Sensormodul
DE102010063471B4 (de) * 2010-12-20 2019-01-24 Robert Bosch Gmbh Mikroelektromechanisches Element

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Publication number Publication date
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