DE102006046820B4 - Verfahren zum Packen im Chipmassstab für integrierte Schaltungen - Google Patents

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Abstract

Verfahren zum Packen im Chipmaßstab eines Chipschaltkreises bzw. Halbleiterplättchens bzw. Dies einer integrierten Schaltung (IC), umfassend:
Bereitstellen einer Mehrzahl von vereinzelten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischips, die jeweils einen Chipschaltkreis bzw. einen Die bzw. ein Halbleiterplättchen und wenigstens einen elektrischen Kontaktpunkt umfassen, der mit dem Chipschaltkreis assoziiert ist;
Bereitstellen eines Abdeckungs- bzw. Kappenwafers;
Ausbilden von elektrisch leitfähigen Pfaden durch den Kappenwafer an Positionen entsprechend den jeweiligen der elektrischen Kontaktpunkte auf entsprechenden der Mehrzahl von vereinzelten Chipschaltkreischips, so daß wenigstens einer der elektrisch leitfähigen bzw. leitenden Pfade sich von einer ersten Oberfläche bzw. Fläche des Kappenwafers zu einer zweiten Oberfläche bzw. Fläche des Kappenwafers erstreckt;
vor einem Schneiden des Kappenwafers Bonden bzw. Verbinden von jedem der Mehrzahl von vereinzelten Chipschaltkreischips mit dem Kappenwafer, so daß die Enden der leitfähigen Pfade auf der ersten Oberfläche des Kappenwafers elektrisch mit den entsprechenden elektrischen Kontaktpunkten auf der entsprechenden Mehrzahl von...

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNGEN
  • Diese Anmeldung ist eine Teilanmeldung der U. S. Patent Anmeldung Nr. 11/088,633, hinterlegt am 24. März 2005 mit dem Titel ”Wafer-Level Package for Integrated Circuits” (”Packung auf Waferniveau für integrierte Schaltungen”).
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Packungen für integrierte Schaltungen, und spezifischer auf Packungen auf Waferniveau für integrierte Schaltungen. Integrierte Schaltungen (ICs) werden als Wafer hergestellt, wobei jeder Wafer zahlreiche individuelle Schaltungen (Chipschaltkreise) enthält. Nach einer Herstellung wird ein Wafer in einen individuellen Chipschaltkreis geschnitten (”vereinzelt”). Jeder Chipschaltkreis wird dann in eine Kunststoff- oder Keramikpackung bzw. -verpackung verkapselt oder wird an einer keramischen Kappe festgelegt.
  • Jeder Chipschaltkreis beinhaltet zahlreiche elektrische Kontaktpads bzw. -bonds bzw. -anschlußstellen. Während eines Packens bzw. Verpackens ist bzw. wird jede dieser Kontaktstellen mit einem entsprechenden Draht oder einer anderen externen Struktur verbunden. In einer üblichen Praxis ist bzw. wird ein Verbindungsdraht zwischen jeder Kontaktstelle und einem entsprechenden Leiter verschweißt. Die Leiter bzw. Zuleitungen oder anderen Strukturen werden verwendet, um elektrisch einen komplettierten bzw. fertiggestellten IC mit einer Leiterplatte oder dgl., wie beispielsweise durch ein Löten zu verbinden. Diese Lötverbindungen stellen häufig auch die einzige mechanische Verbindung zwischen dem IC und der Leiterplatte zur Verfügung.
  • Eine IC Waferherstellung ist üblicherweise als das ”Frontend-” bzw. ”Vorderend”-Verfahren einer IC Herstellung bezeichnet. Ein IC Wafer kann relativ effizient hergestellt werden, da alle Chipschaltkreise auf dem Wafer gleichzeitig (d. h. parallel), wie beispielsweise durch ein photolithographisches Verfahren hergestellt werden, in welchem eine gesamte Schicht des Wafers auf einmal unter Verwendung einer lithographischen Maske hergestellt wird. Somit ist das Zeitausmaß, das erforderlich ist, um einen Wafer herzu stellen, größtenteils bzw. stark von der Anzahl der Chipschaltkreise auf dem Wafer unabhängig. Jedoch ist, nachdem die Chipschaltkreise vereinzelt sind, ein Packen bzw. Verpacken der individuellen Chipschaltkreise (das ”Hinterend”- bzw. ”Backend”-Verfahren der IC Herstellung) zeitaufwendig und teuer, da jeder Chipschaltkreis individuell (d. h. seriell) verpackt werden muß. Unter Berücksichtigung der Abhängigkeit der Elektronikindustrie betreffend ICs und die große Anzahl von ICs, die jede Woche installiert werden, kann ein Reduzieren der Kosten von jedem IC zu einer wesentlichen Gesamtkosteneinsparung führen.
  • Die EP 1 433 742 A2 behandelt luftdichte Verpackungen für MEMS Bauteile und offenbart drei Verfahren zur Herstellung. Gemäß einem der Verfahren werden mehrere vereinzelte MEMS mit einem Kappenwafer mit elektrisch leitenden Pfaden verbunden, bevor der Kappenwafer vereinzelt wird.
  • Die US 2002/0043706 A1 behandelt Mikroverpackungen und zeigt einen Kappenwafer mit MEMS, wobei ein externer Anschluß durch die Kappen erfolgen kann.
  • Die US 6,338,284 B1 behandelt das elektrische Kontaktieren von auf Glaswafer montierten MEMS. Es werden leitende Pfade durch den Glaswafer offenbart. Dabei liegen die MEMS wegen eines DWP Verfahrens auf dem Glaswafer vereinzelt. Beim DWP Verfahren erfolgt das Verbinden von Kappe und MEMS mit zwei Wafern, bevor der Siliziumwafer aufgelöst wird.
  • Die WO 01/29529 A2 behandelt die elektrische Kontaktierung von verbundenen MEMS-Wafern mit Steuer-Schaltkreis-Wafern, wobei leitende Pfade durch den gedünnten Steuerungs-Wafer geführt werden. Es findet kein separates Vereinzeln der MEMS oder Steuerung statt. Das Dünnen wird mit CMP durchgeführt.
  • Die EP 1 187 322 A2 behandelt die Verpackung von piezoelektrischen Bauteilen mit IC in einem mehrlagigen Gehäuse aus Keramik mit externen Anschlüssen.
  • Die US 6,704,609 B1 behandelt eine mehrschichtige, im Chipmaßstab gepackte, integrierte Schaltung. Die integrierte Schaltung umfaßt einen Träger, eine Mehrzahl von Packungskontaktkissen sowie einen ersten und einen zweiten Chipschaltkreischip.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt ein Verfahren zum Verpacken bzw. Packen im Wafermaßstab (WLP) von integrierten Schaltungen bzw. Schaltkreisen (ICs) zur Verfügung.
  • Die Erfindung eliminiert als Aufgabe das traditionelle Rück- bzw. Hinterend-Verfahren und erstreckt ein traditionelles Multi-Chip-Hybridverpacken auf Module auf Waferniveau und im Chipmaßstab, welche eine Integration durch ein Chipbonden zur Verfügung stellen.
  • Diese Aufgabe löst das Verfahren des Anspruchs 1.
  • KURZE BESCHREIBUNG DER ZAHLREICHEN ANSICHTEN DER ZEICHNUNGEN
  • Die Erfindung wird vollständiger unter Bezugnahme auf die detaillierte Beschreibung der Erfindung in Zusammenhang mit den Zeichnungen verstanden werden, in welchen:
  • 1a ein Draufsichtsdiagramm eines Wafers eines integrierten Schaltkreises (IC) ist;
  • 1b ein Draufsichtsdiagramm eines Kappenwafers ist;
  • 2–8 Querschnittsdiagramme eines im Waferniveau gepackten bzw. verpackten IC an verschiedenen Zwischenstufen während einer Herstellung sind;
  • 9 ein Querschnittsdiagramm eines vervollständigten bzw. fertiggestellten, auf Waferniveau verpackten IC ist;
  • 10 eine isometrische Ansicht eines verpackten IC ist;
  • 11 ein Querschnittsdiagramm eines Kappenwafers für einen im Wafermaßstab verpackten IC in Übereinstimmung mit einer anderen Ausbildung ist;
  • 12 ein Querschnittsdiagramm eines mehrschichtigen auf Waferniveau gepackten IC in Übereinstimmung mit der vorliegenden Erfindung ist;
  • 13–16 Querschnittsdiagramme eines auf Chipmaßstab gepackten IC an verschiedenen Zwischenstufen während einer Herstellung sind;
  • 17 ein Querschnittsdiagramm eines auf Chipmaßstab verpackten IC ist;
  • 18 eine weggeschnittene Ansicht eines mehrschichtigen im Chipmaßstab gepackten IC ist;
  • 19 eine perspektivische Ansicht des Bodens des mehrschichtigen auf Chipmaßstab gepackten IC von 18 ist; und
  • 20 ein Querschnittsdiagramm eines auf Chipmaßstab gepackten IC in Übereinstimmung mit einer anderen Ausbildung ist.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Ausbildungen der vorliegenden Erfindung beinhalten Packungen auf Waferniveau für integrierte Schaltungen (ICs), ebenso wie Verfahren zum Herstellen von auf Wafermaßstab bzw. -niveau gepackten ICs und ihrer Komponenten. Eine auf Waferniveau gepackte IC wird durch ein Festlegen eines Halbleiterkappenwafers an einem IC Wafer vor einem Schneiden des IC Wafers hergestellt, d. h. vor einem Vereinzeln der Vielzahl von Chipschaltkreisen auf dem IC Wafer. Der Kappenwafer wird über einige oder alle der Chipschaltkreise auf dem IC Wafer überlagert, dann wird der Kappenwafer mechanisch an dem IC Wafer festgelegt. Beispielsweise können die Wafer aneinander durch Lot bzw. Lotmaterial an verschiedenen zueinander schauenden Orten bzw. Stellen auf dem Kappenwafer und auf dem IC Wafer in der Nachbarschaft von jeder Chipkontaktstelle festgelegt werden. Jede Chipkontaktstelle ist zwischen dem Kappenwafer und dem IC Wafer derart versiegelt bzw. abgedichtet, um eine Infiltration bzw. ein Eindringen von Feuchtigkeit zu verhindern. Die Dichtung kann durch die mechanische Festlegung zwischen dem Kappenwafer und dem IC Wafer zur Verfügung gestellt werden, oder die Dichtung und die mechanische Befestigung können durch gesonderte Elemente zur Verfügung gestellt werden.
  • Der IC Wafer enthält wenigstens einen elektrischen Kontaktpunkt, benachbart zu und assoziiert mit jedem Chipschaltkreis. Beispielsweise könnten gemäß den konventionellen IC Packungspraktiken Bondingdrähte an diese Kontaktpunkte verschweißt sein bzw. werden. Auf der Seite des Kappenwafers weg bzw. entfernt von dem Chipkontaktschaltkreis (der ”Vorderseite” des Kappenwafers) enthält der Kappenwafer elektrische Kontaktstellen entsprechend wenigstens einigen der elektrischen Kontaktpunkte des Chipschaltkreises. Elektrisch leitfähiges Material erstreckt sich von diesen Kappenwafer-Kontaktstellen durch den Kappenwafer und ist elektrisch auf der anderen Seite des Kappenwafers (der ”Rückseite” des Kappenwafers) mit entsprechenden elektrischen Kontaktpunkten auf dem IC Wafer verbunden. Vorzugsweise stellen die elektrischen Verbindungen zwischen dem Kappenwafer und dem IC Wafer auch die mechanische Befestigung des Kappenwafers auf dem IC Wafer zur Verfügung, obwohl die elektrischen Verbindungen und die mechanischen Befestigungen durch gesonderte Elemente zur Verfügung gestellt werden können.
  • Fakultativ enthält der Kappenwafer einen oder mehrere Chipschaltkreis(e), welche(r) elektrisch mit dem Chipschaltkreis auf dem IC Wafer verbunden sein kann bzw. können, wie durch einige der Kontaktstellenerstreckungen bzw. -fortsätze. Vorzugsweise kann der IC Wafer gemäß einer unterschiedlichen Technologie wie der Kappenwafer hergestellt werden, wodurch eine Hybridpackung auf Waferniveau hergestellt wird. Beispielsweise kann ein Wafer unter Verwendung von Silizium (Si), Galliumarsenid (GaAs), Galliumnitrid (GaN) oder jedem anderen geeigneten Material hergestellt werden, und der andere Wafer kann unter Verwendung von einem anderen dieser oder anderer Materialien hergestellt werden.
  • Nachdem der Kappenwafer mechanisch befestigt ist und elektrisch mit dem IC Wafer verbunden ist, werden der Kappenwafer und der IC Wafer geschnitten, was vereinzelte ver- bzw. gepackte ICs ergibt, welche auf Leiterplatten gelötet oder in anderer Weise montiert bzw. angeordnet werden können. Alternativ wird der Kappenwafer geschnitten, ohne den IC Wafer zu schneiden, um ein Befestigen einer zusätzlichen (”Obergeschoß”) einen oder mehreren Kappe(n) (mit oder ohne Chipschaltkreis) zu erleichtern, um eine mehrschichtige bzw. ”Mehrlagen” IC auszubilden. In diesem Fall ist bzw. wird der IC Wafer zur selben Zeit geschnitten, wenn oder nachdem die Kappe auf oberem Niveau geschnitten ist bzw. wird. Jede Schicht eines derartigen mehrschichtigen bzw. Mehrlagen IC kann gemäß einer unterschiedlichen Technologie hergestellt werden. Fakultativ werden mehrere Chipschaltkreise auf einem einzigen IC Wafer durch einen einzigen Kappenwafer abgedeckt, um eine horizontale Gruppe von Chipschaltkreisen unter einer einzigen Kappe auszubilden.
  • 2–8 illustrieren zwischenliegende Stufen während einer Herstellung eines auf Waferniveau gepackten IC 9 und 10 illustrieren einen vervollständigten bzw. fertiggestellten auf Waferniveau gepackten IC, welcher ein Produkt der Stufen sein kann, die in 2–8 gezeigt sind.
  • 1a ist eine Draufsicht auf einen IC Wafer 100, enthaltend eine Mehrzahl von Chipschaltkreisen, wie den Chipschaltkreis 102. Der Chipschaltkreis 102 kann eine digitale oder analoge elektronische Komponente oder eine Schaltung bzw. einen Schaltkreis, wie eine Licht emittierende Diode (LED), einen Photosensor, Mikrokompressor, Speicher, Verstärker, Filter oder Transmitter), oder eine mikro-bearbeitete oder mikro-elektromechanische (MEMS) Struktur (wie ein vorkragendes bzw. einseitig eingespanntes Beschleunigungsmeßgerät) oder jede andere Art oder Kombination von IC Elementen enthalten. Alle Chipschaltkreise auf dem IC Wafer 100 können identisch sein, oder der IC Wafer 100 kann eine Mischung von Chipschaltkreisen beinhalten. Der IC Wafer 100 kann unter Verwendung von jedem akzeptablen Material, wie Si, GaAs oder GaN hergestellt werden.
  • 2 illustriert einen Abschnitt 200 eines Querschnitts durch einen Abschnitt A-A des IC Wafers 100 von 1. Der Abschnitt 200 beinhaltet einen einzigen exemplarischen bzw. beispielhaften Chipschaltkreis 201 und einiges des IC Wafers 100 auf jeder Seite des Chipschaltkreises. Der beispielhafte Chipschaltkreis 201, der in 2 gezeigt ist, beinhaltet einen MEMS Sensor, welcher auf dem IC Wafer 100 hergestellt wurde und welcher durch eine Packung auf Wafermaßstab einzuschließen ist. Jedoch kann statt des MEMS Sensorchipschaltkreises 201 der IC Wafer 100 andere Arten von IC Schaltkreisen beinhalten. Weiterhin kann statt eines einzigen Chipschaltkreises 201 der Abschnitt 200 eine Mehrzahl von Chipschaltkreisen (nicht gezeigt) beinhalten.
  • 1b ist eine Draufsicht auf einen Kappenwafer 104. Der Kappenwafer 104 ist vorzugsweise aus Silizium (Si) hergestellt, jedoch andere geeignete Materialien, wie GaAs oder GaN sind akzeptabel. Keramische Materialien können ebenfalls verwendet werden, wie dies unten in größerem Detail diskutiert werden wird. Der Kappenwafer 104 und der IC Wafer 100 haben vorzugsweise dieselben Koeffizienten einer thermischen Expansion (CTE). Wenn die CTEs signifikant nicht übereinstimmen, kann es notwendig sein, kleine Kappen (wie beispielsweise vereinzelte Abschnitte des Kappenwafers 104) an entsprechenden Abschnitten des IC Wafers 100 festzulegen. Alternativ kann der IC Wafer 100 vereinzelt werden, und ein individueller Chipschaltkreis 102 oder Gruppen von Chipschaltkreisen kann bzw. können an dem Kappenwafer 104 festgelegt bzw. befestigt werden. Eine andere Ausbildung, welche ein Verpacken im Chipmaßstab involviert bzw. beinhaltet, ist unten beschrieben.
  • 2 illustriert auch einen Abschnitt 202 eines Querschnitts durch einen Abschnitt B-B des Siliziumkappenwafers 104, der über dem IC Wafer 100 positioniert ist. Der Kappenwafer 104 ist über dem IC Wafer 100 in 2 gezeigt, um ein Beschreiben von Strukturen, die auf dem Kappenwafer ausgebildet sind, und ihre Beziehung zu Merkmalen auf dem IC Wafer zu erleichtern, obwohl der Kappenwafer typischerweise nicht über den IC Wafer während einer Herstellung abgehängt ist. Der Kappenwafer 104 (und in einigen Ausbildungen der IC Wafer 100) beinhaltet neue bzw. neuartige Merkmale, wie dies hierin beschrieben ist, jedoch können der Wafer (die Wafer) und diese Merkmale unter Verwendung von gut bekannten Techniken hergestellt und bearbeitet werden.
  • Der Kappenwafer 104 ist typischerweise von ungefähr derselben Größe und Form bzw. Gestalt wie der IC Wafer 100, obwohl der Kappenwafer einen größeren oder kleineren Durchmesser oder eine unterschiedliche Form als der IC Wafer aufweisen kann. Nach einer Herstellung wird, um die Höhe der resultierenden Packung zu reduzieren, der Kappenwafer 104 vorzugsweise verdünnt, wie durch ein Läppen vor einem nachfolgenden Ver- bzw. Bearbeiten. Ein Kappenwafer jeglicher Dicke ist akzeptabel, solange der Kappenwafer 104 und die schließlich resultierende Kappe und Packung struk turell fest sind. Die Dicke 204 des Kappenwafers 104 hängt teilweise von der Größe, dem Material, der Konfiguration usw. des Kappenwafers 104 und der schließlich resultierenden Kappe ab. In einer Ausbildung ist der Kappenwafer 104 auf etwa 200 Mikrometer oder dünner verdünnt, obwohl Kappenwafer dicker als 200 Mikrometer akzeptabel sind.
  • Löcher, wie die Löcher 206, sind durch den Kappenwafer 104 an Orten bzw. Stellen ausgebildet, welche mit Drahtbondingstellen, elektrischen Kontaktstellen oder dgl. 208 (die hierin kollektiv bzw. allgemein als ”Kontaktpunkte” bezeichnet sind) auf dem IC Wafer 100 übereinstimmen. Diese Kontaktpunkte 208 sind typischerweise mit dem Sensorchipschaltkreis 201 assoziiert und sind elektrisch mit dem Chipschaltkreis über eine Schaltung bzw. Verdrahtung (nicht gezeigt) in verschiedenen Schichten bzw. Lagen des IC Wafers 100 verbunden. Die Beziehungen zwischen den Löchern 206 in dem Kappenwafer 104 und den Kontaktpunkten 208 auf dem IC Wafer 100 sind durch strichlierte Linien 210 angedeutet. Die Löcher 206 können durch jedes akzeptable Verfahren, wie beispielsweise ein Tiefätzen oder Laserbohren hergestellt werden (hierin als ”gebohrt” bezeichnet).
  • Wie dies in 3 gezeigt ist, ist bzw. wird eine elektrische isolierende Schicht 300 auf der Oberfläche des Kappenwafers 104 wachsen gelassen oder abgeschieden (nachfolgend gemeinsam als ”ausgebildet” bezeichnet), beinhaltend auf den innenliegenden bzw. Innenseitenwänden 302 der Löcher 206. Die Zusammensetzung der isolierenden Schicht 300 kann jedes geeignete Material, wie beispielsweise Siliziumdioxid (SiO2) oder Siliziumnitrid (SiN) sein, welches mit dem Kappenwafer 104 kompatibel ist. Die isolierende Schicht 300 kann aufwachsen gelassen (beispielsweise als ein thermisches gewachsenes Oxid), abgeschieden (wie beispielsweise durch eine Dampfabscheidung) oder durch ein anderes akzeptables Verfahren hergestellt werden.
  • Wie dies in 4 gezeigt ist, werden Abschnitte 400 der isolierenden Schicht 300 entfernt, wie durch ein trockenes oder nasses Ätzen. Gegebenenfalls wird, wie dies in 5 gezeigt ist, ein Hohlraum 500 in dem Kappenwafer 104 ausgebildet, um einen Raum für den Sensorchipschaltkreis 201 (2) zur Verfügung zu stellen, sobald der Kappenwafer auf dem IC Wafer 100 befestigt ist. Gegebenenfalls kann der gesamte oder ein Abschnitt bzw. Teil des Hohlraums 500 mit einem leitfähigen bzw. leitenden Material (nicht gezeigt) ausgekleidet sein, um eine elektromagnetische Interferenz (EMI) Abschirmung für den Sensorchipschaltkreis 201 oder eine andere Vorrichtung zur Verfügung zu stellen. Alternativ kann eine Metallschicht zwischen zwei Schichten von Silizium, Keramik oder anderem (anderen) Material(ien) enthalten sein, um die EMI Abschirmung auszubilden. In ähnlicher Weise kann ein Abschnitt des IC Wafers 100, benachbart dem Sensorchipschaltkreis 201 oder einer anderen Vorrichtung die EMI Abschirmung enthalten.
  • Wie dies in 6 gezeigt ist, sind bzw. werden die Löcher 206 mit einem elektrisch leitfähigen Material 600 gefüllt. Dieses elektrisch leitfähige bzw. leitende Material 600 erstreckt sich von der Vorderseite 602 des Kappenwafers 104 zu der Rückseite 604 des Kappenwafers, um elektrisch leitfähige bzw. leitende Pfade (”Durchgangsloch-Zwischenverbindungen bzw. -Interconnects”) durch den Kappenwafer auszubilden. Das elektrisch leitfähige Material 600 kann jedes geeignete Material, wie beispielsweise eine Goldlegierung (beispielsweise Gold-Zinn (AuSn)), ein anderes Lot, ein Metallpulver, das mit einem organischen Lösungsmittel vermischt ist, welches nachfolgend durch Wärme ausgetrieben wird (”weggebrannt wird”) (kollektiv hierin als ”gepulverte bzw. pulverförmige Metallegierungspaste bezeichnet”), oder dgl. sein. Das Metall kann beispielsweise auf den Kappenwafer 104 elektroplattiert sein. Das elektrisch leitfähige Material 600 füllt vorzugsweise die Löcher 206, so daß das leitfähige Material 600 mit der isolierenden Schicht 300 auf der Rückseite 604 des Kappenwafers 104 bündig ist. Zusätzlich überlagert das elektrisch leitfähige Material 600 vorzugsweise einen Abschnitt der isolierenden Schicht 300 auf der Vorderseite 602 des Kappenwafers 104 benachbart jedem Loch 206, um entsprechende Waferkontaktstellen 606 auszubilden.
  • Fakultativ (nicht gezeigt) sind einige der Löcher 206 lediglich teilweise mit elektrisch leitfähigem Material 600 gefüllt, um elektrisch leitfähige Pfade auszubilden, welche sich durch lediglich einen Abschnitt der Dicke des Kappenwafers 104 erstrecken. Der Rest dieser Löcher 206 ist bzw. wird mit einem isolierenden Material gefüllt. Derartig leitfähige Pfade können elektrisch Schaltungen bzw. Schaltkreise in dem IC Wafer 100 mit Schaltungen in dem Kappenwafer 104 verbinden, ohne die Vorderseite 606 des Kappenwafers 104 zu erreichen. Alternativ können derartige leitfähige Pfade elektrisch Schaltungen in dem Kappenwafer 104 mit Waferkontaktstellen 606 verbinden, ohne notwendigerweise die Rückseite 604 des Kappenwafers 104 zu erreichen.
  • Wie dies in 7 gezeigt ist, ist bzw. wird ein Dichtring 700 ausgebildet, wie beispielsweise durch ein Drucken auf dem Kappenwafer 104 um jeden Hohlraum 500. Falls notwendig, wird bzw. werden in Abhängigkeit von der Zusammensetzung des Dichtrings 700 der Kappenwafer 104 und/oder der IC Wafer 100 erhitzt, um den Dichtring zu erweichen, schmelzen oder zu aktivieren, wenn der Kappenwafer an dem IC Wafer festgelegt wird. Wenn der Kappenwafer 104 an dem IC Wafer 100 festgelegt wird, wie dies in 8 ge zeigt ist, umgibt der Dichtring 700 den Sensorchipschaltkreis 201 und dichtet diesen ab, wie beispielsweise gegen ein Eindringen von Gas oder Feuchtigkeit zwischen der Kappe und dem IC Wafer oder um andernfalls den Sensorchipschaltkreis zu schützen. Der Dichtring 700 kann kreisförmig sein, wie dies von der Oberseite (nicht gezeigt) gesehen ist, oder von einer anderen Form. Der Dichtring 700 kann alle oder einen Abschnitt der Kontaktstellen umgeben, d. h. er kann jedem geeigneten Pfad entlang des Wafers folgen. Der Dichtring 700 kann hermetisch oder nicht hermetisch sein in Abhängigkeit von den verwendeten Materialien. Der Dichtring 700 ist aus jedem geeigneten Material, wie Glas, Metall oder Metallegierung gefertigt bzw. hergestellt (beispielsweise Gold-Aluminium (AuAl), AuSn oder anderes Lot, Indium-Gold-Zinn, Kupfer auf Aluminium oder Nickel auf Aluminium), und von ausreichender Breite 702 und Dicke (7), um eine gleichmäßige Abdichtung zur Verfügung zu stellen, welche mit der Topographie (wie dem IC Schaltkreis) auf der Waferoberfläche zusammenpaßt bzw. übereinstimmt. Alternativ ist der Dichtring 700 aus einem Epoxy, einem geeigneten Polymer oder einem anderen Material hergestellt.
  • Allgemein hängt die Geschwindigkeit eines Eindringens durch den Dichtring 700 von dem Material und der Breite des Dichtrings ab. In einer Ausbildung stellt ein Glasdichtring 700, der eine Breite 702 von etwa 100 Mikrometer aufweist, eine hermetische Abdichtung zur Verfügung. Andere Breiten 702, welche größer als oder kleiner als 100 Mikrometer sind, sind ebenfalls akzeptabel. Beispielsweise zeigt ein Glasdichtring 700, der eine Breite 702 von etwa 250 Mikrometer aufweist, eine kleinere Rate eines Eindringens als ein ähnlicher Dichtring, der eine Breite von etwa 100 Mikrometer aufweist. Die Menge an Glas sollte jedoch begrenzt sein, wenn es einen signifikanten Unterschied in den CTEs des Glases und des Kappen- oder IC Wafers 104 und 100 gibt. Wenn eine nicht hermetische Abdichtung um den Chipschaltkreis 201 akzeptabel ist, können andere Materialien wie organische Epoxide anstelle von Glas oder Metall für den Dichtring 700 verwendet werden.
  • Ebenso sind, wie dies in 7 gezeigt ist, Erhebungen bzw. Wulste oder Punkte 704 aus Lot oder einem anderen geeigneten Material (wie beispielsweise einem leitfähigen Polymer oder einem leitfähigen Epoxy) auf den Enden der Rückseite 604 des elektrisch leitfähigen Materials 600 angeordnet. Wenn der Kappenwafer 104 an dem IC Wafer 100 festgelegt ist bzw. wird, wie dies in 8 gezeigt ist, werden der Kappenwafer und/oder der IC Wafer erhitzt bzw. erwärmt (falls notwendig, in Abhängigkeit von dem Material der Erhebungen oder Punkte 704), um die Erhebungen oder Punkte zu erweichen oder zu schmelzen, und das Lot oder das andere Material legt sich an den Kontaktpunkten 208 auf dem IC Wafer 200 fest und stellt einen elektrischen Kontakt damit her. Somit ist der Sensorchipschaltkreis 201 elektrisch mit den Waferkontaktstellen 606, und fakultativ mit einem Chipschaltkreis (nicht gezeigt) auf dem Kappenwafer 104 verbunden. Nachdem der Chipschaltkreis 201 von dem IC Wafer 100 vereinzelt ist, kann der resultierende IC mechanisch an einer Leiterplatte festgelegt werden und elektrisch mit dieser verbunden werden, wie beispielsweise durch ein Löten der Waferkontaktstellen 606 an die Leiterplatte.
  • Die elektrischen Verbindungen, die durch die Lötwulste oder Punkte 704 zur Verfügung gestellt sind, binden vorzugsweise auch mechanisch den Kappenwafer 104 an den IC Wafer 100. Der Dichtring 700 bindet vorzugsweise ebenfalls mechanisch den Kappenwafer 104 an den IC Wafer 100. Fakultativ werden statt oder zusätzlich zu den Lötwulsten oder Punkten 704 und dem Dichtring 700 zusätzliche Lötwulste oder Punkte, Glasfritten, organische Epoxide oder andere Materialien (nicht gezeigt) verwendet, um mechanisch den Kappenwafer 104 an den IC Wafer 100 zu binden. Fakultativ wird, nachdem der Kappenwafer 104 an dem IC Wafer 100 festgelegt ist, der IC Wafer 100 verdünnt, wie durch ein Läppen, um die Gesamtdicke des resultierenden IC zu reduzieren.
  • Die durch Festlegen des Kappenwafers 104 an dem IC Wafer 100 ausgebildete Struktur (wobei ein Abschnitt derselben im Querschnitt in 8 gezeigt ist) wird hierin als ein zusammengesetzter Wafer bezeichnet. Wie dies unten in größerem Detail diskutiert wird, kann ein zusammengesetzter Wafer mehr als zwei Wafer in einer ”Mehrschicht”-Struktur beinhalten.
  • Wie dies in 8 gezeigt ist, werden, nachdem der Kappenwafer 104 an dem IC Wafer 100 festgelegt ist, der Kappenwafer und der IC Wafer geschnitten, wie durch eine Chipschaltkreissäge entlang von strichlierten Linien 800 zwischen Paaren von Chipschaltkreisen auf dem IC Wafer, um den Sensorchipschaltkreis 201 von dem IC Wafer 100 zu vereinzeln. Der resultierende IC 900 ist im Querschnitt in 9 und in einer isometrischen Ansicht in 10 gezeigt. Der IC 900 beinhaltet einen Basisabschnitt 904 und eine Kappe 906. Wie festgehalten, kann der IC 900 dann elektrisch und mechanisch an einer Leiterplatte durch ein Löten der Waferkontaktstellen 606 an der Leiterplatte festgelegt werden. Vorteilhafterweise ist der Chipschaltkreis 201 elektrisch mit den Waferkontaktstellen 606 durch das elektrisch leitfähige Material 600 ohne die Verwendung eines Drahtbondens oder Chipschaltkreisbondens verbunden.
  • Der Hohlraum 500 stellt eine abgedichtete Umgebung für den Chipschaltkreis 201 zur Verfügung. Der Kappenwafer 104 kann an dem IC Wafer 100 in der Anwesenheit eines inerten Gases, getrockneter Luft, eines anderen Gases, eines Vakuums oder einer anderen Substanz befestigt werden, welche(s) dann in dem Hohlraum 500 gefangen ist bzw. wird. Fakultativ wird, wenn der Kappenwafer 104 an dem IC Wafer 100 befestigt wird, einiges oder alles des Raums zwischen dem Kappenwafer und dem IC Wafer mit organischem Kleber oder einem anderen Füllstoff gefüllt.
  • Obwohl der Sensorchipschaltkreis 201 gezeigt ist, näher zu dem Dichtring 700 als zu den Lötwulsten oder Punkten 704 zu sein, können die entsprechenden Positionen des Dichtrings und der Lötwulste oder Punkte untereinander ausgetauscht werden (nicht gezeigt). D. h., der Dichtring 700 kann außerhalb der Lötwulste der Punkte 704 (relativ zu dem Sensorchipschaltkreis 201) angeordnet sein, wie beispielsweise nahe den Rändern bzw. Kanten 902 des IC 900. Wenn der Kappenwafer 104 und der IC Wafer 100 in Abschnitten 908 und 910 metallisiert sind bzw. werden (nicht gezeigt), welche die Kanten oder Bereiche bzw. Regionen nahe den Kanten des vervollständigten IC 900 werden, nachdem der Kappenwafer 104 und/oder der IC Wafer 100 vereinzelt ist bzw. sind, können diese Abschnitte 908 und 910 miteinander verlötet werden, um eine mechanische Verbindung und/oder eine Dichtung entlang des Umfangs des IC auszubilden.
  • Wie festgehalten, können der Kappenwafer 104 und der IC Wafer 100 gemäß unterschiedlichen Technologien hergestellt werden, was einen Hybrid IC 900 ergibt. Beispielsweise wird eine Ausbildung eines Hybrid-Satellitenempfängers IC aus einem IC Wafer 100, welcher einen Vorverstärker beinhaltet, der mit Galliumarsenid (GaAs) hergestellt ist, und aus einem Kappenwafer 104 hergestellt, welcher Verstärker einer späteren Stufte beinhaltet, die mit Silizium (Si) hergestellt sind bzw. werden. Der Vorver stärker und die Verstärker der späteren Stufte sind bzw. werden miteinander durch die Lötwulste oder Punkte 704 zwischen dem Kappenwafer 104 und dem IC Wafer 100 verbunden.
  • Wenn der Kappenwafer 104 und der IC Wafer 100 zusammengebaut werden, werden die Lötwulste oder Punkte 704 und (falls notwendig) der Dichtring 700 erhitzt bzw. erweicht, um das Lot, Glas, Epoxy und/oder andere Materialien zwischen dem Kappenwafer und dem IC Wafer zu erweichen, zu schmelzen oder zu aktivieren, und der Kappenwafer und der IC Wafer werden zusammen gepreßt. Es sollte Sorgfalt angewandt werden, um einen geeigneten Spalt zwischen dem Kappenwafer 104 und dem IC Wafer 100 beizubehalten, während das Lot usw. erhärtet. Wenn der Spalt zu weit ist, bonden bzw. binden das Lot usw. nicht an dem IC Wafer 100. Andererseits kann, wenn der Kappenwafer 104 und der IC Wafer 100 zu eng aneinandergepreßt werden, das Lot usw. zwischen den Wafern gequetscht bzw. geklemmt werden und sich bis über die Grenzen der Kontaktpunkte 208 hinaus verbreitern bzw. verteilen.
  • Abstandhalter zwischen dem Kappenwafer 104 und dem IC Wafer 100 können verwendet werden, um einen geeigneten Spalt beizubehalten, während das Lot usw. erhärten. In einer Ausbildung sind diskrete Abstandhalter (d. h. Abstandhalter, welche nicht ein Teil des Kappenwafers und des IC Wafers sind) zwischen dem Kappenwafer 104 und dem IC Wafer 100 eingesetzt, wenn der Kappenwafer und der IC Wafer zusammengebaut werden. Nachdem das Lot usw. erhärten, wurden die Abstandhalter entfernt. Alternativ können die Abstandhalter an ihren Platz verbleiben.
  • In Übereinstimmung mit einer anderen Ausbildung wird statt eines Verwendens von diskreten Abstandhaltern ein alternativer Kappenwafer 104a mit integrierten Abstandhaltern 1100 hergestellt, welche über andere naheliegende Merkmale auf dem Kappenwafer verfügen, wie dies in 11 gezeigt ist. Die Abstandhalter 1100 sind vorzugsweise ausgebildet, bevor eine isolierende Schicht (nicht gezeigt) auf dem Kappenwafer 104a ausgebildet wird. Die Abstandhalter 1100 sind bzw. werden durch jedes geeignete Verfahren, wie Mikrobearbeiten, d. h. unter Verwenden einer zusätzlichen lithographischen Maske hergestellt. (Derartige Abstandhalter und jegliche isolierende Schichten usw. darauf sind bzw. werden kollektiv bzw. gemeinsam nachfolgend einfach als ”Abstandhalter” bezeichnet). Während eines Zusammenbaus werden der IC Wafer 100 und der Kappenwafer 104a miteinander zusammengebracht, bis der Kappenwafer die Abstandhalter 1100 kontaktiert. Fakultativ oder alternativ kann der IC Wafer 100 Abstandhalter beinhalten, wie dies strichliert 212 in 2 gezeigt ist.
  • Wie festgehalten, kann mehr als ein Kappenwafer auf einen IC Wafer gestapelt werden, um einen ”Mehr-Schicht” IC 1200 auszubilden, wie dies in 12 gezeigt ist. Eine Mittelschicht 1202 ist ähnlich zu der Kappe 906, die in 9 gezeigt ist, mit der Ausnahme, daß die mittlere Lage bzw. Mittelschicht nicht Waferkontaktstellen auf der isolierenden Schicht 300 enthalten muß. Stattdessen bildet die Oberseite von jedem elektrisch leitfähigen Material 600 einen Kontaktpunkt an der Vorderseite 1204 der Mittelschicht 1202. Eine Kappe (Oberschicht) 1206 ist auf der Mittelschicht 1202 in derselben Weise festgelegt, wie die Kappe 906 auf der Basis 904 in der Ausbildung festgelegt ist, die in 9 gezeigt ist. Wie dies in 12 gezeigt ist, können Lötwulste oder Punkte 704 und Dichtringe 700 zwischen den Schichten verwendet werden, wie dies erforderlich ist. Fakultativ kann irgendeine der Schichten 1202, 1206 oder 1208 einen Hohlraum 500 beinhalten, um einen Chipschaltkreis 201 aufzunehmen. Die Oberschicht 1206 bein haltet Waferkontaktstellen 606 zur Verbindung mit einer Leiterplatte oder dgl. Die elektrisch leitfähigen Pfade, die durch das elektrisch leitfähige Material 600 ausgebildet sind, können einen oder mehrere Chipschaltkreis(e), wie den Chipschaltkreis 201 in irgendeiner der Schichten 1202, 1206 und 1208 verbinden bzw. anschließen. Obwohl die in 12 gezeigte Ausbildung eine Gesamtzahl von drei Schichten 1202, 1206 und 1208 beinhaltet, können andere Ausbildungen mehr oder weniger Schichten bzw. Lagen beinhalten.
  • Mehrschichtige ICs können das Design von komplexen MEMS oder anderen integrierten Schaltkreis- bzw. Schaltungsstrukturen vereinfachen. Beispielsweise kann statt eines Implementierens eines komplexen dreidimensionalen IC Designs auf einem einzigen Wafer unter Verwendung einer Serie von lithographischen Masken eine einzige Maske für jede Schicht des Wafers, wie beispielsweise ein dreidimensionales Design in eine Serie von relativ einfachen bzw. simplen ”Lagen” (Wafer) zerlegt werden und die Lagen können miteinander, wie dies oben beschrieben ist, in einen mehrschichtigen IC verbunden werden.
  • Wie oben beschrieben, beinhaltet ein Verpacken auf Wafermaßstab typischerweise ein Bonden eines Kappenwafers (oder eines Abschnitts davon) auf einen IC Wafer (oder einen Abschnitt davon), so daß mehrere Chipschaltkreise in einer Tätigkeit gepackt bzw. verpackt werden. Andererseits involviert ein Verpacken auf Chipmaßstab typischerweise ein Vereinzeln des Chipschaltkreises von einem IC Wafer, dann ein Bonden von einigen der vereinzelten Chipschaltkreise zu einem gemeinsamen Substrat, wie einem einzigen bzw. einzelnen Kappenwafer (oder einem Abschnitt davon) und schließlich ein Schneiden (Vereinzeln) des Substrats, um individuelle, im Chipmaßstab ver- bzw. gepackte ICs zu er geben. Alternativ wird jeder Chipschaltkreis an eine individuelle, vorab geschnittene Kappe gebondet bzw. mit dieser verbunden.
  • Ein Beispiel des ersten Verfahrens (d. h., Bonden von mehreren Chipschaltkreisen an ein einziges Substrat, dann Schneiden des Substrats) ist in 13–16 illustriert. 13 zeigt einen Abschnitt 1300 eines IC Wafers, welcher von einem IC Wafer vereinzelt wurde. Ein derartiger Abschnitt 1300 eines IC Wafers wird nachfolgend als ein ”Chipschaltkreischip” bezeichnet. Der Chipschaltkreischip 1300 ist an einen keramischen Kappenwafer 1302 (oder aus anderem Material) zu bonden. Einige Elemente in 13–16 sind ähnlich zu entsprechenden Elementen in 2–9, jedoch sind die Elemente in 13–16 umgekehrt in bezug auf ihre Ausrichtungen bzw. Orientierungen in 2–9, und in 13–16 ist die Kappe unter dem Chipschaltkreischip, während in 2–9 die Kappe über dem IC Wafer liegt.
  • Der Chipschaltkreischip 1300 beinhaltet einen Chipschaltkreis 201 und Kontaktpunkte 208, wie es oben unter Bezugnahme auf 2–9 beschrieben ist. Der Chipschaltkreis 201 kann einen Sensor, eine mikroelektromechanische (MEMS) oder eine andere Struktur beinhalten. Der Kappenwafer beinhaltet einen Hohlraum 500, einen Dichtring 700, Wulste bzw. Erhebungen oder Punkte aus Lot (oder leitfähigem Epoxy oder einem anderem geeigneten Material) 704 und andere Elemente, wie dies oben beschrieben ist. Eine konventionelle ”Flip chip” Produktionseinrichtung bzw. -ausrüstung und Verfahren können verwendet werden, um die Chipschaltkreischips 1300 herzustellen und den Chipschaltkreischip 1300 an den Kappenwafer 1302 zu bonden. Der Kappenwafer 1302 kann Schichten (nicht gezeigt) mit leitfähigen Spuren zwischen den Schichten und/oder plattierten Durchgangslöchern oder anderen leitfähigen Elementen bein halten, um Elemente innerhalb der Kappe und/oder mit Elementen in dem Chipschaltkreischip zu verbinden (sobald der Chipschaltkreischip und der Kappenwafer gebondet sind).
  • Der Chipschaltkreischip 1300 ist auf dem Kappenwafer 1302 derart positioniert, daß, wenn der Chipschaltkreischip 1300 und der Kappenwafer 1302 zusammengebracht sind bzw. werden, die Kontaktpunkte 208 die Durchgangslochverbindungen 600 kontaktieren, wie dies durch strichlierte Linien 1304 angedeutet ist. Die Durchgangslochverbindungen schließen elektrisch an Kontaktstellen 606 an, wie dies oben diskutiert ist. Wie oben festgehalten, kann der Kappenwafer 1302 aus Silizium oder einem anderen Halbleitermaterial hergestellt sein bzw. werden und kann eine Schaltung und/oder eine MEMS Struktur beinhalten. Wenn der Kappenwafer 1302 aus einem Leiter- oder Halbleitermaterial hergestellt ist bzw. wird, sind die Durchgangslochverbindungen elektrisch isoliert, wie dies oben diskutiert ist. Wenn der Kappenwafer 1302 aus keramischem oder einem anderen elektrisch isolierenden Material hergestellt ist, ist jedoch keine gesonderte Isolierschicht zwischen dem Kappenwafermaterial und den Durchgangslochverbindungen 600 und den Kontaktstellen 606 erforderlich.
  • Alternativ kann bzw. können der Dichtring 700 und/oder die Lötwulste/Punkte 704 aus dem IC Wafer statt auf dem Kappenwafer ausgebildet sein.
  • Konventionelle ”Aufnahme- und Anordnungs-”Techniken und Einrichtungen können verwendet werden, um den Chipschaltkreischip 1300 auf den Kappenwafer 1302 zu positionieren. Mehrere Chipschaltkreischips können auf dem Kappenwafer 1302 angeordnet werden (wie in einem 10 × 10 Feld bzw. Array), und die Chipschaltkreischips 1300 sind an den Kappenwafer 1302 gebondet, wie dies oben beschrieben ist. 14 zeigt den Chipschaltkreischip 1300 ebenso wie Abschnitte von benachbarten Chipschaltkreischips 1400 und 1402, die an den Kappenwafer 1302 gebondet sind.
  • Wie oben diskutiert, kann ein Abstandhalter 212 (strichliert in 13 gezeigt) auf dem Kappenwafer 1302 hergestellt sein bzw. werden, um ein Beibehalten eines geeigneten Abstands bzw. Zwischenraums zwischen dem Chipschaltkreischip 1300 und dem Kappenwafer 1302 zu erleichtern, während der Chipschaltkreischip und der Kappenwafer miteinander verbunden bzw. gebondet werden. Alternativ kann der Abstandhalter auf dem Chipschaltkreischip (nicht gezeigt) oder sowohl auf dem Kappenwafer als auch dem Chipschaltkreischip hergestellt werden.
  • Nachdem die Chipschaltkreischips 1300, 1400, 1402 an den Kappenwafer 1302 gebondet sind, wird der Kappenwafer geschnitten oder gebrochen (nachfolgend kollektiv ”geschnitten”), wie beispielsweise entlang von strichlierten Linien 1500, wie dies in 15 gezeigt ist, um die Chipschaltkreischips-Kappen-Kombinationen (”auf Chipmaßstab gepackte ICs”) zu vereinzeln. 16 zeigt ein Beispiel eines derartigen, auf Chipmaßstab gepackten IC 1600. 10 zeigt eine andere Ansicht des auf Chipmaßstab gepackten IC bei 900.
  • Wie dies in 13 gezeigt ist, kann bzw. können der Kappenwafer 1302 und/oder der Chipschaltkreischip 1300 mit einem Hohlraum 500 hergestellt werden, um einen Sensor, eine MEMS Struktur oder einen anderen Chipschaltkreis aufzunehmen. Alternativ können, wie dies in 17 gezeigt ist, zwei oder mehrere Kappenwafer 1700 und 1702 aneinander gebondet werden, wie durch ein Sintern, um den Hohlraum 500 auszubilden. In diesem Fall beinhaltet einer der Kappenwafer 1700 ein Loch, welches den Hohlraum 500 ausbildet. Die obere Oberfläche 1704 des anderen Kappenwafers 1702 bildet den Boden des Hohlraums 500. Wie auch immer der Hohlraum gebildet wird, dichtet die Dichtung 700 den Sensor und eine andere Struktur 201 in dem Hohlraum 500 ab.
  • Wie oben diskutiert, können zusätzliche Chipschaltkreischips und/oder Kappen gestapelt werden, um einen mehrschichtigen bzw. mehrlagigen im Chipmaßstab gepackten IC auszubilden. Beispielsweise kann nach einem Positionieren des Chipschaltkreischips 1300, 1400, 1402 (14) auf dem Kappenwafer 1302 ein zusätzlicher Chipschaltkreischip oder eine Kappe (nicht gezeigt) auf jedem Chipschaltkreischip positioniert werden, bevor oder nachdem die ersten Chipschaltkreischips 1300, 1400 und 1402 an den Kappenwafer 1302 gebondet sind bzw. werden, und der zusätzliche Chipschaltkreischip oder die Kappe kann an den Chipschaltkreischip 1300 gebondet werden. Somit kann ein ”Sandwich”, umfassend drei Schichten (Kappe, Chipschaltkreischip und Kappe) konstruiert werden. Alternativ kann der Sandwich mehrere Chipschaltkreischipschichten mit oder ohne keramischen oder anderen Materialschichten zwischen jedem Paar von Chipschaltkreischips beinhalten.
  • 18 zeigt eine weggeschnittene Ansicht eines beispielhaften mehrschichtigen im Chipmaßstab gepackten IC 1800. Der IC 1800 beinhaltet zwei Chipschaltkreischips 1802 und 1804. Der zweite Chipschaltkreischip 1804 beinhaltet eine MEMS Struktur 1806, obwohl entweder beide oder keiner der Chipschaltkreischips 1802 und 1804 MEMS Strukturen, Sensoren und andere Strukturen beinhalten kann bzw. können. Der Chipschaltkreischip 1802 und 1804 ist in einem keramischen Träger und einer Kappe 1808 angeordnet. (In anderen Varianten ist der Träger oder die Kappe 1808 aus einem anderen Material, wie Silizium oder Kunststoff hergestellt). Ein abdichtendes Epoxy oder eine andere geeignete Substanz 1810 dichtet den Spalt zwischen dem obersten Chipschaltkreischip 1802 und dem keramischen Träger 1808 ab.
  • Der Träger oder die Kappe 1808 beinhaltet Montageoberflächen, wie beispielsweise Oberflächen 1809 und 1811, auf welchen die Chipschaltkreischips 1802 und 1804 montiert werden können. Leitfähiges bzw. leitendes Material ist bzw. wird selektiv auf Abschnitten dieser Oberflächen oder anderen Oberflächen abgeschieden, um elektrische Kontakte auszubilden, wie dies oben und unten diskutiert ist. Zusätzliches leitfähiges Material bildet Durchgangslochverbindungen, die sich von einer Oberfläche des Trägers oder der Kappe 1808 zu einer anderen Oberfläche davon erstrecken, um elektrisch die Chipschaltkreischips 1802 und 1804 miteinander und/oder mit Kontaktstellen zu verbinden, wie dies unten diskutiert ist.
  • Der Chipschaltkreischip 1802 ist größer als der Chipschaltkreischip 1804. Um die Größen der Chipschaltkreischips 1802 und 1804 aufzunehmen, sind bzw. werden die Montageoberflächen 1809 und 1811 abgestuft. Der auf Chipmaßstab gepackte IC 1800, der in 18 gezeigt ist, beinhaltet zwei Chipschaltkreischips 1802 und 1804. Jedoch beinhalten andere Ausbildungen zusätzliche Montageoberflächen, um zusätzliche Chipschaltkreischips aufzunehmen.
  • 19 ist eine perspektivische Ansicht des Bodens des IC 1800. Der IC 1800 beinhaltet eine oder mehrere Kontaktstelle(n) 1900, bei welcher(n) der IC 1800 montiert und elektrisch, wie beispielsweise durch Löten, mit einer Leiterplatte verbunden werden kann. In 18 sind zwei derartige Kontaktstellen bei 1812 und 1814 sichtbar. Die Chipschaltkreischips 1802 und 1804 beinhalten Lötwulste oder Punkte, wie Lötwülste 1816, 1818 und 1820. Die Chipschaltkreischips 1802 und 1804 sind bzw. werden elektrisch mit den Kontaktstellen und/oder miteinander verbunden, wie dies notwendig ist. Beispielsweise ist die Kontaktstelle 1812 elektrisch mit dem ersten Chipschaltkreischip 1802 durch eine Durchgangslochverbindung 1822 und den Lötwulst 1816 verbunden. In ähnlicher Weise ist die Kontaktstelle 1814 elektrisch mit dem zweiten Chipschaltkreischip 1804 durch eine Durchgangslochverbindung 1824 und den Lötwulst 1818 verbunden.
  • Die zwei Chipschaltkreischips 1802 und 1804 können auch elektrisch miteinander verbunden sein bzw. werden, ohne notwendigerweise die Zwischenverbindung außerhalb des keramischen Trägers 1808 verfügbar bzw. zugängig zu machen. Derartige Verbindungen sind bzw. werden durch leitfähige bzw. leitende Streifen, wie beispielsweise einen leitfähigen Streifen 1826 und, wenn notwendig, elektrisch leitfähige Durchgangslochverbindungen hergestellt. Der Lötwulst 1820 auf dem ersten Chipschaltkreischip 1802 verbindet elektrisch den ersten Chipschaltkreischip mit dem leitfähigen Streifen 1826. Ein weiterer Lötwulst (nicht sichtbar) auf dem anderen Chipschaltkreischip 1804 verbindet elektrisch den zweiten Chipschaltkreischip mit dem leitfähigen Streifen 1826 oder einem weiteren leitfähigen Streifen (nicht sichtbar). Der leitfähige Streifen 1826 kann sich durch den keramischen Träger 1808, falls notwendig, erstrecken, wie durch eine oder mehrere Durchgangslochverbindung(en), um beide Lötwulste zu erreichen.
  • Die MEMS Struktur 1806 wird durch einen Dichtring 1828, wie dies oben diskutiert ist, innerhalb eines Hohlraums 1830 abgedichtet. Die MEMS Struktur 1806 wird als durch den Dichtring 1828 ”umgeben” oder ”eingekreist” bezeichnet, obwohl der Dichtring nicht in der Form eines Kreises sein muß (wie dies von oben oder von unten des IC 1800 gesehen wird), und der Dichtring 1828 verhindert ein Eindringen von Gasen oder Teilchen von den Seiten. Der Träger 1808 und der Rest des restlichen Teils des Chipschaltkreischips 1804 verhindern ein Eindringen von oben oder unten. Der zweite Chipschaltkreischip 1802 kann an den Träger 1808 gebondet werden, bevor oder nachdem der Träger 1808 von einem Kappenwafer vereinzelt wird.
  • Obwohl der im Chipmaßstab gepackte IC unter Bezugnahme auf eine keramische Kappe beschrieben wurde, sind andere Materialien akzeptabel, beinhaltend Halbleiter- oder Kunststoffmaterialien. Keramische oder andere Materialien ergeben hermetisch abgedichtete IC Packungen. Andere Materialien, wie einige Kunststoffe, ergeben nicht hermetische abgedichtete IC Packungen, wobei jedoch nicht hermetische IC Packungen typischerweise weniger teuer als hermetisch abgedichtete Packungen sind. Derartige, weniger teure IC Packungen sind adäquat für einige nicht kritische Anwendungen, wie beispielsweise Videospiele. 20 zeigt ein Beispiel eines derartigen, im Chipmaßstab gepackten IC. Ein Chipschaltkreischip 1300 ist an eine Kappe 2000 aus Kunststoff (oder anderem Material) durch Epoxy 2002 oder einen anderen geeigneten Kleber gebondet. (Die Kappe 2000 wird auch als ein ”Substrat” bezeichnet). Die Kappe kann eine Kunststoffleiterplatte (PCB) oder ein anderer Chipträger sein. Das Substrat kann, jedoch muß es nicht, mehrere Schichten 2003 einer miteinander verbundenen Schaltung bzw. Verdrahtung beinhalten.
  • Elektrische Verbindungen zwischen dem Chipschaltkreischip und den Durchgangslochverbindungen 600 können durch einen leitfähigen Kleber 2004 oder ein anderes geeignetes Material hergestellt werden. Die Kappe 2000 kann einen Hohlraum 2006, fast erforderlich, beinhalten. Der Hohlraum 2006 kann gebohrt oder durch ein anderes geeignetes Verfahren ausgebildet sein bzw. werden, bevor der Chip 1300 und die Kappe 2000 aneinander gebondet werden. Fakultativ beinhaltet die Kappe 2000 ein Loch 2008, um Gas, das durch das Epoxy 2002 gebildet wird, zu entlüften, während das Epoxy härtet. Nachdem das Epoxy 2002 härtet, können die Löcher 2008 versiegelt werden, falls dies gewünscht ist.
  • Obwohl der Dichtring 700 und andere Lötwulste oder Punkte 704 als zu Beginn an dem Kappenwafer 104 befestigt beschrieben sind, kann bzw. können beispielsweise der Dichtring und/oder die Lötwulste oder Punkte alternativ oder fakultativ zu Beginn an dem IC Wafer 100 festgelegt werden. In einem weiteren Beispiel ist der Kappenwafer für einen im Chipmaßstab gepackten IC aus Silizium oder einem anderen Halbleitermaterial hergestellt.

Claims (78)

  1. Verfahren zum Packen im Chipmaßstab eines Chipschaltkreises bzw. Halbleiterplättchens bzw. Dies einer integrierten Schaltung (IC), umfassend: Bereitstellen einer Mehrzahl von vereinzelten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischips, die jeweils einen Chipschaltkreis bzw. einen Die bzw. ein Halbleiterplättchen und wenigstens einen elektrischen Kontaktpunkt umfassen, der mit dem Chipschaltkreis assoziiert ist; Bereitstellen eines Abdeckungs- bzw. Kappenwafers; Ausbilden von elektrisch leitfähigen Pfaden durch den Kappenwafer an Positionen entsprechend den jeweiligen der elektrischen Kontaktpunkte auf entsprechenden der Mehrzahl von vereinzelten Chipschaltkreischips, so daß wenigstens einer der elektrisch leitfähigen bzw. leitenden Pfade sich von einer ersten Oberfläche bzw. Fläche des Kappenwafers zu einer zweiten Oberfläche bzw. Fläche des Kappenwafers erstreckt; vor einem Schneiden des Kappenwafers Bonden bzw. Verbinden von jedem der Mehrzahl von vereinzelten Chipschaltkreischips mit dem Kappenwafer, so daß die Enden der leitfähigen Pfade auf der ersten Oberfläche des Kappenwafers elektrisch mit den entsprechenden elektrischen Kontaktpunkten auf der entsprechenden Mehrzahl von vereinzelten Chipschaltkreischips verbunden werden; und Bereitstellen einer zweiten Mehrzahl von vereinzelten Chipschaltkreischips, die jeweils einen Chipschaltkreis und wenigstens einen elektrischen Kontaktpunkt umfassen, der mit dem Chipschaltkreis assoziiert wird; Ausbilden von zweiten elektrisch leitfähigen Pfaden durch den Kappenwafer an Positionen entsprechend den jeweiligen der elektrischen Kontaktpunkte auf entsprechenden der zweiten Mehrzahl von vereinzelten Chipschaltkreischips, so daß sich wenigstens einer der zweiten elektrisch leitfähigen Pfade von einer dritten Oberfläche bzw. Fläche des Kappenwafers zu einer zweiten Oberfläche bzw. Fläche des Kappenwafers erstreckt; und Bonden von jedem der zweiten Mehrzahl von vereinzelten Chipschaltkreis chips an den Kappenwafer, so daß die Enden der zweiten leitfähigen Pfade auf der dritten Oberfläche des Kappenwafers elektrisch mit den entsprechenden elektrischen Kontaktpunkten auf der zweiten entsprechenden Mehrzahl von vereinzelten Chipschaltkreischips verbunden werden; Schneiden des Kappenwafers zwischen Paaren der vereinzelten Chipschaltkreischips.
  2. Verfahren nach Anspruch 1, wobei ein Ausbilden von jedem elektrisch leitfähigen Pfad umfaßt: Bohren eines Lochs durch den Kappenwafer; und Füllen des Lochs mit elektrisch leitfähigem Material.
  3. Verfahren nach Anspruch 2, wobei ein Füllen von jedem Loch umfaßt: Pressen einer Mischung von gepulverter bzw. pulverförmiger Metalllegierungspaste, enthaltend ein organisches Lösungsmittel in das Loch; und nachfolgendes Wegbrennen des organischen Lösungsmittels und Zurücklassen einer erhärteten Metalllegierung.
  4. Verfahren nach Anspruch 2, wobei ein Füllen jedes Lochs ein Füllen des Lochs mit einem Metall umfaßt.
  5. Verfahren nach Anspruch 2, wobei ein Füllen jedes Lochs ein Elektroplattieren des Lochs mit einem Metall umfaßt.
  6. Verfahren nach Anspruch 2, wobei ein Füllen jedes Lochs ein Füllen des Lochs mit Lot umfaßt.
  7. Verfahren nach Anspruch 2, wobei ein Füllen jedes Lochs ein Füllen des Lochs mit AuSn umfaßt.
  8. Verfahren nach Anspruch 2, wobei ein Bohren des Lochs durch den Kappenwafer ein Ätzen des Lochs umfaßt.
  9. Verfahren nach Anspruch 2, wobei ein Bohren des Lochs durch den Kappen wafer ein Laserbohren des Lochs umfaßt.
  10. Verfahren nach Anspruch 1, weiterhin umfassend ein Ausbilden eines elektrisch leitfähigen Verpackungs- bzw. Packungskontaktkissens bzw. -pads auf wenigstens einem Abschnitt der zweiten Oberfläche des Kappenwafers und in Kontakt mit einem Ende von einem der elektrisch leitfähigen Pfade.
  11. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Ausbilden von wenigstens einem Abstandhalter auf der ersten Oberfläche des Kappenwafers umfaßt.
  12. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Bereitstellen eines Kappenwafers umfaßt, der aus Silizium hergestellt wird.
  13. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Bereitstellen eines Kappenwafers umfaßt, der aus Nicht-Siliziummaterial hergestellt wird.
  14. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Bereitstellen eine Kappenwafers umfaßt, der aus Keramik hergestellt wird.
  15. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Bereitstellen eines Kappenwafers umfaßt, der aus Kunststoff hergestellt wird.
  16. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Bereitstellen eines Kappenwafers umfaßt, der aus einer mehrschichtigen Kunststoffleiterplatte hergestellt wird.
  17. Verfahren nach Anspruch 1, wobei ein Ausbilden eines jeden elektrisch leitfähigen Pfads umfaßt: Bohren eines Lochs durch den Kappenwafer; Ausbilden einer isolierenden Schicht auf der Innenwand des gebohrten Lochs, wodurch ein isolierender Durchgang durch den Kappenwafer definiert wird; und Füllen des isolierten Durchgangs bzw. Durchtritts mit einem elektrisch leitfähi gen Material.
  18. Verfahren nach Anspruch 17, wobei ein Ausbilden der isolierenden Schicht auf der innenliegenden bzw. Innenseitenwand des gebohrten Lochs ein thermisches Auf- bzw. Anwachsen der isolierenden Schicht umfaßt.
  19. Verfahren nach Anspruch 17, wobei ein Ausbilden der isolierenden Schicht auf der Innenseitenwand des gebohrten Lochs ein thermisches Aufwachsen einer Schicht von SiO2 oder SiN umfaßt.
  20. Verfahren nach Anspruch 17, wobei ein Ausbilden der isolierenden Schicht auf der Innenseitenwand des gebohrten Lochs in Dampfabscheiden der isolierenden Schicht umfaßt.
  21. Verfahren nach Anspruch 17, wobei ein Füllen jedes isolierten Durchgangs umfaßt: Pressen einer Mischung von gepulverter bzw. pulverförmiger Metalllegierungspaste, enthaltend ein organisches Lösungsmittel in den isolierten Durchtritt; und nachfolgendes Wegbrennen des organischen Lösungsmittels und Zurücklassen einer erhärteten Metalllegierung.
  22. Verfahren nach Anspruch 17, wobei ein Füllen jedes isolierten Durchtritts ein Füllen des isolierten Durchtritts mit einem Metall umfaßt.
  23. Verfahren nach Anspruch 17, wobei ein Füllen jedes isolierten Durchtritts ein Elektroplattieren des isolierten Durchtritts mit einem Metall umfaßt.
  24. Verfahren nach Anspruch 17, wobei ein Füllen jedes isolierten Durchtritts ein Füllen des isolierten Durchtritts mit Lot umfaßt.
  25. Verfahren nach Anspruch 17, wobei ein Füllen jedes isolierten Durchtritts ein Füllen des isolierten Durchtritts mit AuSn umfaßt.
  26. Verfahren nach Anspruch 17, wobei ein Ausbilden jedes isolierten elektrisch leitfähigen Pfads weiterhin umfaßt: Ausbilden einer isolierenden Schicht auf wenigstens einem Abschnitt der zweiten Oberfläche des Kappenwafers benachbart dem gebohrten Loch; und Ausbilden eines elektrisch leitfähigen bzw. leitenden Packungskontaktkissens bzw. -pads auf wenigstens einem Abschnitt der isolierenden Schicht und in Kontakt mit einem Ende des elektrisch leitfähigen Materials in dem isolierten Durchtritt.
  27. Verfahren nach Anspruch 17, wobei ein Bohren des Lochs durch den Kappenwafer ein Ätzen des Lochs umfaßt.
  28. Verfahren nach Anspruch 17, wobei ein Bohren des Lochs durch den Kappenwafer ein Laserbohren des Lochs umfaßt.
  29. Verfahren nach Anspruch 1, wobei ein Bereitstellen der Mehrzahl von vereinzelten Chipschaltkreischips ein Ausbilden von wenigstens einem Abstandhalter auf jedem der Mehrzahl von vereinzelten Chipschaltkreischips umfaßt.
  30. Verfahren nach Anspruch 1, wobei ein Bereitstellen des Kappenwafers ein Ausbilden wenigstens eines Hohlraums in der ersten Seite des Kappenwafers umfaßt.
  31. Verfahren nach Anspruch 30, weiterhin umfassend ein Anordnen eines Sensors in dem Hohlraum.
  32. Verfahren nach Anspruch 30, wobei ein Bonden des Kappenwafers ein Dichten des Hohlraums gegen eine Infiltration durch einen Spalt zwischen dem vereinzelten Chipschaltkreischip und dem Kappenwafer umfaßt.
  33. Verfahren nach Anspruch 32, wobei ein Dichten von jedem aus der Mehrzahl von Chipschaltkreischips ein Ausbilden einer Glasfritte auf dem Kappenwafer umfaßt.
  34. Verfahren nach Anspruch 32, wobei ein Dichten von jedem aus der Mehrzahl von Chipschaltkreischips ein Ausbilden einer Glasfritte auf jedem der Mehrzahl von Chipschaltkreischips umfaßt.
  35. Verfahren nach Anspruch 32, wobei ein Dichten von jedem aus der Mehrzahl von Chipschaltkreischips ein Ausbilden einer Metalldichtung auf dem Kappenwafer umfaßt.
  36. Verfahren nach Anspruch 32, wobei ein Dichten von jedem aus der Mehrzahl von Chipschaltkreischips ein Ausbilden einer Metalldichtung auf jedem aus der Mehrzahl von Chipschaltkreischips umfaßt.
  37. Verfahren nach Anspruch 1, weiterhin umfassend ein Verdünnen des Kappenwafers.
  38. Verfahren nach Anspruch 37, wobei ein Verdünnen des Kappenwafers ein Läppen des Kappenwafers umfaßt.
  39. Verfahren nach Anspruch 1, wobei ein Bonden von jedem der zweiten Mehrzahl von vereinzelten Chipschaltkreischips ein Bonden von jedem der zweiten Mehrzahl von vereinzelten Chipschaltkreischips vor einem Schneiden des Kappenwafers umfaßt.
  40. Verfahren nach Anspruch 1, wobei ein Bonden von jedem der zweiten Mehrzahl von vereinzelten Chipschaltkreischips ein Bonden von jedem der zweiten Mehrzahl von vereinzelten Chipschaltkreischips nach einem Schneiden des Kappenwafers umfaßt.
  41. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein zusammengesetzter Wafer bereitgestellt wird, der Folgendes umfasst: eine Mehrzahl von vereinzelten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischips, wobei jeder der Mehrzahl der Chipschaltkreischips wenigstens einen Chipschaltkreis bzw. einen Die bzw. ein Halbleiterplättchen und wenigstens einen elektrischen Kontaktpunkt umfaßt, der mit dem wenigstens einen Chipschaltkreis assoziiert bzw. verbunden ist; wenigstens einen Abschnitt eines ersten Kappenwafers, der eine Mehrzahl von Durchgängen bzw. Durchtritten dadurch definiert, wobei jeder der Mehrzahl von Durchtritten an einer entsprechenden Position entsprechend einem Ort eines entsprechenden von wenigstens einem elektrischen Kontaktpunkt auf einem der Mehrzahl von vereinzelten Chipschaltkreischips vorliegt; und elektrisch leitfähiges bzw. leitendes Material, das jeden Durchtritt ausfüllt und sich von einer ersten Oberfläche bzw. Fläche des wenigstens einen Abschnitts des ersten Kappenwafers zu einer zweiten Oberfläche bzw. Fläche davon erstreckt; und für jeden Durchtritt eine elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials an der ersten Oberfläche des wenigstens einen Abschnitts des ersten Kappenwafers und dem entsprechenden elektrischen Kontaktpunkt auf dem einen der Mehrzahl von vereinzelten Chipschaltkreischips.
  42. Verfahren nach Anspruch 41, wobei das elektrisch leitfähige Material ein gepulvertes bzw. pulverförmiges Metall umfaßt.
  43. Verfahren nach Anspruch 41, wobei das elektrisch leitfähige Material ein Metall umfaßt.
  44. Verfahren nach Anspruch 41, wobei das elektrisch leitfähige Material ein Lot umfaßt.
  45. Verfahren nach Anspruch 41, wobei das elektrisch leitfähige Material AuSn umfaßt.
  46. Verfahren nach Anspruch 41, wobei der zusammengesetzte Wafer weiterhin für jeden Durchtritt das Folgende umfaßt: ein elektrisch leitfähiges Waferkontaktkissen bzw. -pad, das auf der zweiten Oberfläche des wenigstens einen Abschnitts des ersten Kappenwafers angeordnet ist und elektrisch mit dem Ende des elektrisch leitfähigen Materials an der zweiten Oberfläche des wenigstens einen Abschnitts des ersten Kappenwafers verbunden ist.
  47. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers einen Abstandhalter auf der ersten Oberfläche davon und in Kontakt mit wenigstens einem der Mehrzahl von vereinzelten Chipschaltkreischips umfaßt.
  48. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers Silizium umfaßt.
  49. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers ein Nicht-Siliziummaterial umfaßt.
  50. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers Kunststoff umfasst.
  51. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers Keramik umfaßt.
  52. Verfahren nach Anspruch 41, wobei der wenigstens eine Abschnitt des ersten Kappenwafers eine mehrschichtige Kunststoffleiterplatte umfaßt.
  53. Verfahren nach Anspruch 41, wobei jeder der wenigstens einigen der Mehrzahl von Chipschaltkreischips einen Abstandhalter in Kontakt mit der ersten Oberfläche des wenigstens einen Abschnitts des ersten Kappenwafers umfaßt.
  54. Verfahren nach Anspruch 41, wobei wenigstens ein Abschnitt des ersten Kappenwafers eine Mehrzahl von Hohlräumen in der ersten Oberfläche davon definiert, wobei jeder Hohlraum benachbart einem entsprechenden des wenigstens einen Chipschaltkreises ist.
  55. Verfahren nach Anspruch 41, wobei jede elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt ein Lot umfaßt.
  56. Verfahren nach Anspruch 41, wobei jede elektrische Verbindung zwischen dem Ende des elektrisch leitfähigen Materials und dem elektrischen Kontaktpunkt ein leitfähiges bzw. leitendes nicht metallisches Material umfaßt.
  57. Verfahren nach Anspruch 41, weiterhin umfassend eine Abdichtung zwischen dem wenigstens einen Abschnitt des ersten Kappenwafers und jedem der Mehrzahl von vereinzelten Chipschaltkreischips, wobei jede Dichtung einen entsprechenden wenigstens einen der Mehrzahl von Chipschaltkreisen umgibt.
  58. Verfahren nach Anspruch 41, wobei die Dichtung eine Glasfritte umfaßt.
  59. Verfahren nach Anspruch 41, wobei die Dichtung eine Metalldichtung umfaßt.
  60. Verfahren nach Anspruch 41, wobei der erste wenigstens eine Abschnitt des Kappenwafers aus einem keramischem Material hergestellt ist.
  61. Verfahren nach Anspruch 41, wobei wenigstens einige der Mehrzahl von vereinzelten Chipschaltkreischips aus Si hergestellt sind.
  62. Verfahren nach Anspruch 41, wobei wenigstens einige der Mehrzahl von vereinzelten Chipschaltkreischips aus einem anderen Material verschieden von Si hergestellt sind.
  63. Verfahren nach Anspruch 41, wobei wenigstens einige der Mehrzahl von vereinzelten Chipschaltkreischips aus GaAs hergestellt sind.
  64. Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine mehrschichtige, im Chipmaßstab gepackte, integrierte Schaltung bereitgestellt wird, die Folgendes umfasst: einen Träger, umfassend erste und zweite Montageoberflächen bzw. -flächen und eine dritte Oberfläche bzw. Fläche; eine Mehrzahl von Packungskontaktkissen bzw. -pads auf der dritten Oberfläche des Trägers; einen ersten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischip, der an wenigstens einen Abschnitt der ersten Montageoberfläche gebondet bzw. verbunden ist und elektrisch mit wenigstens einem der Mehrzahl von Packungskontaktkissen verbunden ist; und einen zweiten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischip, der mit wenigstens einem Abschnitt der zweiten Montageoberfläche verbunden ist und elektrisch mit wenigstens einem der Mehrzahl von Verpackungskontaktkissen verbunden ist.
  65. Verfahren nach Anspruch 64, wobei: wenigstens einer des ersten und zweiten Chipschaltkreischips einen Sensor umfaßt; und weiterhin umfassend: eine hermetische Abdichtung zwischen dem Träger und dem zweiten Chipschaltkreischip, wobei die hermetische Dichtung wenigstens einen Abschnitt des zweiten Chipschaltkreischips umgibt.
  66. Verfahren nach Anspruch 65, wobei der wenigstens eine Abschnitt des zweiten Chipschaltkreischips, der durch die hermetische Abdichtung umgeben ist, eine MEMS Struktur umfaßt.
  67. Verfahren nach Anspruch 65, wobei der wenigstens eine Abschnitt des zweiten Chipschaltkreischips, der durch die hermetische Dichtung umgeben ist, einen Sensor umfaßt.
  68. Verfahren nach Anspruch 65, wobei die hermetische Dichtung eine Glasfritte umfaßt.
  69. Verfahren nach Anspruch 64, weiterhin umfassend wenigstens eine elektrische Verbindung zwischen dem ersten und dem zweiten Chipschaltkreischip.
  70. Verfahren nach Anspruch 64, wobei der Träger ein keramisches Material umfaßt.
  71. Verfahren nach Anspruch 64, wobei der Träger einen Kunststoff umfaßt.
  72. Verfahren nach Anspruch 64, wobei der Träger Silizium umfaßt.
  73. Verfahren nach Anspruch 64, wobei der Träger ein Nicht-Siliziummaterial umfaßt.
  74. Verfahren nach Anspruch 64, wobei der Träger eine mehrschichtige Kunststoffleiterplatte umfaßt.
  75. Verfahren nach Anspruch 64, wobei der erste Chipschaltkreischip aus einem unterschiedlichen Material wie der zweite Chipschaltkreischip hergestellt ist.
  76. Verfahren nach Anspruch 64, wobei der erste Chipschaltkreischip aus Si hergestellt ist und der zweite Chipschaltkreischip aus GaAs hergestellt ist.
  77. Verfahren nach Anspruch 64, wobei die erste und zweite Montageoberfläche abgestuft sind.
  78. Verfahren nach einem der Ansprüche 1 bis 63, bei dem eine mehrschichtige, im Chipmaßstab gepackte, integrierte Schaltung bereitgestellt wird, die Folgendes umfasst: einen Träger, umfassend erste und zweite Montageoberflächen bzw. -flächen und eine dritte Oberfläche bzw. Fläche; eine Mehrzahl von Packungskontaktkissen bzw. -pads auf der dritten Oberfläche des Trägers; einen ersten Die- bzw. Halbleiterplättchen- bzw. Chipschaltkreischip, der mit der ersten Montageoberfläche verbunden bzw. gebondet ist und elektrisch mit wenigstens einem der Mehrzahl von Packungskontaktkissen verbunden ist; und einen zweiten Chipschaltkreischip, der mit der zweiten Montageoberfläche verbunden ist und elektrisch mit dem ersten Chipschaltkreischip verbunden ist.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495462B2 (en) * 2005-03-24 2009-02-24 Memsic, Inc. Method of wafer-level packaging using low-aspect ratio through-wafer holes
TWI285419B (en) * 2005-10-26 2007-08-11 Ind Tech Res Inst Wafer-to-wafer stacking with supporting pedestals
JP4955349B2 (ja) * 2006-09-07 2012-06-20 新光電気工業株式会社 半導体装置
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
JP4792143B2 (ja) * 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法
EP1988575A3 (de) 2007-03-26 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement
DE102007030284B4 (de) * 2007-06-29 2009-12-31 Schott Ag Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestelltes Zwischenprodukt
US20090014856A1 (en) * 2007-07-10 2009-01-15 International Business Machine Corporation Microbump seal
US7994524B1 (en) 2007-09-12 2011-08-09 David Yaunien Chung Vertically structured LED array light source
WO2009048861A2 (en) * 2007-10-11 2009-04-16 Skyworks Solutions, Inc. Methods for forming a through via
US7696064B2 (en) * 2007-10-11 2010-04-13 Skyworks Solutions, Inc. Methods for forming a through via
US20090243012A1 (en) * 2008-03-28 2009-10-01 Micron Technology, Inc. Electromagnetic interference shield structures for semiconductor components
US7709915B2 (en) * 2008-05-07 2010-05-04 Aptina Imaging Corporation Microelectronic devices having an EMI shield and associated systems and methods
US8618670B2 (en) * 2008-08-15 2013-12-31 Qualcomm Incorporated Corrosion control of stacked integrated circuits
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US8232140B2 (en) 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
TW201103107A (en) * 2009-07-07 2011-01-16 Jung-Tang Huang Method for packaging micromachined devices
JP5218497B2 (ja) * 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
TW201250947A (en) * 2011-05-12 2012-12-16 Siliconware Precision Industries Co Ltd Package structure having a micromechanical electronic component and method of making same
JP2013250133A (ja) * 2012-05-31 2013-12-12 Seiko Epson Corp 電子デバイス及びその製造方法、並びに電子機器
US9040355B2 (en) 2012-07-11 2015-05-26 Freescale Semiconductor, Inc. Sensor package and method of forming same
US8709868B2 (en) 2012-08-23 2014-04-29 Freescale Semiconductor, Inc. Sensor packages and method of packaging dies of differing sizes
US8659167B1 (en) 2012-08-29 2014-02-25 Freescale Semiconductor, Inc. Sensor packaging method and sensor packages
EP3104410B1 (de) * 2014-03-10 2022-12-07 Mitsubishi Heavy Industries, Ltd. Mehrchipmodul, bordcomputer, sensorschnittstellensubstrat und mehrchipmodulherstellungsverfahren
DE102014221364A1 (de) * 2014-10-21 2016-04-21 Robert Bosch Gmbh Mikroelektronische Bauelementanordnung mit einer Mehrzahl von Substraten und entsprechendes Herstellungsverfahren
US9682854B2 (en) 2015-04-10 2017-06-20 Memsic, Inc Wafer level chip scale packaged micro-electro-mechanical-system (MEMS) device and methods of producing thereof
US20180124913A1 (en) * 2016-11-03 2018-05-03 Innovative Micro Technology Rf interconnect
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
EP3729500A4 (de) * 2017-12-22 2021-11-17 Hrl Laboratories, Llc Hybride integrierte schaltungsarchitektur
JP7242342B2 (ja) 2019-02-22 2023-03-20 三菱重工業株式会社 マルチチップモジュール、電子機器およびマルチチップモジュールの製造方法
US11947890B2 (en) * 2019-05-10 2024-04-02 Sandisk Technologies Llc Implementation of deep neural networks for testing and quality control in the production of memory devices
CN110676244B (zh) 2019-10-15 2020-06-16 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
US11342625B2 (en) * 2019-11-04 2022-05-24 Xnrgi, Inc. Method of fabricating and method of using porous wafer battery
US11476128B2 (en) * 2020-08-25 2022-10-18 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN113394170B (zh) * 2021-04-25 2022-10-18 福建天电光电有限公司 封装结构及其制造方法
WO2023186785A1 (en) * 2022-03-28 2023-10-05 Trinamix Gmbh Method of manufacturing a spectrometer device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001029529A2 (en) * 1999-10-21 2001-04-26 The Charles Stark Draper Laboratory, Inc. Integrated packaging of micromechanical sensors and control circuits
US6338284B1 (en) * 1999-02-12 2002-01-15 Integrated Sensing Systems (Issys) Inc. Electrical feedthrough structures for micromachined devices and methods of fabricating the same
EP1187322A2 (de) * 2000-08-31 2002-03-13 Seiko Epson Corporation Piezoelektrische Anordnung und Verfahren zu deren Herstellung
US20020043706A1 (en) * 2000-06-28 2002-04-18 Institut National D'optique Miniature Microdevice Package and Process for Making Thereof
US6704609B1 (en) * 1999-09-08 2004-03-09 Ming-Tung Shen Multi-chip semiconductor module and manufacturing process thereof
EP1433742A2 (de) * 2002-12-27 2004-06-30 Shinko Electric Industries Co. Ltd. Elektronische Bauelemente und Herstellungsverfahren

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6338284B1 (en) * 1999-02-12 2002-01-15 Integrated Sensing Systems (Issys) Inc. Electrical feedthrough structures for micromachined devices and methods of fabricating the same
US6704609B1 (en) * 1999-09-08 2004-03-09 Ming-Tung Shen Multi-chip semiconductor module and manufacturing process thereof
WO2001029529A2 (en) * 1999-10-21 2001-04-26 The Charles Stark Draper Laboratory, Inc. Integrated packaging of micromechanical sensors and control circuits
US20020043706A1 (en) * 2000-06-28 2002-04-18 Institut National D'optique Miniature Microdevice Package and Process for Making Thereof
EP1187322A2 (de) * 2000-08-31 2002-03-13 Seiko Epson Corporation Piezoelektrische Anordnung und Verfahren zu deren Herstellung
EP1433742A2 (de) * 2002-12-27 2004-06-30 Shinko Electric Industries Co. Ltd. Elektronische Bauelemente und Herstellungsverfahren

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