DE102004051152A1 - NOR- und NAND-Speicheranordnung von resistiven Speicherelementen - Google Patents

NOR- und NAND-Speicheranordnung von resistiven Speicherelementen Download PDF

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Abstract

Die vorliegende Erfindung betrifft eine NOR-Speicheranordnung aus einer Vielzahl von resistiven Speicherelementen, welche jeweils aus einer Serienschaltung einer resistiven Speicherzelle und eines MOS-Speicherzellenauswahltransistors aufgebaut sind, wobei der transistorseitige Anschluss jedes Speicherelements mit einer ersten Stromleitung verbunden ist, an welcher eine Referenzspannung anliegt, während der speicherzellenseitige Anschluss jedes Speicherelements mit einer zweiten Stromleitung verbunden ist, an welcher eine Arbeitsspannung anliegt. Ferner betrifft die Erfindung eine NAND-Speicheranordnung aus einer Vielzahl von in Form von Ketten in Serie verschalteten resistiven Speicherelementen, welche jeweils aus einer Parallelschaltung einer resistiven Speicherzelle und eines MOS-Speicherzellenauswahltransistors aufgebaut sind, wobei ein Anschluss einer Kette mit einer ersten Stromleitung verbunden ist, an welcher eine Referenzspannung anliegt, während der andere Anschluss mit einer zweiten Stromleitung verbunden ist, an welcher eine Arbeitsspannung anliegt, wobei die erste Stromleitung auf der den MOS-Speicherzellentransistoren dieser Kette zugewandten Seite der Speicherzellen verläuft, während die zweite Stromleitung auf der den MOS-Speicherzellentransistoren abgewandten Seite der Speicherzellen verläuft.

Description

  • Die vorliegende Erfindung liegt auf dem technischen Gebiet der Halbleiterbauelemente und betrifft insbesondere eine NOR- und NAND-Speicheranordnung aus einer Vielzahl von resistiven Speicherelementen.
  • Mit resistiven Speichermaterialien können Speicherzellen gebaut werden, in denen jeweils 1 Bit Information, d. h. eine logische "1" bzw. "0", durch unterschiedliche elektrische Widerstandswerte repräsentiert werden.
  • So sind in den letzten Jahren insbesondere Phasenwechselmaterialien untersucht worden, die durch Erwärmen in kristalline oder amorphe Phasenzustände gebracht werden können, welche einen unterschiedlichen elektrischen Widerstand aufweisen. Als Phasenwechselmaterialien, wie sie etwa auch in CDs und DVDs eingesetzt werden, werden typischerweise Chalkogenide verwendet, welche sich insbesondere dadurch auszeichnen, dass sich deren elektrischer Widerstand um mehrere Größenordnungen ändert, wenn eine Änderung des Phasenzustands zwischen der amorphen Phase und der kristallinen Phase induziert wird. Eine Änderung des Phasenzustand kann beispielsweise durch Anlegen von elektrischen Strömen mittels Joulscher Wärme herbei geführt werden. Dagegen wird in Polymer-Speicherzellen die Anregbarkeit von bestimmten, in einer Polymerschicht eingebetteten Proteinen, wie Bakteriorhodopsin, zur Speicherung von Informationen ausgenutzt, wobei jede Veränderung des Zustands der Proteine mit einem unterschiedlichen elektrischen Widerstand der Schicht einher geht.
  • Beispielhaft ist die Strom-Spannungscharakteristik einer solchen Polymer-Speicherzelle in 1 gezeigt. Die logischen Werte "0" bzw. "1" werden hierbei durch unterschiedliche elektrische Widerstandswerte RC0 bzw. RC1 der Speicherzelle repräsentiert, wobei die beiden Widerstandswerte der hochohmigen bzw. der niederohmigen Geraden in der Strom-Spannungs-Charakteristik entsprechen.
  • In dem Beispiel von 1 wird eine logische "0" durch Anlegen einer Spannung von +1 V geschrieben, während eine logische "1" durch Anlegen einer Spannung von –1 V geschrieben wird. Das Schreiben einer resistiven Speicherzelle wird auch als "Programmieren" der Speicherzelle bezeichnet. Soll der Zustand der Speicherzelle gelesen werden, wird eine Lesespannung angelegt, deren Wert unterhalb der Spannungen zum Schreiben der Speicherzelle liegt, um ein unabsichtliches Umprogrammieren der Speicherzelle zu vermeiden. Im vorliegenden Beispiel wird eine Lesespannung von 0,5 V angelegt und entsprechend den verschiedenen Widerstandwerten RC0 bzw. RC1 ein hoher bzw. niedriger Strom gemessen, um die logischen Werte "0" bzw. "1" zu detektieren.
  • In den 2A, 2B und 2C ist eine typische NOR-Architektur einer Speicheranordnung aus einer Vielzahl von resistiven Speicherzellen gezeigt. Hierbei ist jede resistive Speicherzelle 1 einerseits über den Source-Drain-Pfad eines MOS-Speicherzellenauswahltransistors 2 mit einer Bitleitung (BL) verbunden. Andererseits ist jede resistive Speicherzelle 1 mit einer sogenannten Zellplatte bzw. Zellplatte-Leitung 3 verbunden, an welcher ein Referenzpotential als Bezugspunkt gegenüber dem Potenzial der Bitleitung anliegt. Weiterhin ist jeder MOS-Speicherzellenauswahltranistor über seinen Gate-Anschluss mit einer Wortleitung (WL) zu dessen Steuerung verbunden.
  • Als konkretes Beispiel zur Veranschaulichung des Schreib- und Lesevorgangs einer resistiven Speicherzelle in der NOR-Architektur seien die 2A bis 2C betrachtet. In 2A ist ein erstes Schreibverfahren schematisch dargestellt. Demnach liegt an der Zellplatte-Leitung 3 eine feste Spannung von beispielsweise 1 V an, und an die Bitleitung werden verschiedene Arbeitsspannungen von beispielsweise 0 V bzw. 2 V zum Schalten der resistiven Speicherzelle 1 in die verschiedenen Zustände angelegt. In einem zweiten Schreibverfahren, das in 2B schematisch dargestellt ist, wird die Zellplatte-Leitung 3 in einer zur Bitleitung komplementären Weise mit Spannung beaufschlagt, wobei in einem Fall, in dem an die Bitleitung beispielsweise 0 V angelegt werden, an die Zellplatte beispielsweise 1 V angelegt werden, während in einem Fall, in dem an die Bitleitung beispielsweise 1 V angelegt werden, an die Zellplatte beispielsweise 0 V angelegt werden. In 2C ist der Lesevorgang veranschaulicht. Demnach kann der programmierte Zustand einer resistiven Speicherzelle 1 gelesen werden, indem an die Zellplatte-Leitung 3 eine Referenzspannung von beispielsweise 0 V angelegt wird, während an die Bitleitung eine Lesespannung von beispielsweise 0,5 V angelegt wird.
  • Um die resistive Speicherzelle 1 zum Schreiben oder Lesen auszuwählen, wird die mit dem MOS-Speicherzellenauswahltransistor 2 der gewählten Speicherzelle 1 verbundene Wortleitung während des Lese- oder Schreibvorgangs auf beispielsweise 3 V gelegt, um den zugehörigen MOS-Speicherzellenauswahltransistor 2 in seinen AN-Zustand zu versetzen, während die übrigen Wortleitungen auf beispielsweise 0 V gelegt werden, so dass die zugehörigen MOS-Speicherzellenauswahltransistoren 2 in ihrem AUS-Zustand sind.
  • In den 3A und 3B sind in schematischer Weise eine zu dieser typischen NOR-Architektur von Speicherelementen gehörende Schnittdarstellung bzw. Draufsicht gezeigt. Demnach sind beispielsweise n+-dotierte Source-Gebiete 4 und ebenfalls n+-dotierte Drain-Gebiete 5 in der Oberfläche eines p-leitenden Halbleiterkörpers vorgesehen. Die Drain-Gebiete 5 sind durch Kontakt-Plugs 6 aus beispielsweise polykristallinem Silizium jeweils mit den Bodenelektroden 7 von resistiven Speicherzellen 1 verbunden. Ein resistives Speichermaterial 9 ist somit einerseits mit einem Drain-Gebiet 5 verbunden, während es andererseits mit einer Zellplatte-Leitung 3 verbunden ist, welche gleichzeitig als Deckelektrode der resistiven Speicherzelle 1 wirkt. Jeweilige Wortleitungen WL sind in Gegenüberstellung zu zwischen den Source- und Drain-Gebieten angeordneten, hier nicht näher gezeigten Kanalzonen zur Steuerung der MOS-Speicherzellenauswahltransistoren angeordnet. Weiterhin ist jedes Source-Gebiet 4 mittels Kontakt-Plugs 8 mit einer Bitleitung BL verbunden. Wie insbesondere 3A zu entnehmen ist, gehört ein Source-Gebiet 4 jeweils zu einem Paar von Drain-Gebieten 5, wobei zwei angrenzende Paare von Drain-Gebieten 5 durch STI (shallow trench isolation)-Gräben 10 voneinander isoliert sind. Ferner sind die Strukturen oberhalb der Halbleiterplatte in einem nicht nicht näher dargestellten dielektrischen Material aus beispielsweise SiO2 eingebettet. In der 3B ist lediglich die Bitleitung BL dargestellt, während die (nicht dargestellte) Platte-Leitung oberhalb der der Bitleitung verlaufend vorzustellen ist. In 3B ist um die die MOS-Speicherzellenauswahltransistoren mit den Speicherzellen verbindenden Kontakt-Plugs 6 herum durch ein gestricheltes Quadrat der Isolationsabstand zwischen Kontakt-Plug und Bitleitung angedeutet.
  • Bei der herkömmlichen NOR-Architektur sind die resistive Speicherzelle 1 und die Zellplatte-Leitung 3 technologiebedingt am weitesten entfernt von der die Source- und Drain-Gebiete aufweisenden Oberfläche des Halbleiterkörpers angeordnet. Die Wort- und Bitleitungen sind standardmäßig senkrecht zueinander geführt, was zur Folge hat, dass die Bitleitungen parallel zu den Zellplatte-Leitungen geführt werden müssen. Jedoch ist ein minimales Schaltungslayout ist in dieser Anordnung nicht möglich. Vielmehr beträgt die in der herkömmlichen NOR-Architektur erreichbare minimale Fläche pro Speicherzelle (Speicherzellfläche) bestenfalls ca. 9 F2, wobei F die minimale Strukturgröße der verwendeten Technologie zur Herstellung der Schaltungsstrukturen bezeichnet.
    •
  • Demgegenüber wäre, vor allem in Hinblick auf eine fortschreitende Miniaturisierung und Leistungssteigerung von Speicherbausteinen, eine weitere Verringerung der erreichbaren minimalen Speicherzellfläche äußerst wünschenswert.
  • Diese Aufgabe wird erfindungsgemäß durch eine NOR-Speicheranordnung und durch eine NAND-Speicheranordnung gemäß den unabhängigen Ansprüchen gelöst. Vorteilafte Ausgestaltungen sind durch die Merkmale der Unteransprüche angegeben.
  • Nach dem Vorschlag der Erfindung umfasst eine NOR-Speicheranordnung eine Vielzahl von resistiven Speicherelementen, welche jeweils aus einer Serienschaltung einer resistiven Speicherzelle und eines MOS-Speicherzellenauswahltransistors aufgebaut sind. Genauer ausgedrückt ist jede resistive Speicherzelle mit dem Source-Drain-Pfad des MOS-Speicherzellenauswahltransistors in Reihe verschaltet. Hierbei ist der transistorseitige Anschluss jedes Speicherelements mit einer ersten Stromleitung, die insbesondere als Platte bzw. Platte-Leitung identifiziert werden kann, verbunden, wobei an dieser ein festes Referenzpotenzial, beispielsweise Masse, anliegt bzw. angelegt werden kann. Zusätzlich ist der speicherzellenseitige Anschluss jedes Speicherelements mit einer zweiten Stromleitung verbunden, die insbesondere als eine Bitleitung identifiziert werden kann, an der eine variable Arbeitsspannung anliegt bzw. angelegt werden kann. Weiterhin ist der Gate-Anschluss des Auswahltransistors eines jeden Speicherelements mit einer dritten Stromleitung zu dessen Steuerung verbunden, wobei es sich bei der dritten Stromleitung um eine Wortleitung handeln kann.
  • Das Prinzip zur Lösung der obigen Aufgabe beruht gegenüber der im Stand der Technik bekannten NOR-Architektur auf einer Vertauschung von Platte-Leitung und Bitleitung. Anders ausgedrückt sind bei der erfindungsgemäßen Lösung die Diffusionsgebiete der MOS-Speicherzellenauswahltansistoren mit der Platte-Leitung und nicht mit der Bitleitung verbunden. Der Vorteil einer solchen Anordnung liegt insbesondere und in wesentlicher Weise darin, dass im Unterschied zu der im Stand der Technik bekannten NOR-Architektur die zweite Stromleitung (Bitleitung) nicht um die die MOS-Speicherzellentransistoren mit den Speicherzellen verbindenden Kontakt-Plugs herum geführt werden muss, d. h. keine Kontaktlöcher mit einem Isolationsabstand in die zweite Stromleitung (Bitleitung) gemacht werden müssen. Mit anderen Worten, die zweite Stromleitung (Bitleitung) kann in einem Minimalmaß ausgeführt werden, weil keine Kontaktlöcher mit Isolationsabstand hindurch geführt werden müssen. Insbesondere kann somit die Breite der zweiten Stromleitung (Bitleitung) auf die Breite eines die MOS-Speicherzellentransistoren mit den Speicherzellen verbindenden Kontakt-Plugs reduziert werden. Für das Schaltungslayout bedeutet dies, dass die zweiten Stromleitungen (Bitleitungen) näher zusammenrücken können, so dass die Leitungsstrukturen insgesamt dichter geführt sind und somit der Flächenbedarf pro Speicherzelle verringert wird. Hierdurch wird eine wesentlich kleinere Speicherzellfläche als wie bei der herkömmlichen NOR-Schaltungsanordnung ermöglicht. Wie Berechnungen ergeben haben, kann durch die erfindungsgemäße NOR-Schaltungsanordnung in vorteilhafter Weise eine Speicherzellfläche von ca. 6 F2 erreicht werden.
  • Wie bekannt ist, können durch eine NAND-Verschaltung der resistiven Speicherzellen sehr kleine Speicherzellflächen erreicht werden. Um diesen Vorteil auszunutzen, umfasst die Erfindung gemäß einem weiteren Vorschlag eine NAND-Speicheranordnung aus einer Vielzahl von in Form von Ketten in Serie verschalteten resistiven Speicherelementen. Die Speicherelemente sind hierbei jeweils aus einer Parallelschaltung einer resistiven Speicherzelle und einem MOS-Speicherzellenauswahltransistor aufgebaut. Genauer ausgedrückt ist der Source-Drain-Pfad des MOS-Speicherzellenauswahltransistors zur Speicherzelle parallel geschaltet, so dass diese überbrückt werden kann. Jede der Ketten ist über wenigstens einen MOS-Kettenauswahltransistor auswählbar. Dabei ist ein Anschluss einer Kette aus Speicherelementen, gegebenenfalls über einen MOS-Kettenauswahltransistor, mit einer ersten Stromleitung verbunden, an welcher ein festes Referenzpotential, beispielsweise Masse, anliegt bzw. angelegt werden kann. Die erste Stromleitung kann dabei mit der Platte bzw. Platte-Leitung identifiziert werden. Der andere Anschluss der Kette ist, gegebenenfalls über einen weiteren oder alleinigen MOS-Kettenauswahltransistor, mit einer zweiten Stromleitung verbunden ist, an welcher eine variable Arbeitsspannung anliegt. Die zweite Stromleitung kann hierbei mit einer Bitleitung identifiert werden. Ferner ist der Gate-Anschluss jedes Auswahltransistor jeweils mit einer dritten Stromleitung zu dessen Steuerung verbunden. Erfindungswesentlich ist nun, dass die erste Stromleitung (Platte bzw. Platte-Leitung) auf der den MOS-Speicherzellentransistoren der Kette zugewandten Seite der Speicherzellen dieser Kette verläuft, während die zweite Stromleitung (Bitleitung) auf der den Speicherzellentransistoren dieser Kette abgewandten Seite der Speicherzellen dieser Kette verläuft.
  • Der Vorteil der erfindungsgemäßen NAND-Anordnung, wie auch der oben dargestellten erfindungsgemäßen NOR-Anordnung, liegt insbesondere und in wesentlicher Weise darin, dass die zweite Stromleitung (Bitleitung) in minimaler Strukturbreite ausgeführt werden kann, da keine Kontaktlöcher mit Isolationsabstand für die die MOS-Speicherzellenauswahltransistoren mit dem Speicherzellen verbindenden Kontakt-Plugs gemacht werden müssen, so dass die zweiten Stromleitungen im Rahmen des Schaltungslayouts näher zusammenrücken können und die Speicherzellfläche verringert werden kann. Werden in der NAND-Anordnung beispielsweise 8 Speicherzellen pro Kette in Serie verschaltet, so kann, wie Berechnungen ergeben haben, eine Speicherzellfläche von ca. 5,2 F2 erreicht werden, wobei die STI (shallow trench isolation)-Gräben in der Berechnung berücksichtigt wurden.
  • Durch die erfindungsgemäße NOR- bzw. NAND-Anordnung kann somit in äußerst vorteilhafter Weise gegenüber den im Stand der Technik bekannten Speicheranordnungen eine Speicherzellfläche von weniger als ca. 9 F2 erreicht werden, welche insbesondere im Bereich von ca. 5–6 F2 liegen kann.
  • Erfindungsgemäß ist es von Vorteil, wenn die erste Stromleitung (Platte bzw. Platte-Leitung) senkrecht zur zweiten Stromleitung (Bitleitung) angeordnet ist. Ferner ist es von Vorteil, wenn die erste Stromleitung (Platte bzw. Platte-Leitung) parallel zur dritten Stromleitung (Wortleitung) angeordnet ist.
  • Die in den erfindungsgemäßen NOR- und NAND-Speicheranordnungen eingesetzten resistiven Speicherzellen umfassen ein resistives Speichermaterial, welches sich in wesentlicher Weise dadurch auszeichnet, dass es zwischen wenigstens zwei detektierbaren Zuständen mit einem unterschiedlichen elektrischen Widerstand geschaltet werden kann. Bei dem resistiven Speichermaterial kann es sich beispielsweise um eine Polymerschicht mit eingebetteten Proteinen, ein Phasenwechselmaterial, beispielsweise ein Chalcogenid, oder ein Festkörperelektrolytmaterial, in welchem metallische Präzipitate ausgefällt werden, handeln. Generell kommen als resistives Speichermaterial alle organischen, metallorganischen und anorganischen Materialien in Frage, die eine reversiblen Schalteffekt in dem obigen Sinne zeigen. Besonders bevorzugt sind hierbei kupferhaltige Verbindungen.
    •
  • Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.
  • 1 zeigt in schematischer Weise ein Beispiel für die Strom-Spannungscharakteristik einer Polymer-Speicherzelle;
  • 2A bis 2C veranschaulichen in schematischer Weise eine herkömmliche NOR-Architektur aus resistiven Speicherzellen, sowie Schreib- und Lesevorgänge;
  • 3A und 3B zeigen in schematischer Weise eine Schnittdarstellung und Draufsicht der herkömmlichen NOR-Architektur aus resistiven Speicherzellen der 2A bis 2C;
  • 4A und 4B veranschaulichen in schematischer Weise ein Ausführungsbeispiel der erfindungsgemäße NOR-Architektur aus resistiven Speicherzellen, sowie beispielhafte Schreib- und Lesevorgänge;
  • 5A und 5B zeigen in schematischer Weise eine Schnittdarstellung und Draufsicht des Ausführungsbeispiels der erfindungsgemäßen NOR-Architektur aus resistiven Speicherzellen der 4A und 4B;
  • 6A und 6B veranschaulichen in schematischer Weise ein Ausführungsbeispiel einer erfindungsgemäße NAND-Architektur aus resistiven Speicherzellen, sowie beispielhafte Schreib- und Lesevorgänge; und
  • 7A und 7B zeigen in schematischer Weise eine Schnittdarstellung und Draufsicht des Ausführungsbeispiels der erfindungsgemäßen NAND- Architektur aus resistiven Speicherzellen der 6A und 6B.
  • Die 1, 2A bis 2C und 3A und 3B, worin eine Strom-Spannungscharakteristik von Polymer-Speicherzellen und eine im Stand der Technik bekannte NOR-Speicherzellenanordnung dargestellt sind, wurden bereits eingangs ausführlich beschrieben, so dass hier auf eine weitere Erläuterung verzichtet werden kann.
  • In den 4A und 4B ist in schematischer Weise ein Ausführungsbeispiel der erfindungsgemäßen NOR-Architektur aus resistiven Speicherzellen, sowie in beispielhafter Weise Schraub- und Lesevorgänge veranschaulicht. Demnach sind die aus einer resistiven Speicherzelle 1 und MOS-Speicherzellenauswahltransistor 2 bestehenden Speicherelemente jeweils speicherzellenseitig mit einer Bitleitung (BL) und transitorseitig mit einer Platte-Leitung 3, an welcher ein Referenzpotenzial anliegt, verbunden.
  • Es sei nun insbesondere 4A betrachtet, worin beispielhaft ein Schreibvorgang veranschaulicht ist. Demnach wird zum Schreiben der resistiven Speicherzelle z. B. eine Spannung von 0 bzw. 2 V an die Bitleitung BL gelegt, während an der Platte-Leitung 3 eine Referenzspannung von 1 V anliegt, um eine logische "1" bzw. "0" zu schreiben. In 4B ist in beispielhafter Weise ein Lesevorgang veranschaulicht. Demnach wird z. B. eine Spannung von 1,5 V an die Bitleitung BL angelegt, während die Platte-Leitung 3 mit einer Spannung von 1 V beaufschlagt wird, so dass über das resistive Speicherelement eine Spannung von 0,5 V abfällt. Um den logischen Zustand der Speicherzelle zu ermitteln, wird der vom Widerstand der resistiven Speicherzelle abhängige Stroms gemessen.
  • In den 5A und 5B ist in schematischer Weise ein Ausführungsbeispiel der erfindungsgemäßen NOR-Architektur von Speicherelementen in einer Schnittdarstellung bzw. Draufsicht gezeigt. In dem gezeigten Ausführungsbeispiel der erfindungsgemäßen NOR-Architektur sind n+-dotierte Source-Gebiete 4 und n+-dotierte Drain-Gebiete 5 in der Oberfläche eines p-leitenden Halbleiterkörpers ausgebildet. Die Drain-Gebiete 5 sind durch Kontakt-Plugs 6 aus beispielsweise polykristallinem Silizium jeweils mit den Bodenelektroden 7 von resistiven Speicherzellen 1 verbunden, so dass in jeder der Speicherzellen 1 ein resistives Speichermaterial 9 über die Bodenelektrode 7 und den Kontakt-Plug 6 mit einem der Drain-Gebiete 5 verbunden ist. Andererseits ist das resistive Speichermaterial 9 mit einer Bitleitung BL verbunden. Weiterhin sind Wortleitungen WL zur Steuerung der Transistoren jeweils in Gegenüberstellung zu nicht näher gezeigten Kanalzonen angeordnet, die sich zwischen den Source- und Drain-Gebieten befinden. Jedes der Source-Gebiete 4 ist mittels Kontakt-Plugs 8 aus beispielsweise polykristallinem Silizium mit einer Platte-Leitung 3 verbunden. Ein Source-Gebiet 4 ist dabei jeweils einem Paar von Drain-Gebieten 5 zugeordnet, wobei zwei angrenzende Paare von Drain-Gebieten 5 durch STI (shallow trench isolation)-Gräben 10 voneinander elektrisch isoliert sind. Ferner sind die Strukturen oberhalb des Halbleiterkörpers in einem nicht näher gezeigten dielektrischen Material aus beispielsweise SiO2 eingebettet.
  • Wie aus den 5A und 5B ersichtlich ist, sind die Platte-Leitungen 3 parallel zu den Wortleitungen WL und senkrecht zu den Bitleitungen BL geführt. Wie insbesondere in der Draufsicht von 5B erkennbar ist, kann durch die erfindungsgemäße Anordnung von Bit- und Platte-Leitungen gegenüber der im Stand der Technik bekannten NOR-Schaltungsanordnung eine kompaktere, engere Schal tungsanordnung realisiert werden, was sich in einer vergleichsweise geringeren Speicherzellfläche widerspiegelt.
  • In den 6A und 6B ist in schematischer Weise ein Ausführungsbeispiel der erfindungsgemäßen NAND-Architektur aus resistiven Speicherzellen, sowie Schraub- und Lesevorgänge veranschaulicht. Demnach sind die Speicherelemente jeweils aus einer resistiven Speicherzelle 1 und einem dazu parallel geschalteten MOS-Speicherzellenauswahltransistor 2 aufgebaut, so dass jeweils eine resistive Speicherzelle 1 durch einen Speicherzellenauswahltransistor 2 überbrückt werden kann. Eine Mehrzahl von beispielsweise 8 Speicherelementen sind dabei jeweils in einer Kette in Serie verschaltet. Jede Kette aus in Serie verschalteten Speicherelementen ist einerseits über einen MOS-Kettenauswahltransistor 11 mit einer Bitleitung BL und andererseits mit einer mit einem Referenzpotenzial beaufschlagten Platte-Leitung 3 verbunden. Die MOS-Speicherzellenauswahltransistoren 2 werden dabei jeweils durch eine Wortleitung WL angesteuert.
  • In 6A ist beispielhaft ein Schreibvorgang der NAND-Speicheranordnung veranschaulicht. Mit Ausnahme des ausgewählten MOS-Speicherzellenauswahltransistors 2, an dessen Gate-Anschluss eine Spannung von 0 V anliegt, liegt an allen Gate-Anschlüssen der MOS-Speicherzellenauswahltransistoren 2 eine Spannung von 3 V an, so dass diese Transistoren jeweils in den AN-Zustand geschaltet sind und somit die zugehörigen Speicherzellen 1 überbrücken. Mit dem Auswahlsignal SEL wird ein MOS-Kettenauswahltransistor 11 in den AN-Zustand versetzt und die jeweilige Kette mit der Bitleitung BL verbunden. Im gezeigten Beispiel wird ein SEL-Signal von 3 V eingesetzt. Zum Schreiben einer logischen "1" bzw. "0" in eine durch den MOS-Kettenauswahltransistor 11 und den MOS-Speicher zellenauswahltransistor 2 ausgewählte Speicherzelle 1 wird eine Spannung von 2 V bzw. 0 V an die Bitleitung BL angelegt, während der Platte-Leitung 3 eine Referenzspannung von 1 V anliegt. Der Lesevorgang ist beispielhaft in 6B veranschaulicht. Hierzu wird, bei angeschalteten Kettenauswahltransistor 11 und Speicherzellenauswahltransistor 2 eine Lesespannung von 1,5 V an die Bitleitung BL gelegt, während an die Platte-Leitung 3 eine Referenzspannung von 1 V angelegt ist, wobei der jeweilige durch die gewählte Speicherzelle 1 fließende Strom gemessen wird. Beim Schreiben und Lesen liegt an allen nicht aktivierten Bitleitungen eine Spannung von 1 V an, alle Kettenauswahltransistoren 11 der nicht gewählten Ketten sind abgeschaltet, und alle Wortleitungen WL der nicht gewählten Speicherzellen liegen auf 3 V, so dass alle nicht aktivierten Speicherzellen durch ihrer jeweiligen Speicherzellenauswahltransistoren 2 kurzgeschlossen sind und demzufolge unabhängig von Störungen sind.
  • In den 7A und 7B ist in schematischer Weise als Ausführungsbeispiel der erfindungsgemäßen NAND-Architektur von Speicherelementen in einer Schnittdarstellung bzw. Draufsicht gezeigt. In dem gezeigten Ausführungsbeispiel der erfindungsgemäßen NAND-Architektur sind n+-dotierte Gebiete 17 in der Oberfläche eines p-leitenden Halbleiterkörpers ausgebildet. Oberhalb der n+-dotierten Gebiete 17 sind resistive Speicherzellen in einer Serienverschaltung durch Deckelektroden 12 und Bodenelektroden 13 jeweils paarweise miteinander verschalten. Die n+-dotierten Gebiete 17 sind alternierend durch Kontakt-Plugs 6 aus beispielsweise polykristallinem Silizium mit den Bodenelektroden 13 bzw. durch Kontakt-Plugs 8 mit den Deckelektroden 12 verbunden, so dass jede zwischen einem Kontakt-Plug 6 und einem Kontakt-Plug 8 befindliche resistive Speicherzelle 1 durch den zugehörigen Speicherzellen auswahltransistor kurzgeschlossen werden kann. Jede Kette aus Speicherlementen ist durch einen Kontakt-Plug 6 mit der Platte-Leitung 3 verbunden, welcher ihrerseits über einen Kontakt-Plug 14 aus beispielsweise polykristallinem Silizium mit einer Poly2-Leitung verbunden ist. Andererseits ist jede Kette aus Speicherelementen über einen Kettenauswahltransistor und ein ebenfalls beispielsweise n+-dotiertes Diffusionsgebiet 15, sowie einen Kontakt-Plug 16 aus beispielsweise polykristallinem Silizium mit einer Bitleitung BL verbunden. Wortleitungen WL sind zur Steuerung der Speicherzellenauswahltransistoren jeweils in Gegenüberstellung zu nicht näher gezeigten Kanalzonen angeordnet, die sich zwischen den n+-dotierten Gebieten 17 befinden. In Gegenüberstellung zur ebenfalls nicht näher gezeigten Kanalzone des Kettenauswahltransistors 11 ist zu dessen Steuerung eine Selektleitung SEL angeordnet. In dem gezeigten Ausführungsbeispiel sind die Selektleitung SEL, sowie die Poly2-Leitung parallel zu den Wortleitungen WL geführt, während die Bitleitungen BL senkrecht zu den Wortleitungen WL geführt sind. Durch die erfindungsgemäße NAND-Speicheranordnung kann in vorteilhafter Weise gegenüber der NOR-Speicheranordnung eine weitere Reduzierung der Speicherzellfläche realisiert werden.
    • 1
    Resistive Speicherzelle
    2
    MOS-Speicherzellenauswahltransistor
    3
    Platte-Leitung
    4
    Source-Gebiet
    5
    Drain-Gebiet
    6
    Kontakt-Plug
    7
    Bodenelektrode
    8
    Kontakt-Plug
    9
    Resistives Speichermaterial
    10
    STI-Graben
    11
    MOS-Kettenauswahltransistor
    12
    Deckelektrode
    13
    Bodenelektrode
    14
    Kontakt-Plug
    15
    Diffusionsgebiet
    16
    Kontakt-Plug
    17
    n+-dotiertes Gebiet

Claims (8)

  1. NOR-Speicheranordnung aus einer Vielzahl von resistiven Speicherelementen, welche jeweils aus einer Serienschaltung einer ein resistives Speichermaterial (9) enthaltenden, resistiven Speicherzelle (1) und dem Source-Drain-Pfad eines MOS-Speicherzellenauswahltransistors (2) aufgebaut sind, wobei der transistorseitige Anschluss jedes Speicherelements mit einer ersten Stromleitung (3) verbunden ist, an welcher eine Referenzspannung anliegt, während der speicherzellenseitige Anschluss jedes Speicherelements mit einer zweiten Stromleitung (BL) verbunden ist, an welcher eine Arbeitsspannung anliegt, und wobei der Gate-Anschluss des Speicherzellenauswahltransistors jedes Speicherelements mit einer dritten Stromleitung (WL) verbunden ist.
  2. NAND-Speicheranordnung aus einer Vielzahl von in Form von Ketten in Serie verschalteten resistiven Speicherelementen, welche Speicherelemente jeweils aus einer Parallelschaltung einer ein resistives Speichermaterial (9) enthaltenden, resistiven Speicherzelle (1) und dem Source-Drain-Pfad eines MOS-Speicherzellenauswahltransistors (2) aufgebaut sind, wobei eine Kette durch wenigstens einen MOS-Kettenauswahltransistor (11) auswählbar ist, und ein Anschluss einer Kette mit einer auf der den MOS-Speicherzellentransistoren (2) dieser Kette zugewandten Seite der Speicherzellen (1) dieser Kette verlaufenden, ersten Stromleitung (3) verbunden ist, an welcher eine Referenzspannung anliegt, während der andere Anschluss dieser Kette mit einer auf der den MOS-Speicherzellentransistoren (2) dieser Kette abgewandten Seite der Speicherzellen (1) dieser Kette verlaufenden, zweiten Stromleitung (BL) verbunden ist, an welcher eine Arbeitsspannung anliegt, und wobei der Gate-Anschluss jedes MOS-Speicherzellenauswahltransistors diese Kette jeweils mit einer dritten Stromleitung (WL) zu dessen Steuerung verbunden ist.
  3. Speicheranordnung nach Anspruch 1 oder 2, bei welcher die erste Stromleitung (3) senkrecht zur zweiten Stromleitung (BL) angeordnet ist.
  4. Speicheranordnung nach Anspruch 1, 2 oder 3, bei welcher die erste Stromleitung (3) parallel zur dritten Stromleitung (WL) angeordnet ist.
  5. Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher die erste Stromleitung (3) an Masse gelegt ist.
  6. Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher jede Speicherzelle eine Speicherzellfläche von weniger als 9 F2 aufweist.
  7. Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher jede Speicherzelle eine Speicherzellfläche im Bereich von 5–6 F2 aufweist.
  8. Speicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher das resistive Speichermaterial (9) kupferhaltig ist.
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