DE102004010127B4 - Halbleitervorrichtung mit einer Grabengatestruktur und Verfahren zum Herstellen dergleichen - Google Patents

Halbleitervorrichtung mit einer Grabengatestruktur und Verfahren zum Herstellen dergleichen Download PDF

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung (100), das die folgenden Schritte aufweist: Ausbilden eines Grabens (4) mit einer Innenwand in einem Substrat (3); Ausbilden eines Isolationsfilms (5) auf der Innenwand des Grabens (4); Ausbilden eines leitenden Films (6) in dem Graben (4) durch den Isolationsfilm (5); und Glühen des Substrats (3) bei einer Glühtemperatur gleich oder höher als 1150°C nach dem Schritt des Ausbilden des leitenden Films (6).

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Grabengatestruktur und ein Verfahren zum Herstellen der Gleichen.
  • Eine Halbleitervorrichtung mit einer Grabengatestruktur (das heißt eine Halbleitervorrichtung eines Grabengatetyps) wird zum Beispiel als eine Grabengate-Leistungsvorrichtung, wie zum Beispiel ein diffundierter Metalloxidhalbleiter- bzw. DMOS-Transistor und ein Isolierschicht-Bipolartransistor bzw. IGBT, verwendet. Die Grabengate-Halbleitervorrichtung beinhaltet einen Graben, der in einem Halbleitersubstrat ausgebildet ist. Ein Isolationsfilm ist auf einer Innenwand des Grabens ausgebildet und ein leitender Film ist durch den Isolationsfilm in den Graben eingebettet.
  • Die Grabengate-Leistungsvorrichtung ist zum Beispiel in der JP 2001196587 A , welche im Wesentlichen der DE 101 01 568 A1 entspricht, in der JP 2001127072 A und in der JP 2001127284 A offenbart. Die Vorrichtung weist eine mikroskopische Gatestruktur mit einem Graben auf, so dass die Vorrichtung Zellen hoher Dichte aufweist. Deshalb wird ein Durchlasswiderstand der Vorrichtung verringert. Weiterhin werden ebenso Herstellungskosten zum Herstellen der Vorrichtung verringert.
  • Jedoch weist die Grabengate-Leistungsvorrichtung ein Zuverlässigkeitsproblem auf. Das Problem besteht darin, dass der Isolationsfilm, das heißt der Gateisolationsfilm, aufgrund eines zeitabhängigen dielektrischen Durchbruchs bzw. TDDB verglichen mit einer Planargate-Leistungsvorrichtung eine kurze Lebensdauer aufweist. Die Planargate-Leistungsvorrichtung weist eine Gateelektrode auf, die parallel zu einer Oberfläche eines Substrats ausgebildet ist. Es wird erachtet, dass das Problem zum Beispiel durch die folgenden Gründe verursacht wird. Zuerst wird eine Beschädigungsschicht in der Innenwand des Grabens angeordnet. Die Beschädigungsschicht wird in einem Ätzverfahren zum Ausbilden des Grabens ausgebildet. Als Zweites wird in der Nähe einer Oberseite des Grabens oder einer Unterseite des Grabens eine große Spannung erzeugt. Die große Spannung wird durch eine Volumenexpansion während eines Herstellungsverfahrens erzeugt. Als Drittes wird einfach ein kristalliner Defekt in der Näher der Oberseite oder der Unterseite des Grabens erzeugt. Die Beschädigung, die Spannung oder der Defekt wird in der Innenwand des Grabens angeordnet, so dass sich der Gateisolationsfilm verschlechtert, der auf der Innenwand des Grabens ausgebildet ist. Deshalb wird die Lebensdauer des Gateisolationsfilms verringert. Das heißt die Zuverlässigkeit des Gateisolationsfilms wird verringert. Daher weist die Vorrichtung eine niedrige Zuverlässigkeit auf.
  • Im Hinblick auf das vorhergehende Problem wird ein Opferoxidationsverfahren durchgeführt, um die Beschädigung, die Spannung oder den Defekt der Innenwand des Grabens zu verbessern. Das Opferoxidationsverfahren ist derart, dass die Innenwand des Grabens oxidiert wird, um einen Oxidationsfilm auf der Innenwand des Grabens auszubilden, nachdem der Graben ausgebildet worden ist, und dann den Oxidationsfilm auf der Innenwand zu entfernen, um die Verschlechterung der Innenwand zu verbessern. Das Opferoxidationsverfahren kann die Verschlechterung der Innenwand verbessern, die durch die Beschädigungsschicht verursacht wird, die in der Innenwand angeordnet ist. Jedoch verbessert das Opferoxidationsverfahren nicht ausreichend die Verschlechterung der Innenwand, die durch die Spannung oder den kristallinen Defekt in der Nähe des Grabens verursacht wird. Deshalb ist eine weitere Verbesserung der Zuverlässigkeit des Gateisolationsfilms erforderlich. Ein entsprechender Sachverhalt ist der US 6 163 051 A zu entnehmen.
  • Im Hinblick auf die zuvor erwähnten Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einem Grabengate zu schaffen, die eine hohe Zuverlässigkeit aufweist.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Grabengate zu schaffen.
  • Diese Aufgabe wird hinsichtlich des Verfahrens mit den in Anspruch 1 angegebenen Maßnahmen und hinsichtlich der Vorrichtung mit den in Anspruch 14 angegebenen Maßnahmen gelost.
  • Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Eine Verfahren zum Herstellen einer Halbleitervorrichtung weist die folgenden Schritte auf: Ausbilden eines Grabens in einem Substrat; Ausbilden eines leitenden Films in dem Graben durch einen Isolationsfilm; und derartiges Glühen des Substrats bei einer Glühtemperatur nach dem Schritt eines Ausbildens des leitenden Films, dass eine Beschädigung in dem Isolationsfilm bei der Glühtemperatur beseitigt wird.
  • Die mit dem vorhergehenden Verfahren hergestellte Vorrichtung weist eine hohe Zuverlässigkeit auf. Dies ist so, da die Beschädigung, wie zum Beispiel eine Verzerrung, in dem Isolationsfilm entspannt, das heißt beseitigt, wird. Die Beschädigung wird durch zum Beispiel eine Spannung und einen kristallinen Defekt erzeugt, die/der in der Nähe des Grabens erzeugt wird. Daher wird die Zuverlässigkeit des Isolationsfilms verbessert, so dass die Vorrichtung eine hohe Zuverlässigkeit aufweist.
  • Vorzugsweise besteht das Substrat aus Silizium und ist die Glühtemperatur gleich oder höher als 1150°C. Bevorzugter besteht der leitende Film aus dotiertem polykristallinen Silizium und besteht der Isolationsfilm aus Siliziumoxid und Siliziumnitrid. Weiterhin bevorzugt beinhaltet der Isolationsfilm einen Oxid/Nitrid/Oxidfilm und obere und untere Oxidfilme und beinhaltet der Graben eine Seitenwand und obere und untere Abschnitte. Der Oxid/Nitrid/Oxidfilm ist auf der Seitenwand des Grabens angeordnet, der obere Oxidfilm ist auf dem oberen Abschnitt des Grabens angeordnet und der untere Oxidfilm ist auf dem unteren Abschnitt des Grabens angeordnet. Der Oxid/Nitrid/Oxidfilm beinhaltet einen Siliziumoxidfilm, einen Siliziumnitridfilm und einen Siliziumoxidfilm. Die oberen und unteren Oxidfilme bestehen aus Siliziumoxid.
  • Bevorzugter weist das Verfahren die folgenden Schritte auf: Ausbilden eines Sourcebereichs mit einer Kontaktoberfläche zwischen dem Sourcebereich und dem Substrat, welcher in der Nähe des Grabens angeordnet ist und weitestgehend parallel zu dem Substrat ist. Der leitende Film in dem Graben sieht eine Gateelektrode vor. Die Gateelektrode beinhaltet eine Abschirmung zum derartigen Bedecken des oberen Oxidfilms, dass die Gateelektrode einen T-förmigen Querschnitt aufweist. Die Abschirmung der Gateelektrode weist eine Kante auf, welche in einem vorbestimmten Abstand von einer Kante einer Öffnung des Grabens angeordnet ist. Der vorbestimmte Abstand ist derart vorbestimmt, dass ein Ausbilden des Sourcebereichs nicht verhindert wird.
  • Weiterhin bevorzugt beinhaltet die Vorrichtung einen Zellenbereich und einen Gateleiterdrahtbereich. Der Zellenbereich beinhaltet eine Mehrzahl von Zellen, von denen jede als ein Transistor arbeitet und eine hexagonale Form aufweist, und der Gateleiterdrahtbereich beinhaltet einen Gateleiterdraht. Weiterhin ist der Transistor ein N-Kanal-MOSFET, ein P-Kanal-MOSFET oder ein IGBT.
  • Weiterhin weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Ausbilden eines Grabens mit einer Innenwand in einem Substrat; Ausbilden eines Isolationsfilms auf der Innenwand des Grabens; Ausbilden einer Gateelektrode in dem Graben durch den Isolationsfilm; Implantieren von Störstellen in das Substrat unter Verwendung der Gateelektrode als eine Maske nach dem Schritt eines Ausbildens der Gateelektrode; Durchführen eines thermischen Diffusionsverfahrens zum derartigen Diffundieren der Störstellen, dass ein Sourcebereich ausgebildet wird, der an den Graben angrenzt und auf einer Oberfläche des Substrats angeordnet ist; und derartiges Glühen des Substrats bei einer Glühtemperatur nach dem Schritt eines Ausbildens des leitenden Films, dass eine Verzerrung in dem Isolationsfilm bei der Glühtemperatur beseitigt wird. Die mit dem vorhergehenden Verfahren hergestellte Vorrichtung weist eine hohe Zuverlassigkeit auf.
  • Vorzugsweise wird das thermische Diffusionsverfahren bei einer Verfahrenstemperatur durchgeführt und ist die Glühtemperatur in dem Schritt eines Glühens höher als die Verfahrenstemperatur in dem Schritt eines Durchführens des thermischen Diffusionsverfahrens. Bevorzugter ist der Abstand zwischen der Kante der Abschirmung und der Kante der Öffnung des Grabens in einem Bereich zwischen 0,05 μm und 0,1 μm. Weiterhin bevorzugt ist die Glühtemperatur in dem Schritt eines Glühens gleich oder höher als 1150°C und wird das Substrat in dem Schritt eines Glühens in einer Edelgasatmosphäre geglüht.
  • Weiterhin weist eine Halbleitervorrichtung mit einer Grabengatestruktur ein Halbleitersubstrat mit einem Graben mit einer Innenwand, die in dem Substrat angeordnet ist; einen Isolationsfilm, der auf der Innenwand des Grabens angeordnet ist; eine Gateelektrode, die in dem Graben durch den Isolationsfilm angeordnet ist; und einen Sourcebereich auf, der an den Graben angrenzt und auf einem Oberflächenabschnitt des Grabens angeordnet ist. Der Isolationsfilm beinhaltet in sich keine Verzerrung. Die Vorrichtung weist eine hohe Zuverlässigkeit auf.
  • Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
  • Es zeigt:
  • 1 eine Draufsicht einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine entlang einer Linie II-II in 1 genommene Querschnittsansicht;
  • 3 eine entlang einer Linie III-III in 1 genommene Querschnittsansicht;
  • 4 eine entlang einer Linie IV-IV in 1 genommene Querschnittsansicht;
  • 5 eine entlang einer Linie V-V in 1 genommene Querschnittsansicht;
  • 6 eine entlang einer Linie VI-VI in 1 genommene Querschnittsansicht;
  • 7A bis 7C schematische Querschnittsansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 8A bis 8c schematische Querschnittsansichten des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 9A bis 9C schematische Querschnittsansichten des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 10A bis 10C schematische Querschnittsansichten des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 11A bis 11C schematische Querschnittsansichten des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 12 einen Graph einer Beziehung zwischen einer kumulativen Ausfallrate und einer Ausfallzeit in verschiedenen Vorrichtungen gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 13 einen Graph einer Beziehung zwischen der kumulativen Ausfallrate und der Ausfallzeit in verschiedenen Vorrichtungen gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 14A einen Graph einer Verfahrenstemperatur in jedem Verfahren des Verfahrens zum Herstellen der Vorrichtung;
  • 14B einen Graph einer Spannung in verschiedenen Vorrichtungen;
  • 14C einen Graph einer Dichte eines kristallinen Defekts in verschiedenen Vorrichtungen gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 15A einen Graph einer Beziehung zwischen einer Verfahrenstemperatur und der Spannung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • 15B einen Graph einer Beziehung zwischen der Verfahrenstemperatur und der Dichte eines kristallinen Defekts gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Die Erfinder haben einleitend eine Spannung und einen kristallinen Defekt untersucht, welche in einer Innenwand eines Grabens in einer Grabegate-Halbleitervorrichtung angeordnet sind. Die Spannung und der kristalline Defekt werden als zu einer Zuverlässigkeit eines Isolationsfilms beitragend erachtet, der auf der Innenwand des Grabens ausgebildet ist. Genauer gesagt haben die Erfinder untersucht, wann die Spannung und der kristalline Defekt während eines Herstellungsverfahrens der Vorrichtung erzeugt werden.
  • Die Spannung und der kristalline Defekt werden in der Nähe des Grabens erzeugt, nachdem ein leitender Film durch den Isolationsfilm in dem Graben ausgebildet, das heißt in diesem eingebettet, wird. Deshalb wird es erachtet, daß eine Spannung bzw. eine Verzerrung durch die Spannung und/oder den kristallinen Defekt in dem Isolationsfilm erzeugt wird. Daher wird die Zuverlässigkeit des Isolationsfilms verringert.
  • Die vorhergehende Überlegung wird ebenso an einer anderen Grabengate-Halbleitervorrichtung mit einem leitenden Film, der durch einen Isolationsfilm in einem Graben ausgebildet ist, und einer anderen Halbleitervorrichtung mit einem Grabenkondensator angewendet, welcher derart vorgesehen ist, dass eine obere Elektrode durch einen Isolationsfilm in einem Graben ausgebildet ist. Im Hinblick auf die vorhergehende Überlegung wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wie folgt beschrieben.
  • Eine Grabengate-Halbleitervorrichtung 100 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird für einen diffundierten Metalloxidhalbleiter- bzw. DMOS-Transistor verwendet. Die Vorrichtung 100 weist einen Aufbau auf, wie er in den 1 bis 6 gezeigt ist. Wie es in 1 gezeigt ist, beinhaltet die Vorrichtung 100 einen Zellenbereich 40 und einen Gateleiterdrahtbereich 41. In dem Zellenbereich 40 sind mehrere Zellen ausgebildet und jede Zelle arbeitet als ein Transistor. In dem Gateleiterdrahtbereich 41 ist ein Gateleiterdraht ausgebildet. In dem Zellenbereich 40 ist ein Grabengate ausgebildet, das eine Maschenstruktur aufweist. Die Maschenstruktur beinhaltet mehrere Maschen, die eine im wesentlichen hexagonale Form aufweisen. Jede Masche weist die gleiche Form auf.
  • Wie es in 2 gezeigt ist, beinhaltet die Vorrichtung 100 ein Halbleitersubstrat 3 mit einer N+-Siliziumschicht 1 und einer N–-Driftschicht 2. Die N+-Siliziumschicht 1 besteht aus Silizium und weist eine N-Leitfähigkeit auf. Die N–-Driftschicht 2 ist auf der N+-Siliziumschicht 1 angeordnet. In dem Zellenbereich ist ein Graben auf einer Oberfläche des Substrats (das heißt auf einer vorderseitigen Oberfläche des Substrats 3) ausgebildet. Die Vertiefung 4 weist eine Tiefe von zum Beispiel 1 bis 3 μm auf. Ein Gateisolationsfilm 5 ist auf einer Innenwand des Grabens 4 ausgebildet.
  • Der Gateisolationsfilm 5 beinhaltet einen oberen Oxidfilm 5f, einen Oxid/Nitrid/Oxidfilm, das heißt einen ONO-Film, 5d und einen unteren Oxidfilm 5e. Der ONO-Film 5d ist auf einer Seitenwand des Grabens 4 angeordnet. Der ONO-Film 5d beinhaltet einen Bodenoxidfilm 5a, der aus einem Siliziumoxidfilm besteht, einen Siliziumnitridfilm 5b und einen Oberseiten-Oxidfilm 5c, der aus einem Siliziumoxidfilm besteht. Der obere Oxidfilm 5f ist auf einem oberen Abschnitt des Grabens 4 angeordnet und der untere Oxidfilm 5e ist auf einem unteren Abschnitt des Grabens 4 angeordnet. Sowohl der obere als auch der untere Oxidfilm 5e, 5f sind dicker als der ONO-Film 5d und bestehen aus einem Siliziumoxidfilm.
  • Eine Gateelektrode 6 ist durch den Gateisolationsfilm 5 in dem Graben 4 angeordnet. Die Gateelektrode 6 besteht aus polykristallinem Silizium. Die Gateelektrode 6 weist einen Querschnitt einer T-Form auf. Wenn es von einer Draufsicht auf das Substrat 3 betrachtet wird, bedeckt die Gateelektrode 6 den oberen Oxidfilm 5f des Gateisolationsfilms 5. Ein Teil der Gateelektrode 6 steht von der Oberfläche des Substrats 3 nach oben hervor. Der Teil der Gateelektrode 6 ist eine Abschirmung 6a der Gateelektrode 6.
  • In dem Substrat 3 sind ein P-Bereich 7 zum Vorsehen eines Kanals, ein N+-Bereich 8 zum Vorsehen einer Source und ein P-Bodybereich 9 zwischen zwei Gräben 4 angeordnet. Ein Zwischenschicht-Isolationsfilm 10 ist auf der Gateelektrode 6 und dem Substrat 3 angeordnet. Der Zwischenschicht-Isolationsfilm 10 besteht aus BPSG bzw. Borophosphosilikatglas.
  • Ein Metallfilm 11 ist auf dem Zwischenschicht-Isolationsfilm 10 ausgebildet. Der Metallfilm 11 besteht aus Aluminium bzw. Al und arbeitet als eine Sourceelektrode. Der Zwischenschicht-Isolationsfilm 10 weist ein Kontaktloch 13 auf, welches auf dem N+-Bereich 8 und dem P+-Bereich 12 angeordnet ist. Der Metallfilm 11 verbindet den N+-Bereich 8 und den P+-Bereich 12 elektrisch über das Kontaktloch 13. Ein anderer Metallfilm 14 zum Vorsehen einer Drainelektrode ist auf der Hinterseite des Substrats 3, das heißt auf der N+-Siliziumschicht 1, ausgebildet. Der Metallfilm 14 besteht zum Beispiel aus Aluminium.
  • Wie es in den 1 und 3 gezeigt ist, dehnt sich der Graben 4 von dem Zellenbereich 40 zu dem Gateleiterdrahtbereich 41 aus. Indem Gateleiterdrahtbereich 41 ist der Graben 4 auf der Vorderseite des Substrats 3 ausgebildet und weist eine Tiefe von zum Beispiel 1 bis 3 μm auf. In dem Gateleiterdrahtbereich 41 ist der Gateisolationsfilm 5 auf der Innenwand des Grabens 4 ausgebildet. Dies ist der gleiche Aufbau wie der des Grabens 4 in dem Zellenbereich 40. Die Gateelektrode 6, die aus polykristallinem Silizium besteht, ist durch den Gateisolationsfilm 5 in dem Graben 4 ausgebildet, das heißt in diesem eingebettet.
  • Ein Oxidfilm 22 ist auf dem Substrat 3 angeordnet und in einem Bereich ausgenommen der Gateelektrode 6 angeordnet. Der Oxidfilm 22 ist auf eine derartige Weise vorbereitet, dass der Oxidfilm 22 als eine Maske zum Ausbilden des Grabens 4 auch dann nicht von dem Substrat 3 beseitigt wird, nachdem der Graben 4 ausgebildet worden ist. Die Filmdicke des Oxidfilms 22 ist 0,8 ist 1,0 μm. Ein Gateleiterdraht 21 ist derart auf dem Oxidfilm 22 ausgebildet, dass er mit der Gateelektrode 6 verbunden ist, und besteht aus polykristallinem Silizium. Der Zwischenschicht-Isolationsfilm 10 dehnt sich von dem Zellenbereich 40 zu dem Gateleiterdrahtbereich 41 aus, so dass der Zwischenschicht-Isolationsfilm 10 auf dem Gateleiterdraht 21 ausgebildet ist. Ein Metallfilm 23 ist auf dem Zwischenschicht-Isolationsfilm 10 ausgebildet und besteht zum Beispiel aus Aluminium. Der Metallfilm 14 zum Vorsehen der Drainelektrode ist auf der Hinterseite des Substrats 3 ausgebildet.
  • In dem Zellenbereich 40 ist der N+-Bereich 8 auf dem P-Bereich 7 und an den Graben 4 angrenzend angeordnet, wie es in 2 gezeigt ist.
  • Wie es in den 4 und 5 gezeigt ist, ist eine P-Muldenschicht 24 derart auf der N–-Driftschicht 2 ausgebildet, dass die P-Muldenschicht 24 durchgängig mit dem P-Bereich 7 in dem Zellenbereich 40 verbunden ist. Ein Oxidfilm 25 ist als ein Feldisolationsfilm unter Verwendung des LOCOS-Verfahrens (das heißt des Verfahrens einer Lokaloxidation von Silizium) auf der P-Muldenschicht 24 ausgebildet. Der Oxidfilm 22 ist auf dem Oxidfilm 25 ausgebildet. Der Gateleiterdraht 21 ist ebenso durch die Oxidfilme 22, 25 auf der P-Muldenschicht 24 ausgebildet. Der Metallfilm 23 zum Vorsehen der Gateelektrode 6 ist über ein Kontaktloch 26, das in dem Zwischenschicht-Isolationsfilm 10 ausgebildet ist, mit dem Gateleiterdraht 21 verbunden.
  • Wie es in den 4 bis 6 gezeigt ist, ist der P+-Bereich 12 in einem Mittenbereich zwischen dem Zellenbereich 40 und dem Gateleiterdrahtbereich 41 ausgebildet. Der Mittenbereich beinhaltet keine Zelle, so dass der P-Bodybereich 9 und der N+-Bereich 8 in dem Mittenbereich nicht auf dem P-Bereich 7 ausgebildet sind. Dieser Aufbau unterscheidet sich von dem in dem Zellenbereich 40. Jedoch können der P-Bodybereich 9 und der N+-Bereich 8 in dem Mittenbereich auf dem P-Bereich 7 ausgebildet sein. Der P+-Bereich 12 ist über das Kontaktloch 27, das auf dem Zwischenschicht-Isolationsfilm 10 ausgebildet ist, elektrisch mit dem Metallfilm 11 verbunden.
  • In der vorhergehenden Vorrichtung 100 wird eine vorbestimmte Spannung an die Gatelektrode 6 angelegt, so dass die Vorrichtung 100 einen Durchlasszustand annimmt. Dann wird ein Bereich um den Graben 4, welcher auf dem P-Bereich 7 angeordnet ist, ein Kanalbereich. Daher fließt ein Strom zwischen der Source und dem Drain durch den Kanalbereich.
  • Die Vorrichtung 100 wird wie folgt hergestellt. Die 7A bis 11C zeigen den Querschnitt der Vorrichtung in dem Zellenbereich 40, welcher eine halbe Ansicht der in 2 gezeigten Vorrichtung ist.
  • Wie es in 7A gezeigt ist, wird das Halbleitersubstrat 3 vorbereitet. Das Substrat 3 beinhaltet die N+-Siliziumschicht 1, die eine Kristallebene von (100) aufweist. Auf der N+-Siliziumschicht 1 wird die N–-Driftschicht 2 unter Verwendung eines Epitaxiewachstumsverfahrens ausgebildet. Dann wird der Oxidfilm 22 unter Verwendung des CVD- bzw. chemischen Dampfphasenabscheidungsverfahren auf dem Substrat 3 ausgebildet. Die Filmdicke des Oxidfilms 22 ist ungefähr 1 μm. Der Oxidfilm 22 wird in einem Fall für eine Maske verwendet, in dem der Graben 4 in einem späteren Verfahren ausgebildet wird.
  • Wie es in den 7B und 7C gezeigt ist, wird ein Teil des Oxidfilms 22, der auf einem Bereich angeordnet ist, auf dem ein Graben auszubilden ist, unter Verwendung des Photolithographieverfahrens und des Trockenätzverfahrens selektiv beseitigt. Dann wird die Oberfläche des Substrats 3 unter Verwendung des Oxidfilms 22 als eine Maske, welche in ein vorbestimmtes Muster gemustert ist, trockengeätzt, so dass der Graben 4 in dem Substrat 3 ausgebildet wird.
  • Die Innenwand des Grabens 4 wird in dem vorhergehenden Verfahren beschädigt, in welchem der Graben 4 ausgebildet wird. Die Beschädigung, die durch das Grabenätzen verursacht wird, wird in dem folgenden Verfahren beseitigt. Wie es in 8A gezeigt ist, wird die Innenwand des Grabens 4 chemisch geätzt und wird dann das Substrat 3 bei ungefähr 1000°C geglüht. Danach wird das Substrat bei 850 bis 1050°C thermisch oxidiert, um die Opferoxidation zu verarbeiten. Zu diesem Zeitpunkt werden die oberen und unteren Abschnitte des Grabens 4 abgerundet. Genauer gesagt wird eine Ecke des Grabens 4 abgerundet. Weiterhin wird eine Öffnung des Oxidfilms 22 zum Ausbilden des Grabens 4 größer. Genauer gesagt wird eine seitliche Kante 22a der Öffnung des Oxidfilms 22 derart zurückgeschnitten, dass die Öffnung vergrößert wird.
  • Wie es in den 8B und 8C gezeigt ist, wird der Gateisolationsfilm 5 ausgebildet. Zuerst wird das Substrat 3 bei 850°C in einer Atmosphäre aus Sauerstoff O2 oder H2O geglüht, so dass das Substrat 3 oxidiert wird. Danach wird ein Siliziumoxidfilm als der Bodenoxidfilm 5a auf der Innenwand des Grabens 4 ausgebildet. Dann wird der Siliziumnitridfilm 5b auf dem Bodenoxidfilm 5a und dem Oxidfilm 22 unter Verwendung des LPCVD- bzw. chemischen Niederdruck-Dampfphasenabscheidungsverfahren ausgebildet.
  • Wie es in 9A gezeigt ist, wird ein Teil des Siliziumnitridfilms 5b unter Verwendung des anisotropen Trockenätzverfahrens mit einem CHF3- und O2-Gassystem geätzt und beseitigt, so dass ein Bodenteil des Siliziumnitridfilms 5b beseitigt wird, welches auf dem Boden des Grabens 4 angeordnet ist. Dann bleibt der Siliziumnitridfilm 5b zurück, der auf der Seitenwand des Grabens 4 angeordnet ist, und wird das Bodenteil des Siliziumoxidfilms, das heißt der Bodenoxidfilm 5a, freigelegt. Zu diesem Zeitpunkt werden Teile des Siliziumnitridfilms 5b, die auf dem oberen Abschnitt des Grabens 4 angeordnet sind und auf dem Oxidfilm 22 angeordnet sind, gleichzeitig beseitigt, so dass der Siliziumoxidfilm, das heißt der Bodenoxidfilm 5a, von dem oberen Abschnitt des Grabens 4 und dem Oxidfilm 22 freiliegt.
  • Wie es in 9B gezeigt ist, wird das Substrat 3 bei 950°C in der Atmosphäre aus Sauerstoff O2 oder Feuchtigkeit H2O geglüht, so dass das Substrat 3 thermisch oxidiert wird. Daher wird der Oberseiten-Oxidfilm 5c als der Siliziumoxidfilm auf dem Siliziumnitridfilm 5b ausgebildet. Daher wird auf der Seitenwand des Grabens 4 der ONO-Film 5d ausgebildet. Der ONO-Film 5d besteht aus dem Bodenoxidfilm 5a, dem Siliziumnitridfilm 5b und dem Oberseiten-Oxidfilm 5c. Auf dem oberen Abschnitt und unteren Abschnitt, das heißt dem Boden des Grabens 4, werden die oberen und unteren Oxidfilme 5e, 5f durch das vorhergehende thermische Oxidationsverfahren ausgebildet. Die oberen und unteren Oxidfilme 5e, 5f sind dick, so dass eine Konzentration eines elektrischen Felds an der Ecke der oberen und unteren Abschnitte des Grabens 4 unterdrückt wird, das heißt die elektrische Feldintensität um die Ecke wird daran gehindert, sich zu erhöhen. Deshalb wird eine Verringerung einer Spannungsfestigkeit der Vorrichtung 100, die durch die Konzentration des elektrischen Felds verursacht wird, beschränkt. Genauer gesagt wird die Konzentration eines elektrischen Felds hauptsächlich an der Ecke des Grabens 4 auf den Gateisolationsfilm 5 ausgeübt.
  • Wie es in 9C gezeigt ist, wird ein dotierter polykristalliner Siliziumfilm 31 in dem Graben 4 und auf dem Substrat 3 unter Verwendung des LPCVD-Verfahrens ausgebildet, so dass der Graben 4 mit dem dotierten polykristallinen Siliziumfilm 31 gefüllt wird. Die Filmdicke des dotierten polykristallinen Siliziumfilms 31, der auf dem Oxidfilm 22 angeordnet ist, ist zum Beispiel ungefähr 1 μm. Obgleich der dotierte polykristalline Siliziumfilm 31 direkt in den Graben 4 und auf das Substrat 3 abgeschieden wird, kann ein undotierter polykristalliner Siliziumfilm zuerst ausgebildet werden und können dann Störstellen als ein Dotierstoff in den undotierten polykristallinen Siliziumfilm dotiert werden, so dass der dotierte polykristalline Siliziumfilm 31 ausgebildet wird.
  • Wie es in 10A gezeigt ist, wird der dotierte polykristalline Siliziumfilm 31 durch ein Rückätzverfahren dünner gemacht, so dass die Filmdicke des dotierten polykristallinen Siliziumfilms 31 eine vorbestimmte Dicke wird. Genauer gesagt wird die Filmdicke des dotierten polykristallinen Siliziumfilms 31, der auf dem Oxidfilm 22 angeordnet ist, zum Beispiel 0,3 bis 0,5 μm. Dieses dünner Machen des dotierten polykristallinen Siliziumfilms 31 dient zum Ausbilden des Gateleiterdrahts 21.
  • Wie es in 10B gezeigt ist, wird der dotierte polykristalline Siliziumfilm 31 unter Verwendung des Photolithographie- und Trockenätzverfahrens weiter geätzt. Daher ist in dem Zellenbereich 40 eine Höhe des dotierten polykristallinen Siliziumfilms 31 gleich oder niedriger als die Oberfläche des Oxidfilms 22 und ist höher als die Oberfläche des Substrats 3. Genauer gesagt wird ein Ätzzeit derart gesteuert, dass die Höhe zwischen der oberen Oberfläche des dotierten polykristallinen Siliziumfilms 31 und der Oberfläche des Substrat 3 zum Beispiel 0,6 bis 0,7 μm ist. Weiterhin wird in dem Gateleiterdrahtbereich 41 der dotierte polykristalline Siliziumfilm 31, der auf dem Oxidfilm 22 angeordnet ist, nicht geätzt, das heißt er bleibt zurück, wie es in 3 gezeigt ist. Daher wird die Gateelektrode 6 in dem Zellenbereich 40 ausgebildet und wird der Gateleiterdraht 21 in dem Gateleiterdrahtbereich 41 ausgebildet. Hierbei wird die Seitenkante 22a der Öffnung des Oxidfilms 22 derart zurückgeschnitten, dass die Öffnung vergrößert wird. Deshalb wird die Gateelektrode 6 derart ausgebildet, dass sie einen T-förmigen Querschnitt aufweist, und die Abschirmung 6a der Gateelektrode 6 eine Dicke von 0,3 bis 0,5 μm aufweist.
  • In diesem Ausführungsbeispiel der vorliegenden Erfindung wird die Seitenkante 22a des Oxidfilms 22 auf eine vorbestimmte Position festgelegt, um den folgenden Aufbau auszubilden. Die Abschirmung 6a der Gateelektrode 6 bedeckt den oberen Oxidfilm 5f, der innerhalb einer Öffnung 4a des Grabens 4 angeordnet ist. Genauer gesagt bedeckt die Abschirmung 6a die obere Oberfläche des oberen Oxidfilms 5f. Weiterhin wird ein Länge 6c zwischen einer Kante 6b der Abschirmung 6a und einer Kante der Öffnung 4a des Grabens 4 derart vorbereitet, dass sie in einem späteren Verfahren eines Ausbildens eines Sourcebereichs den N+-Bereich 8 ausbildet. Der N+-Bereich 8 als ein Sourcebereich kontaktiert den P-Bereich 7 derart, dass eine Kontaktoberfläche 8a zwischen dem N+-Bereich 8 und dem P-Bereich 7, der in der Nähe des Grabens 4 angeordnet ist, nahe zu parallel zu der Oberfläche des Substrats 3 ist.
  • Genauer gesagt wird die Länge 6c zwischen der Kante 6b der Abschirmung 6a und der Kante der Öffnung 4a des Grabens 4 in einem Bereich zwischen 0,05 μm und 0,1 μm, wenn eine Grabenmaske in dem späteren Verfahren, das hier im weiteren Verlauf beschrieben wird, beseitigt wird. Hierbei ist die Länge 6c parallel zu der Oberfläche des Substrats 3.
  • Wie es in den 10C und 11A gezeigt ist, wird der Oxidfilm 22 beseitigt, der in dem Zellenbereich 40 angeordnet ist. Der Oxidfilm 22 wird als eine Maske zum Ausbilden des Grabens 4 unter Verwendung des Trockenätzverfahrens verwendet. Deshalb wird die Oberfläche des Substrats 3 freigelegt. Danach wird das Substrat 3 bei 850 bis 1050°C geglüht, so dass das Substrat 3 thermisch oxidiert wird. Daher wird ein Oxidfilm 32 auf den Oberflächen der Gatelektrode 6 und des Substrats 3 ausgebildet. Der Oxidfilm 32 wird als ein Durchgangsoxidfilm (das heißt ein Schutzfilm) zum Schützen vor einem Kanalbildungsphänomen oder einer Verunreinigung in einem Fall verwendet, in dem der P-Bereich 7, der N+-Bereich 8 und dergleichen unter Verwendung des Ionenimplantationsverfahrens in dem letzteren Verfahren ausgebildet werden.
  • Dann wird das Substrat 3 bei 1170°C in einer Stickstoffatmosphäre während 30 Minuten geglüht, um die Zuverlässigkeit des Gateisolationsfilms 5 zu verbessern, das heißt um eine Qualität des Films 5 zu verbessern. Obgleich die Verbesserung des Gateisolatinsfilms 5 in der Stickstoffatmosphäre durchgeführt wird, kann die Verbesserung in einer anderen Edelgasatmosphäre durchgeführt werden.
  • Wie es in 11B gezeigt ist, wird eine Maske unter Verwendung des Photolithographieverfahrens ausgebildet. Eine Ionenimplantation zum Implantieren von Störstellen als ein Dotierstoff und eine nachfolgende thermische Diffusionsbehandlung zum Diffundieren der Störstellen werden durchgeführt so dass der P-Bereich 7 unter Verwendung der Maske und der Gateelektrode 6 als eine andere Maske ausgebildet wird. Der P-Bereich 7 wird ein Kanalbereich. Die thermische Diffusionsbehandlung wird bei 1050 bis 1100°C durchgeführt, um die Tiefe des P-Bereichs 7 von der Oberfläche des Substrats 3 derart vorzusehen, dass sie in einem Bereich zwischen 1,5 μm und 2 μm ist.
  • Wie es in 11C gezeigt ist, wird eine andere Maske unter Verwendung des Photolithographieverfahrens ausgebildet. Die Ionenimplantation und die nachfolgende thermische Diffusionsbehandlung bei 1000 bis 1100°C werden derart durchgeführt, dass der N+-Bereich 8 unter Verwendung der Maske und der Gateelektrode 6 als eine andere Maske ausgebildet wird. Der N+-Bereich 8 wird ein Sourcebereich. Weiterhin werden der P-Bodybereich 9 und der P+-Bereich 12 ausgebildet.
  • Dann wird der Zwischenschicht-Isolationsfilm 10 auf der Gateelektrode 6 und dem Substrat 3 ausgebildet. Danach wird das Substrat 3 bei 950°C in einem ersten Rückflussverfahren (das heißt einem Planarisierungsverfahren oder einem Abflachverfahren) verarbeitet, so dass der Zwischenschicht-Isolationsfilm 10 abgeflacht wird. Danach werden die Kontaktlöcher 13, 26 und 27 in dem Zwischenschicht-Isolationsfilm 10 ausgebildet und dann wird das Substrat 3 bei 900°C in einem zweiten Rückflussverfahren verarbeitet, so dass die Ecken der Kontaktlöcher 13, 26, 27 abgerundet werden. Dann wird der Metallfilm 11 als eine Sourceelektrode in den Kontaktlöchern 13, 27 und auf dem Zwischenschicht-Isolationsfilm 10 ausgebildet. Der Metallfilm 23 als eine Gateelektrode wird in dem Kontaktloch 26 und auf dem Zwischenschicht-Isolationsfilm 10 ausgebildet.
  • Dann wird das Substrat 3 unter Verwendung eines rückseitigen Polierverfahrens zum Polieren der Rückseite des Substrats 3 dünner gemacht. Danach wird der Metallfilm 14 als eine Drainelektrode auf der Rückseite des Substrats 3 ausgebildet. Somit ist die Vorrichtung 100 fertiggestellt.
  • Die Charakteristiken der Vorrichtung 100 gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden wie folgt beschrieben. In dem Verfahren, das in 11A gezeigt ist, wird, nachdem die Gateelektrode 6 ausgebildet worden ist, der Oxidfilm 32 auf der Oberfläche der Gateelektrode 6 und auf der Oberfläche des Substrats 3 ausgebildet, die von dem Oxidfilm 22 freiliegt. Danach wird das Substrat 3 bei einer hohen Temperatur geglüht, welche höher als die Verfahrenstemperatur in dem thermischen Diffusionsverfahren zum Ausbilden des N+-Bereichs 8 ist. Bei diesem Hochtemperatur-Glühverfahren wird die Qualität des Gateisolationsfilms 5 verbessert. Deshalb wird die Zuverlässigkeit des Gateisolationsfilms 5 verbessert. Hierbei wird die Zuverlässigkeit der Vorrichtung 100 getestet, die mit dem Verfahren gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist. Die Zuverlässigkeit einer Vergleichsvorrichtung, die mit einem anderen Verfahren ohne Glühen des Substrats 3 bei einer hohen Temperatur nach dem Ausbilden des Oxidfilms 32 hergestellt wird, wird ebenso getestet.
  • 12 zeigt eine Beziehung zwischen einer kumulativen Ausfallrate und einer Ausfallzeit. 12 zeigt ebenso verschiedene Kurven 112A bis 112D der Vorrichtungen 100, die mit verschiedenen Methoden hergestellt worden sind. Die Kurve 112A zeigt die Vorrichtung 100, die mit dem Verfahren gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist, bei welchem das Substrat 3 bei 1170°C während 30 Minuten geglüht wird. Die Kurve 112B zeigt die Vorrichtung, die mit einem Verfahren hergestellt worden ist, bei welchem das Substrat 3 bei 1100°C während 30 Minuten geglüht worden ist. Die Kurve 112C zeigt die Vorrichtung 100, die mit einem Verfahren hergestellt worden ist, bei welchem das Substrat 3 bei 1050°C während 30 Minuten geglüht worden ist. Die Kurve 112D zeigt die Vorrichtung 100, die mit dem Verfahren hergestellt worden ist, bei welchem das Substrat 3 nicht geglüht worden ist. Hierbei wird der Test bei Vg = 50 V und 150°C durchgeführt.
  • Die Kurve 112A ist niedriger als die Kurve 112D angeordnet. Deshalb wird eine Zufall-Ausfallfunktion (das heißt ein zufälliger Ausfall) in der Kurve 112A verglichen mit der Kurve 112D verringert. Genauer gesagt weist die Vorrichtung 100, die mit dem Verfahren gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hergestellt worden ist, eine niedrige Möglichkeit des zufälligen Ausfalls auf, so dass die Zuverlässigkeit der Vorrichtung 100, das heißt die Zuverlässigkeit des Gateisolationsfilms 5, verbessert wird. Weiterhin zeigen die Vorrichtungen 100, die mit dem Verfahren eines Glühens bei 1050°C und 1100°C hergestellt worden sind, die Kurven 112B und 112C, welche weitestgehend die gleichen wie die Kurve 112C zum Darstellen des Verfahrens ohne Glühen sind. Deshalb weist die Vorrichtung 100, die mit dem Verfahren eines Glühens von niedriger als 1100°C hergestellt worden ist, eine niedrigere Zuverlässigkeit auf, so dass die Zuverlässigkeit nicht ausreichend verbessert ist. Deshalb ist es erforderlich, höher als 1100°C zu glühen.
  • 13 zeigt eine Beziehung zwischen der kumulativen Ausfallrate und der Ausfallzeit. 13 zeigt ebenso verschiedene Kurven 113A bis 113C der Vorrichtungen 100, die mit verschiedenen Verfahren hergestellt worden sind. Die Kurve 113A zeigt die Vorrichtung 100, die mit einem abgeänderten Verfahren gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hergestellt worden ist, bei welchem das Substrat 3 bei 1170°C während 10 Minuten geglüht wird, nachdem der Oxidfilm 32 auf der Gateelektrode 6 in dem in 11A gezeigten Verfahren ausgebildet worden ist. Die Kurve 113B zeigt die Vorrichtungen 100, die mit einem Verfahren hergestellt worden ist, bei welchem das Substrat 3 geglüht wird, nachdem der Gateisolationsfilm 5 in dem in 9B gezeigten Verfahren auf der Innenwand des Grabens 4 ausgebildet worden ist und nachdem der Oxidfilm 32 in dem in 11A gezeigten Verfahren auf der Gateelektrode 6 ausgebildet worden ist. Die Kurve 113C zeigt die Vorrichtung 100, die mit einem Verfahren hergestellt worden ist, bei welchem das Substrat 3 nicht geglüht wird.
  • Die Kurve 113A ist unter der Kurve 113C angeordnet. Deshalb ist die Zufall-Ausfallfunktion in der Kurve 112A verglichen mit der Kurve 113C verringert. Genauer gesagt weist die Vorrichtung 100, die mit dem Verfahren eines Glühens bei 1170°C während 10 Minuten hergestellt worden ist, eine niedrige Möglichkeit des zufälligen Ausfalls auf, so dass die Zuverlässigkeit der Vorrichtung 100, das heißt die Zuverlässigkeit des Gateisolationsfilms 5, verbessert wird. Das heißt, die Verfahrenszeit kann auf kürzer als 30 Minuten verringert werden. Jedoch weist die Vorrichtung 100, die mit dem Verfahren eines Glühens bei 1170°C während 10 Minuten hergestellt worden ist, nachdem der Gateisolationsfilm 5 ausgebildet worden ist und bevor der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet wird, eine niedrigere Zuverlässigkeit auf, so dass die Zufall-Ausfallfunktion nicht ausreichend verringert wird. Deshalb ist es erforderlich, dass das Glühen durchgeführt wird, nachdem der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet worden ist.
  • Die 14A bis 14C zeigen eine Beziehung zwischen dem Herstellungsverfahren und der Spannung und dem kristallinen Defekt, welche in dem Substrat 3 in der Nähe des Grabens 4 erzeugt werden. 14A zeigt die Verfahrenstemperatur in jedem Verfahren. 14B zeigt eine Höhe der Spannung, die in dem Substrat 3 in der Nähe des oberen Abschnitts des Grabens 4 erzeugt wird. 14C zeigt eine Dichte des kristallinen Defekts, der in dem Substrat 3 in der Nähe des Grabens 4 erzeugt wird. In 14A stellt P1 das Verfahren eines Glühens dar, nachdem der Graben 4 ausgebildet worden ist, das in 8A gezeigt ist. P2 stellt das Verfahren eines Ausbildens des Bodenoxidfilms 5a dar, das in 8B gezeigt ist. P3 stellt das Verfahren eines Ausbildens des Oberseiten-Oxidfilms 5c dar, das in 9B gezeigt ist. P4 stellt das Verfahren einer Oxidation der Gateelektrode 6 dar, das in 11A gezeigt ist. P5 stellt das Verfahren eines Glühens bei 1170°C, das heißt das Hochtemperatur-Glühverfahren, dar, das in 11A gezeigt ist. P6 stellt das erste Rückflussverfahren dar. P7 stellt das zweite Rückflussverfahren dar. P8 stellt das Verfahren eines Ausbildens der Metallfilme 11, 23 dar.
  • Wie es in 14B gezeigt ist, wird die Spannung 114B, die gemessen wird, nachdem die Metallfilme 11, 23 als die Gatelektrode und die Sourceelektrode ausgebildet worden sind, in einem Fall erhöht, in dem das Hochtemperaturglühen nicht durchgeführt wird. Genauer gesagt wird die Spannung 114B verglichen mit der Spannung 114A erhöht, die gemessen wird, nachdem der Gateisolationsfilm 5 (das heißt der Oberseiten-Oxidfilm 5c) ausgebildet worden ist und bevor die Gateelektrode 6 ausgebildet wird. Im Gegensatz dazu ist die Spannung 114C, die gemessen wird, nachdem die Metallfilme 11, 23 ausgebildet worden sind, in einem Fall, in dem das Hochtemperaturglühen durchgeführt wird, weitestgehend die gleiche wie die Spannung 114A, die gemessen wird, nachdem der Oberseiten-Oxidfilm 5c ausgebildet worden ist und bevor die Gatelektrode 6 ausgebildet wird.
  • Wie es in 14C gezeigt ist, wird der kristalline Defekt 114E, der in dem Substrat in der Nähe des Grabens 4 erzeugt wird, nachdem der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet worden ist, verglichen mit dem kristallinen Defekt 114D erhöht, der gemessen wird, nachdem der ONO-Film 5d auf der Innenwand ausgebildet worden ist. Danach wird der kristalline Defekt 114F, der gemessen wird, nachdem der Gateisolationsfilm 5 ausgebildet worden ist und bevor die Gateelektrode 6 ausgebildet wird, in einem Fall, in dem das Hochtemperaturglühen nicht durchgeführt wird; weitestgehend der gleiche wie der kristalline Defekt 114E, der gemessen wird, nachdem der Oxidfilm 32 ausgebildet worden ist. Im Gegensatz dazu wird kein kristalliner Defekt 114G, nachdem die Metallfilme 11, 23 ausgebildet worden sind, in einem Fall beobachtet, in dem das Hochtemperaturglühen durchgeführt wird.
  • 15A zeigt eine Beziehung zwischen der Verfahrenstemperatur und der Spannung, die in dem Substrat 3 in der Nähe des oberen Abschnitts des Grabens 4 erzeugt wird. 15B zeigt eine Beziehung zwischen der Verfahrenstemperatur und dem kristallinen Defekt, der in dem Substrat 3 in der Nähe des Grabens 4 erzeugt wird. Diese Beziehungen werden durch die Vorrichtung 100 in dem Herstellungsverfahren gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung erzielt. Hierbei wird auch dann, wenn das Hochtemperaturglühen nicht durchgeführt wird, das erste Rückflussverfahren als eine Wärmebehandlung durchgeführt, nachdem der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet worden ist. Das erste Rückflussverfahren zum Planarisieren des Zwischenschicht-Isolationsfilms 10 wird bei 950°C durchgeführt. Deshalb stellt diese Temperatur, das heißt 950°C, die Verfahrenstemperatur in einem Fall dar, in dem das Hochtemperaturglühen nicht durchgeführt wird.
  • Wie es in den 15A und 15B gezeigt ist, werden, wenn die Verfahrenstemperatur erhöht wird, die Spannung und der kristalline Defekt verringert.
  • In einem Fall, in dem das Hochtemperaturglühen nicht durchgeführt wird, werden der kristalline Defekt und die Spannung erzeugt, die in dem Substrat 3 in der Nähe des Grabens 4 angeordnet sind, nachdem der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet worden ist. Danach bleiben der kristalline Defekt und die Spannung zurück, um in der Nähe des Grabens 4 angeordnet zu werden.
  • Deshalb wird das Hochtemperaturglühen durchgeführt, nachdem der Oxidfilm 32 auf der Gateelektrode 6 ausgebildet worden ist, so dass der kristalline Defekt und die Spannung verringert werden, die in der Nähe des Grabens 4 angeordnet sind. Deshalb wird der Gateisolationsfilm 5 davor geschützt, durch den kristallinen Defekt und die Spannung beschädigt zu werden. Weiterhin wird ebenso die Beschädigung, wie zum Beispiel eine Verzögerung in dem Gateisolationsfilm 5, durch das Hochtemperaturglühen entspannt. Die Beschädigung wird durch die Spannung und den kristallinen Defekt verursacht, die in der Nähe des Grabens 4 erzeugt werden. Daher wird die Zuverlässigkeit des Gateisolationsfilms 5 verbessert. Im Hinblick auf die vorhergehende Erwägung ist es bevorzugt, dass die Glühtemperatur, das heißt die Verfahrenstemperatur bei dem Hochtemperatur-Glühverfahren, derart festgelegt ist, dass sie eine bestimmte Temperatur ist, die ein Beseitigen der Spannung und des kristallinen Defekts in dem Substrat 3 in der Nähe des Grabens 4 und ein Entspannen der Beschädigung in dem Gateisolationsfilm 5 liefert. Im Allgemeinen weist ein transparentes Quarz, das heißt SiO2, welches die gleiche Komponente wie der Gateisolationsfilm 5 ist, den Glühpunkt Ta bei 1150°C auf. Bei dem Glühpunkt Ta kann die innere Verzerrung in dem transparenten Quarz beseitigt werden. Deshalb wird das Gluhen bei gleich oder höher als 1150°C durchgeführt, so dass die innere Verzerrung in dem Gateisolationsfilm 5 ausreichend beseitigt wird. Die obere Grenze der Glühtemperatur ist zum Beispiel 1200°C, welches die maximale Temperatur der Halbleitervorrichtung und die Temperaturfestigkeit des Substrats 3 ist.
  • In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden der P-Bereich 7 als der Kanalbereich, der N+-Bereich 8 als der Sourcebereich und der P-Bodybereich 9 ausgebildet, nachdem das Hochtemperaturglühen durchgeführt worden ist. Wenn der P-Bereich 7, der N+-Bereich 8 und der P-Bodybereich 9 ausgebildet werden, bevor das Hochtemperaturglühen durchgeführt wird, werden Dotierstoffe erneut in den P-Bereich 7, den N+-Bereich 8 und den P-Bodybereich 9 diffundiert, so dass die Bereiche 7 bis 9 deformiert werden. Genauernb gesagt werden die Bereiche 7 bis 9 derart ausgebildet, dass sie eine vorbestimmte Konzentration und ein vorbestimmtes Tiefenprofil aufweisen. Genauer gesagt werden die Bereiche 7 bis 9 derart ausgebildet, dass sie eine vorbestimmte Konzentration und ein vorbestimmtes Tiefenprofil aufweisen Hierbei ist das Tiefenprofil ein Aufbau der Bereiche 7 bis 9, welcher in einer vorbestimmten Tiefe angeordnet ist, die von der Oberfläche des Substrats 3 gemessen wird. Jedoch werden sowohl die Konzentration als auch das Tiefenprofil von dem vorbestimmten Aufbau mit dem Hochtemperaturglühen geändert, welches bei einer Hochtemperatur durchgeführt wird, die höher als die Verfahrenstemperatur einen thermischen Diffusionsverfahrens zum Ausbilden der Bereiche 7 bis 9 ist. Deshalb werden nach dem Hochtemperaturglühen die Bereiche 7 bis 9m derart ausgebildet, dass die Bereiche 7 bis 9 einen vorbestimmten Aufbau, das heißt eine vorbestimmte Konzentration und ein vorbestimmtes Tiefenprofil, aufweisen.
  • In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist die Gateelektrode 6 einen T-förmigen Querschnitt auf, so dass die Abschirmung 6a der Gateelektrode 6 den Gateisolationsfilm 5, das heißt den oberen Oxidfilm 5f, bedeckt, welcher um die Öffnung 4a des Grabens 4 angeordnet ist, wenn es von dem oberen Ansichtspunkt des Substrats 3 betrachtet wird. Genauer gesagt wird die Gateelektrode 6 derart ausgebildet, dass sie die Kante 6b der Abschirmung 6a außerhalb der Kante der Öffnung 4a des Grabens 4 anordnet.
  • Daher bedeckt die Gateelektrode 6 die obere Oberfläche des oberen Oxidfilms 5f, der in der Nähe der Öffnung 4a des Grabens 4 angeordnet ist. Deshalb wird der Opferoxidfilm 5f davor geschützt, geätzt zu werden, wenn der Oxidfilm 22 in dem Verfahren, das in 10C gezeigt ist, geätzt wird. Genauer gesagt wird die obere Oberfläche des oberen Oxidfilms 5f davor geschützt, geätzt zu werden. Deshalb wird der Gateisolationsfilm 5 davor geschützt, in einem Fall eines Ätzens des Oxidfilms 22 beschädigt zu werden, so dass die Zuverlässigkeit des Gateisolationsfilms 5 vor einem Verringern beschränkt wird.
  • Die Länge 6c zwischen der Kante 6b der Abschirmung 6a und der Kante der Öffnung 4a des Grabens 4 sieht vor, einen N+-Bereich 8 als den Sourcebereich auszubilden, der die Kontaktoberfläche 8a zwischen dem N+-Bereich 8 und dem P-Bereich 7 aufweist, der in der Nähe des Grabens 4 angeordnet ist, welcher weitestgehend parallel zu der Oberfläche des Substrats 3 ist. Daher ist die Kontaktoberfläche 8a, das heißt ein Boden des N+-Bereichs 8, weitestgehend parallel zu der Oberfläche des Substrats 3 und kontaktiert der Boden des N+-Bereichs 8 senkrecht die Seitenwand des Grabens 4. Weiterhin ist die Kontaktoberfläche 8a nicht parallel oder senkrecht zu dem oberen Abschnitt des Grabens 4, der in der Nähe der Öffnung 4a des Grabens angeordnet ist, so dass eine Schwellwertspannung der Vorrichtung 100 verhindert wird, von einer vorbestimmten Spannung abzuweichen.
  • Die Länge 6c zwischen der Kante 6b der Abschirmung 6a und der Kante der Öffnung 4a des Grabens 4 kommt in einem Bereich zwischen 0,05 μm und 0,1 μm, wenn die Grabenmaske in dem Verfahren, das in 10C gezeigt ist, beseitigt wird. Hierbei ist die Länge 6c unmittelbar definiert, nachdem die Gateelektrode 6 in dem Verfahren ausgebildet wird, das in 10B gezeigt ist. Deshalb kann die Länge 6c nicht in einem Bereich zwischen 0,05 μm und 0,1 μm sein, nachdem die Vorrichtung 100 fertiggestellt worden ist. Das heißt die Abmessungen der Gateelektrode 6 können in einem Fall geandert werden, in dem die Gateelektrode 6 in den thermischen Verfahren vor und nach der Ionenimplantation oxidiert wird.
  • Nachstehend erfolgt die Beschreibung von Ausgestaltungen der vorliegenden Erfindung.
  • Obgleich der Gateisolationsfilm 5 aus dem ONO-Film 5d und den oberen und unteren Oxidfilmen 5e, 5f besteht, die aus Siliziumoxid bestehen, kann der Gateisolationsfilm 5 aus lediglich dem ONO-Film 5d bestehen. Weiterhin kann der Gateisolationsfilm 5 aus lediglich einem Oxidfilm oder einem anderen Film ausgenommen des ONO-Films 5d bestehen.
  • Obgleich die Gateelektrode 6 den T-förmigen Querschnitt aufweist, kann die Gatelektrode einen I-förmigen Querschnitt aufweisen. In diesem Fall weist die Gateelektrode 6 die Abschirmung 6a nicht auf. Jedoch wird das Hochtemperaturglühen durchgeführt, nachdem die Gateelektrode 6 ausgebildet worden ist, so dass der Gateisolationsfilm 5 verbessert werden kann.
  • Obgleich die Wärmebehandlung durchgeführt wird, um den P-Bereich 7 als den Kanalbereich auszubilden, nachdem das Hochtemperaturglühen durchgeführt worden ist, können das Hochtemperaturglühen und die Wärmebehandlung in einem Fall gleichzeitig durchgeführt werden, in dem die Tiefe des P-Bereichs 7, die von der Oberfläche des Substrats 3 gemessen wird, tiefer ist. Weiterhin kann in diesem Fall einleitend der P-Bereich 7 ausgebildet werden, bevor der Graben 4 ausgebildet wird. Dies ist so, da das thermische Diffusionsverfahren in einem Fall, in dem die Tiefe des P-Bereichs 7 tiefer wird, bei einer Temperatur von höher als 1100°C durchgeführt wird. Hierbei wird in dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung das thermische Diffusionsverfahren bei 1050 bis 1100°C durchgeführt, so dass die Tiefe des P-Bereichs 7 1,5 bis 2 μm wird.
  • Obgleich die Verfahrenstemperatur in dem thermischen Diffusionsverfahren zum Ausbilden des N+-Bereichs 8 als den Sourcebereich niedriger als die Glühtemperatur bei dem Hochtemperatur-Glühverfahren ist, kann das thermische Diffusionsverfahren zum Ausbilden des N+-Bereichs 8 bei 1170°C durchgeführt werden, welches die gleiche Temperatur wie bei dem Hochtemperatur-Glühverfahren ist. Andererseits kann, wenn das thermische Diffusionsverfahren zum Ausbilden des N+-Bereichs bei einer hohen Temperatur wie zum Beispiel 1170°C durchgeführt wird, das Hochtemperatur-Glühverfahren bei der gleichen Temperatur wie die Verfahrenstemperatur in dem thermischen Diffusionsverfahren durchgeführt werden.
  • Obgleich die Maschenstruktur die hexagonal geformten Maschen aufweist, kann die Maschenstruktur andere polygonale Maschen, wie zum Beispiel rechteckig geformte Maschen, aufweisen. Weiterhin kann das Grabengate eine gestreifte Struktur aufweisen, obgleich das Grabengate die Maschenstruktur aufweist.
  • Obgleich die Vorrichtung 100 den N-Kanal-MOSFET, das heißt den DMOS-Transistor, beinhaltet, kann die Vorrichtung 100 eine andere Leistungsvorrichtung, die eine MOS-Struktur mit einem Grabengate aufweist, wie zum Beispiel einen P-Kanal-MOSFET und einen IGBT aufweisen. Der P-Kanal-MOSFET weist eine unterschiedliche Leitfähigkeit auf, welche zu der Leitfähigkeit des N-Kanal-MOSFET entgegengesetzt ist. Der IGBT weist ein Substrat und eine Driftschicht auf, die unterschiedliche Leitfähigkeiten aufweisen, welche zu den Leitfähigkeiten des Substrats 3 und N–-Driftschicht 2 in dem N-Kanal-MOSFET unterschiedlich sind. Weiterhin kann die Vorrichtung 100 eine andere Vorrichtung beinhalten, die einen Grabenkondensator aufweist, bei welchem eine obere Elektrode in einem Graben in einem Substrat durch einen Zwischenschicht-Isolationsfilm ausgebildet ist. Weiterhin kann die Vorrichtung 100 eine andere Vorrichtung aufweisen, welche eine Grabengatestruktur aufweist, bei welcher ein leitender Film in einem Graben durch einen Isolationsfilm ausgebildet ist.
  • Ein zuvor beschriebenes erfindungsgemäßes Verfahren zum Herstellen einer Halbleitervorrichtung weist die folgenden Schritte eines Ausbildens eines Grabens in einem Substrat, eines Ausbildens eines leitenden Films in dem Graben durch einen Isolationsfilm und eines derartigen Glühens des Substrats bei einer Glühtemperatur nach dem Schritt eines Ausbildens des leitenden Films, dass eine Beschädigung in dem Isolationsfilm bei der Glühtemperatur beseitigt wird. Die mit dem vorhergehenden Verfahren hergestellte Vorrichtung weist eine hohe Zuverlässigkeit auf.

Claims (22)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (100), das die folgenden Schritte aufweist: Ausbilden eines Grabens (4) mit einer Innenwand in einem Substrat (3); Ausbilden eines Isolationsfilms (5) auf der Innenwand des Grabens (4); Ausbilden eines leitenden Films (6) in dem Graben (4) durch den Isolationsfilm (5); und Glühen des Substrats (3) bei einer Glühtemperatur gleich oder höher als 1150°C nach dem Schritt des Ausbilden des leitenden Films (6).
  2. Verfahren nach Anspruch 1, wobei das Substrat (3) aus Silizium besteht.
  3. Verfahren nach Anspruch 1 oder 2, wobei der leitende Film (6) aus dotiertem polykristallinen Silizium besteht, und der Isolationsfilm (5) aus Siliziumoxid und Siliziumnitrid besteht.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Isolationsfilm (5) einen Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) und obere und untere Oxidfilme (5e, 5f) aufweist, der Graben (4) eine Seitenwand und obere und untere Abschnitte aufweist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) auf der Seitenwand des Grabens (4) angeordnet ist, der obere Oxidfilm (5f) auf dem oberen Abschnitt des Grabens (4) angeordnet ist und der untere Oxidfilm (5e) auf dem unteren Abschnitt des Grabens (4) angeordnet ist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) einen Siliziumoxidfilm (5a), einen Siliziumnitridfilm (5b) und einen weiteren Siliziumoxidfilm (5c) aufweist, und die oberen und unteren Oxidfilme (5e, 5f) aus Siliziumoxid bestehen.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das weiterhin den folgenden Schritt aufweist: Ausbilden eines Sourcebereichs (8) mit einer Kontaktoberfläche (8a) zwischen dem Sourcebereich (8) und dem Substrat (3), welcher in der Nähe des Grabens (4) angeordnet ist und weitestgehend parallel zu dem Substrat (3) ist, wobei der leitende Film (6) in dem Graben (4) eine Gateelektrode (6) vorsieht, die Gateelektrode (6) eine Abschirmung (6a) zum derartigen Bedecken des oberen Oxidfilms (5f) aufweist, dass die Gateelektrode (6) einen T-förmigen Querschnitt aufweist, die Abschirmung (6a) der Gateelektrode (6) eine Kante (6b) aufweist, welche in einem vorbestimmten Abstand (6c) von einer Kante der Öffnung (4a) des Grabens (4) angeordnet ist, und der vorbestimmte Abstand (6c) derart vorbestimmt wird, dass ein Ausbilden des Sourcebereichs (8) nicht verhindert wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Vorrichtung (100) einen Zellenbereich (40) und einen Gateleiterdrahtbereich (41) aufweist, der Zellenbereich (40) eine Mehrzahl von Zellen aufweist, von denen jeder als ein Transistor arbeitet, und der Gateleiterdrahtbereich (41) einen Gateleiterdraht aufweist.
  7. Verfahren nach Anspruch 6, wobei der Transistor ein N-Kanal-MOSFET, ein P-Kanal-MOSFET oder ein IGBT ist.
  8. Verfahren nach Anspruch 1, das weiterhin die folgenden Schritte aufweist: Implantieren von Störstellen in das Substrat (3) unter Verwendung einer Gateelektrode (6) als eine Maske nach dem Schritt des Ausbildens des leitenden Films (6), welcher die Gateelektrode (6) bildet; und Durchführen eines thermischen Diffusionsverfahrens zum derartigen Diffundieren der Störstellen, dass ein Sourcebereich (8) ausgebildet wird, der an den Graben (4) angrenzt und auf einer Oberfläche des Substrats (3) angeordnet ist.
  9. Verfahren nach Anspruch 8, wobei das thermische Diffusionsverfahren bei einer Verfahrenstemperatur durchgeführt wird, und die Glühtemperatur in dem Schritt eines Glühens höher als die Verfahrenstemperatur in dem Schritt eines Durchführens des thermischen Diffusionsverfahrens ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei der Isolationsfilm (5) einen Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) und obere und untere Oxidfilme (5e, 5f) aufweist, der Graben (4) eine Seitenwand und obere und untere Abschnitte aufweist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) auf der Seitenwand des Grabens (4) angeordnet ist, der obere Oxidfilm (5f) auf dem oberen Abschnitt des Grabens (4) angeordnet ist und der untere Oxidfilm (5e) auf dem unteren Abschnitt des Grabens (4) angeordnet ist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) einen Siliziumoxidfilm (5a), einen Siliziumnitridfilm (5b) und einen weiteren Siliziumoxidfilm (5c) aufweist, und die oberen und unteren Oxidfilme (5e, 5f) aus Siliziumoxid bestehen.
  11. Verfahren nach Anspruch 10, das weiterhin den folgenden Schritt aufweist: Ausbilden eines Sourcebereichs (8) mit einer Kontaktoberfläche (8a) zwischen dem Sourcebereich (8) und dem Substrat (3), welcher in der Nähe des Grabens (4) angeordnet ist und weitestgehend parallel zu dem Substrat (3) ist, wobei der leitende Film (6) in dem Graben (4) eine Gateelektrode (6) vorsieht, die Gateelektrode (6) eine Abschirmung (6a) zum derartigen Bedecken des oberen Oxidfilms (5f) aufweist, dass die Gateelektrode (6) einen T-förmigen Querschnitt aufweist, die Abschirmung (6a) der Gateelektrode (6) eine Kante (6b) aufweist, welche in einem vorbestimmten Abstand (6c) von einer Kante einer Öffnung (4a) des Grabens (4) angeordnet ist, und der vorbestimmte Abstand (6c) derart vorbestimmt wird, dass ein Ausbilden des Sourcebereichs (8) nicht verhindert wird.
  12. Verfahren nach Anspruch 11, wobei der Abstand (6c) zwischen der Kante (6b) der Abschirmung (6a) und der Kante der Öffnung (4a) des Grabens (4) in einem Bereich zwischen 0,05 μm und 0,1 μm ist.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei die Glühtemperatur in dem Schritt eines Glühens gleich oder höher als 1150°C ist, und das Substrat (3) in dem Schritt eines Glühens in einer Edelgasatmosphäre geglüht wird.
  14. Halbleitervorrichtung mit einer Grabengatestruktur, die aufweist: ein Halbleitersubstrat (3), das einen Graben (4) mit einer Innenwand aufweist, die in dem Substrat (3) angeordnet ist; einen Isolationsfilm (5), der auf der Innenwand des Grabens (4) angeordnet ist; eine Gateelektrode (6), die durch den Isolationsfilm (5) in dem Graben (4) angeordnet ist; und einen Sourcebereich (8), der an den Graben (4) angrenzt und auf einem Oberflächenabschnitt des Substrats (3) angeordnet ist, wobei der Isolationsfilm (5) keine Beschädigung darin aufweist.
  15. Vorrichtung nach Anspruch 14, wobei der Isolationsfilm (5) einen Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) und obere und untere Oxidfilme (5e, 5f) aufweist, der Graben (4) eine Seitenwand und obere und untere Abschnitte aufweist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) auf der Seitenwand des Grabens (4) angeordnet ist, der obere Oxidfilm (5f) auf dem oberen Abschnitt des Grabens (4) angeordnet ist und der untere Oxidfilm (5e) auf dem unteren Abschnitt des Grabens (4) angeordnet ist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) einen Siliziumoxidfilm (5a), einen Siliziumnitridfilm (5b), und einen weiteren Siliziumoxidfilm (5c) aufweist, und die oberen und unteren Oxidfilme (5e, 5f) aus Siliziumoxid bestehen.
  16. Vorrichtung nach Anspruch 15, wobei die Gateelektrode (6) eine Abschirmung (6a) zum derartigen Bedecken des oberen Oxidfilms (5f) aufweist, dass die Gateelektrode (6) einen T-förmigen Querschnitt aufweist, und die Abschirmung (6a) der Gateelektrode (6) eine Kante (6b) aufweist, welche in einem vorbestimmten Abstand (6c) von einer Kante der Öffnung (4a) des Grabens (4) angeordnet ist.
  17. Vorrichtung nach Anspruch 16, wobei der Sourcebereich auf eine derartige Weise vorbereitet ist, dass Störstellen unter Verwendung der Gateelektrode (6) als eine Maske in das Substrat (3) implantiert werden und dann die Störstellen mit einem thermischen Diffusionsverfahren diffundiert werden, die Beschädigung in dem Isolationsbereich (5) auf eine derartige Weise beseitigt ist, dass der Isolationsfilm (5) bei einer Glühtemperatur geglüht wird, nachdem die Gateelektrode (6) ausgebildet worden ist, und der vorbestimmte Abstand (6c) derart vorbestimmt ist, dass ein Ausbilden des Sourcebereichs (8) nicht verhindert wird.
  18. Vorrichtung nach Anspruch 17, wobei das Substrat (3) aus Silizium besteht, und die Glühtemperatur gleich oder höher als 1150°C ist.
  19. Vorrichtung nach einem der Ansprüche 14 bis 18, wobei die Gateelektrode (6) aus dotiertem polykristallinen Silizium besteht und der Isolationsfilm (5) einen Siliziumoxidfilm (5a, 5c, 5e, 5f) und einen Siliziumnitridfilm (5b) aufweist.
  20. Vorrichtung nach einem der Ansprüche 14 bis 19, wobei der Isolationsfilm (5) einen Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) und obere und untere Oxidfilme (5e, 5f) aufweist, der Graben (4) eine Seitenwand und obere und untere Abschnitte aufweist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) auf einer Seitenwand des Grabens (4) angeordnet ist, der obere Oxidfilm (5f) auf einem oberen Abschnitt des Grabens (4) angeordnet ist und der untere Oxidfilm (5e) auf einem unteren Abschnitt des Grabens (4) angeordnet ist, der Oxid/Nitrid/Oxidfilm (5a, 5b, 5c, 5d) einen Siliziumoxidfilm (5a), einen Siliziumnitridfilm (5b) und einen weiteren Siliziumoxidfilm (5c) aufweist, und die oberen und unteren Oxidfilme (5e, 5f) aus Siliziumoxid bestehen.
  21. Vorrichtung nach einem der Ansprüche 14 bis 20, die weiterhin aufweist: einen Zellenbereich (40) und einen Gateleiterdrahtbereich (41), wobei der Zellenbereich (40) eine Mehrzahl von Zellen aufweist, von denen jeder als ein Transistor arbeitet, und der Gateleiterdrahtbereich (41) einen Gateleiterdraht aufweist.
  22. Vorrichtung nach Anspruch 21, wobei der Transistor ein N-Kanal-MOSFET, ein P-Kanal-MOSFET oder ein IGBT ist.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667264B2 (en) * 2004-09-27 2010-02-23 Alpha And Omega Semiconductor Limited Shallow source MOSFET
JP2006173281A (ja) * 2004-12-14 2006-06-29 Denso Corp 半導体装置およびその製造方法
CN101202232B (zh) * 2006-12-15 2012-06-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法及半导体器件
US8097921B2 (en) 2007-11-09 2012-01-17 Denso Corporation Semiconductor device with high-breakdown-voltage transistor
US8310001B2 (en) * 2008-07-15 2012-11-13 Maxpower Semiconductor Inc. MOSFET switch with embedded electrostatic charge
KR101014237B1 (ko) * 2008-10-29 2011-02-14 주식회사 케이이씨 전력용 반도체 장치 및 그 제조 방법
CN102484069A (zh) 2009-09-07 2012-05-30 罗姆股份有限公司 半导体装置及其制造方法
JP5369300B2 (ja) * 2009-09-16 2013-12-18 三菱電機株式会社 半導体装置およびその製造方法
JP5452195B2 (ja) * 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
CN103430315B (zh) 2010-12-20 2017-03-01 香港科技大学 栅介质中具有电荷俘获材料的功率半导体场效应晶体管结构
JP6026528B2 (ja) * 2011-07-14 2016-11-16 アーベーベー・テヒノロギー・アーゲー 絶縁ゲート型バイポーラトランジスタ
CN102332400B (zh) * 2011-07-28 2016-06-01 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
CN102768948A (zh) * 2011-10-13 2012-11-07 上海华虹Nec电子有限公司 增强沟槽型igbt可靠性器件制造方法
WO2013114477A1 (ja) * 2012-01-31 2013-08-08 パナソニック株式会社 半導体装置及びその製造方法
JP5223040B1 (ja) * 2012-01-31 2013-06-26 パナソニック株式会社 半導体装置及びその製造方法
JP6112700B2 (ja) * 2012-08-17 2017-04-12 ローム株式会社 半導体装置
JP6102140B2 (ja) * 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
CN103021869A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 沟槽功率器件的制作方法
JP2015023251A (ja) * 2013-07-23 2015-02-02 ソニー株式会社 多層配線基板およびその製造方法、並びに半導体製品
JP6235298B2 (ja) * 2013-10-21 2017-11-22 新日本無線株式会社 半導体装置およびその製造方法
CN105575813A (zh) * 2014-10-16 2016-05-11 北大方正集团有限公司 一种高压vdmos器件及其制作方法
CN104681413A (zh) * 2015-02-25 2015-06-03 苏州工业园区纳米产业技术研究院有限公司 低应力多晶硅薄膜的制作方法
JP7215878B2 (ja) 2018-10-31 2023-01-31 ラピスセミコンダクタ株式会社 半導体ウェハの製造方法および半導体装置
CN111009577A (zh) * 2019-12-03 2020-04-14 深圳市锐骏半导体股份有限公司 一种改善沟槽型金属氧化物半导体栅源漏电的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163051A (en) * 1995-08-24 2000-12-19 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP2001127072A (ja) * 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置
JP2001196587A (ja) * 2000-01-14 2001-07-19 Denso Corp 半導体装置およびその製造方法
DE10101568A1 (de) * 2000-01-14 2001-07-19 Denso Corp Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2011127284A (ja) * 2009-12-15 2011-06-30 Nitto Seiko Co Ltd 貫入ロッド

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4544418A (en) * 1984-04-16 1985-10-01 Gibbons James F Process for high temperature surface reactions in semiconductor material
US4740483A (en) * 1987-03-02 1988-04-26 Motorola, Inc. Selective LPCVD tungsten deposition by nitridation of a dielectric
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
US5285102A (en) * 1991-07-25 1994-02-08 Texas Instruments Incorporated Method of forming a planarized insulation layer
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US5946581A (en) * 1997-01-08 1999-08-31 Advanced Micro Devices Method of manufacturing a semiconductor device by doping an active region after formation of a relatively thick oxide layer
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
US6080618A (en) * 1998-03-31 2000-06-27 Siemens Aktiengesellschaft Controllability of a buried device layer
US5945704A (en) * 1998-04-06 1999-08-31 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
US6018174A (en) * 1998-04-06 2000-01-25 Siemens Aktiengesellschaft Bottle-shaped trench capacitor with epi buried layer
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
US6303410B1 (en) * 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
JPH11345877A (ja) * 1998-06-03 1999-12-14 Mitsubishi Electric Corp 半導体装置
US6218300B1 (en) * 1998-06-12 2001-04-17 Applied Materials, Inc. Method and apparatus for forming a titanium doped tantalum pentaoxide dielectric layer using CVD
JP2000031265A (ja) * 1998-07-14 2000-01-28 Nec Corp 半導体装置の製造方法
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
US6150222A (en) * 1999-01-07 2000-11-21 Advanced Micro Devices, Inc. Method of making a high performance transistor with elevated spacer formation and self-aligned channel regions
US6010948A (en) * 1999-02-05 2000-01-04 Taiwan Semiconductor Manufacturing Company Shallow trench isolation process employing a BPSG trench fill
US6136674A (en) * 1999-02-08 2000-10-24 Advanced Micro Devices, Inc. Mosfet with gate plug using differential oxide growth
US6063657A (en) * 1999-02-22 2000-05-16 International Business Machines Corporation Method of forming a buried strap in a DRAM
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
US20020052119A1 (en) * 1999-03-31 2002-05-02 Patrick A. Van Cleemput In-situ flowing bpsg gap fill process using hdp
US6404007B1 (en) * 1999-04-05 2002-06-11 Fairchild Semiconductor Corporation Trench transistor with superior gate dielectric
US6066527A (en) * 1999-07-26 2000-05-23 Infineon Technologies North America Corp. Buried strap poly etch back (BSPE) process
US6218866B1 (en) * 1999-10-12 2001-04-17 National Semiconductor Corporation Semiconductor device for prevention of a floating gate condition on an input node of a MOS logic circuit and a method for its manufacture
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
US6437381B1 (en) * 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
US6350665B1 (en) * 2000-04-28 2002-02-26 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
WO2002069394A1 (en) * 2001-02-27 2002-09-06 Fairchild Semiconductor Corporation Process for depositing and planarizing bpsg for dense trench mosfet application
US6784101B1 (en) * 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163051A (en) * 1995-08-24 2000-12-19 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP2001127072A (ja) * 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置
JP2001196587A (ja) * 2000-01-14 2001-07-19 Denso Corp 半導体装置およびその製造方法
DE10101568A1 (de) * 2000-01-14 2001-07-19 Denso Corp Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2011127284A (ja) * 2009-12-15 2011-06-30 Nitto Seiko Co Ltd 貫入ロッド

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