CN205177808U - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN205177808U
CN205177808U CN201520939628.8U CN201520939628U CN205177808U CN 205177808 U CN205177808 U CN 205177808U CN 201520939628 U CN201520939628 U CN 201520939628U CN 205177808 U CN205177808 U CN 205177808U
Authority
CN
China
Prior art keywords
chip
packaging structure
primer
bearing face
guide vane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520939628.8U
Other languages
English (en)
Inventor
张文远
陈伟政
宫振越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
VIA Alliance Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by VIA Alliance Semiconductor Co Ltd filed Critical VIA Alliance Semiconductor Co Ltd
Application granted granted Critical
Publication of CN205177808U publication Critical patent/CN205177808U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本实用新型公开一种芯片封装结构，包括基板、芯片、底胶以及多个限位块。基板具有芯片承载面，而芯片配置于芯片承载面上，并电性连接至基板。底胶配置于芯片与芯片承载面之间。限位块配置于芯片承载面上，且分别对应于芯片的多个角落，以抵挡底胶。此芯片封装结构具有较佳的可靠度。

Description

芯片封装结构
技术领域
本实用新型涉及一种封装结构，尤其涉及一种芯片封装结构。
背景技术
有别于将芯片设置于基板上，再用引线接合的方式将芯片与基板电性连接的封装技术，覆晶封装技术是于芯片的主动面形成凸块(bump)，然后将芯片的主动面朝向基板，使凸块与基板直接连接。覆晶封装技术可以达到低信号干扰、电性佳、低连接电路损耗等优点。
图1是现有技术的一种覆晶封装结构的剖视示意图。请参照图1，现有技术的覆晶封装结构100包括基板110、芯片120、多个凸块130以及底胶140。凸块130形成于芯片120的主动面121，并且连接至基板110，以使芯片120透过凸块130而与基板110电性连接。底胶140配置于基板110与芯片120之间，以保护基板110与芯片120之间的电性连接部位。
然而，在现有技术技术中，未固化的底胶140容易有溢流或不足的情形，导致芯片120的边缘无法被底胶140良好包覆，尤其是在芯片120的角落。因此，如区域A所示，部分凸块130将被底胶140暴露出，而无法获得保护，因而容易被碰触到，且容易受损。此外，在测试过程中，当测试治具的施力过大或施力不平均，芯片120容易产生角落碎裂的情形。
实用新型内容
本实用新型提供一种芯片封装结构，其具有较佳的可靠度。
为达上述优点或其他优点，本实用新型一实施例提出一种芯片封装结构，其包括基板、芯片、底胶以及多个限位块。基板具有芯片承载面，而芯片配置于芯片承载面上，并电性连接至基板。底胶配置于芯片与芯片承载面之间。限位块配置于芯片承载面上，且分别对应于芯片的多个角落，以抵挡底胶。
在本实用新型的芯片封装结构中，由于芯片承载面上设有限位块对应于芯片的角落，以抵挡底胶，所以能改善底胶溢流或不足的情形，从而确保底胶能完整包覆芯片底面以及设置于芯片底面的电性连接部(如凸块)。因此，本实用新型的芯片封装结构具有较佳的可靠度。
上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是现有技术的一种覆晶封装结构的剖视示意图。
图2A与图2B分别为本实用新型一实施例的芯片封装结构的剖面示意图及俯视示意图。
图3为本实用新型另一实施例的芯片封装结构的俯视示意图。
图4为本实用新型另一实施例的芯片封装结构的俯视示意图。
图5为本实用新型另一实施例的芯片封装结构的俯视示意图。
图6为本实用新型另一实施例的芯片封装结构的剖视示意图。
具体实施方式
图2A与图2B分别为本实用新型一实施例的芯片封装结构的剖面示意图及俯视示意图。请参照图2A与图2B，本实施例的芯片封装结构200包括基板210、芯片220、底胶230以及多个限位块240。基板210具有芯片承载面211，而芯片220配置于芯片承载面211上，并电性连接至基板210。底胶230配置于芯片220与芯片承载面211之间。限位块240配置于芯片承载面211上，且分别对应于芯片220的多个角落221，以抵挡底胶230。
芯片封装结构200例如更包括多个凸块250，连接于芯片220与芯片承载面211之间，以使芯片220电性连接至基板210。具体而言，基板210的芯片承载面211例如具有多个接垫(图未示)。凸块250是配置于芯片220的面向基板210的主动面222，且这些凸块250对应连接于芯片承载面211上的多个接垫，以使芯片250通过凸块250而电性连接至基板210。底胶230则包覆这些凸块250。此外，芯片封装结构200还可包括多个焊球260，配置于基板210的与芯片承载面211相对的底面212上，以使芯片封装结构200能通过焊球260而电性连接至其他元件，如电路板。
在本实施例中，由于注入于芯片220与芯片承载面211之间的底胶230未固化前会有溢流的情形，所以底胶230会延伸出芯片220于芯片承载面211所对应的范围外。若未固化的底胶230溢流的情形严重，容易导致芯片220边缘的底胶230厚度不足而无法完整包覆凸块250，其中邻近芯片220的角落221的凸块250较容易出现未被底胶230完整包覆的情形。因此，本实施例将限位块240对应于芯片220的角落221设置，当未固化的底胶230溢流至限位块240时会被限位块240阻挡，所以限位块240能聚集更多未固化的底胶230，以完整包覆位于芯片220的角落221的凸块250。此外，若限位块240聚集的底胶230的高度够高，底胶230的对应于角落221的部分除了连接于限位块240以外，还可进一步连接于芯片220的多个侧壁223，以确保凸块250及芯片220的主动面222能完整地被底胶230包覆。
在本实施例中，各限位块240可为金属限位块，其不易因底胶230推挤而变形，有利于底胶230的聚集。金属限位块的材质可以包括铜，但不以此为限。在一实施例中，可在基板210的制作过程中，以金属沉积的方式于基板210上形成限位块240。此外，各限位块240的顶面241至芯片承载面211的距离D1例如是小于或等于芯片220的顶面224至芯片承载面211的距离D2。若距离D1大于距离D2(即限位块240的顶面241高于芯片220的顶面224)，则在芯片封装结构200的测试过程中，测试治具会受到限位块240的影响而无法压在芯片220上，因而无法进行测试。
在一实施例中，各限位块240与其所对应的角落221之间的距离D3例如约1公厘，限位块240的宽度W例如约为100微米，而限位块240的总长L例如约1.6-1.7公厘。然而，上述这些数值仅为举例，实际上可依不同的规格或设计需求而调整。此外，各限位块240的形状例如为L形，但本实用新型并不以此为限。举例来说，图3的各限位块240a的形状例如为直条形，图4的各限位块240b的形状例如为弯月形，图5的各限位块240c的形状例如为圆弧形。
图6是本实用新型另一实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构201与上述的芯片封装结构200相似，差异处在于芯片封装结构201中，各限位块240d具有定位柱242，插入基板210a中，以使限位块240d与基板210a能更稳固地结合。各限位块240d的定位柱242的数量可为一个或多个。在一实施例中，可先于基板210a形成凹槽213，之后以金属沉积的方式于凹槽213先形成定位柱242后，再形成限位块240d的位于基板210a上方的部分。在一实施例中，定位柱242及限位块240d可一体成型。
在本实用新型的芯片封装结构中，由于芯片承载面上设有限位块对应于芯片的角落，以抵挡底胶，所以能改善底胶溢流或不足的情形，从而确保底胶能完整包覆芯片底面以及设置于芯片底面的电性连接部(如凸块)。因此，本实用新型的芯片封装结构具有较佳的可靠度。
以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型,任何熟悉本专业的技术人员,在不脱离本实用新型技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims (9)

1.一种芯片封装结构，其特征在于，包括：
基板，具有芯片承载面；
芯片，配置于所述芯片承载面上，并电性连接至所述基板；
底胶，配置于所述芯片与所述芯片承载面之间；以及
多个限位块，配置于所述芯片承载面上，且分别对应于所述芯片的多个角落，以抵挡所述底胶。
2.如权利要求1所述的芯片封装结构，其特征在于，所述底胶延伸出所述芯片于所述芯片承载面所对应的范围外，且所述底胶的对应于所述角落的部分连接于所述限位块。
3.如权利要求2所述的芯片封装结构，其特征在于，所述底胶的对应于所述角落的部分更连接于所述芯片的多个侧壁。
4.如权利要求1所述的芯片封装结构，其特征在于，各所述限位块的顶面至所述芯片承载面的距离小于或等于所述芯片的顶面至所述芯片承载面的距离。
5.如权利要求1所述的芯片封装结构，其特征在于，各所述限位块具有至少一个定位柱，插入所述基板中。
6.如权利要求1所述的芯片封装结构，其特征在于，各所述限位块呈L形、直条形、弯月形或圆弧形。
7.如权利要求1所述的芯片封装结构，其特征在于，各所述限位块为金属限位块。
8.如权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构，更包括多个凸块，连接于所述芯片与所述芯片承载面之间，以使所述芯片电性连接至所述基板，其中所述底胶包覆所述凸块。
9.如权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构，更包括多个焊球，配置于所述基板的与所述芯片承载面相对的底面上。
CN201520939628.8U 2015-11-18 2015-11-23 芯片封装结构 Active CN205177808U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104218524U TWM517910U (zh) 2015-11-18 2015-11-18 晶片封裝結構
TW104218524 2015-11-18

Publications (1)

Publication Number Publication Date
CN205177808U true CN205177808U (zh) 2016-04-20

Family

ID=55741760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520939628.8U Active CN205177808U (zh) 2015-11-18 2015-11-23 芯片封装结构

Country Status (2)

Country Link
CN (1) CN205177808U (zh)
TW (1) TWM517910U (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106378567A (zh) * 2016-10-20 2017-02-08 北方电子研究院安徽有限公司 一种平行缝焊工装夹具
CN107464790A (zh) * 2016-08-29 2017-12-12 上海兆芯集成电路有限公司 晶片封装阵列以及晶片封装体
CN110034028A (zh) * 2019-03-29 2019-07-19 上海中航光电子有限公司 芯片封装方法和芯片封装结构
CN113793810A (zh) * 2021-09-22 2021-12-14 宁波港波电子有限公司 一种芯片防溢胶封装方法和封装结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612862B (zh) * 2016-09-22 2018-01-21 Tong Hsing Electronic Industries Ltd 具晶片定位結構的電子模組及其晶片安裝方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464790A (zh) * 2016-08-29 2017-12-12 上海兆芯集成电路有限公司 晶片封装阵列以及晶片封装体
CN106378567A (zh) * 2016-10-20 2017-02-08 北方电子研究院安徽有限公司 一种平行缝焊工装夹具
CN106378567B (zh) * 2016-10-20 2018-07-13 北方电子研究院安徽有限公司 一种平行缝焊工装夹具
CN110034028A (zh) * 2019-03-29 2019-07-19 上海中航光电子有限公司 芯片封装方法和芯片封装结构
CN113793810A (zh) * 2021-09-22 2021-12-14 宁波港波电子有限公司 一种芯片防溢胶封装方法和封装结构

Also Published As

Publication number Publication date
TWM517910U (zh) 2016-02-21

Similar Documents

Publication Publication Date Title
CN205177808U (zh) 芯片封装结构
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
KR101964763B1 (ko) 센싱칩 패키징 어셈블리, 이를 포함하는 전자장치 및 센싱칩 패키징 어셈블리의 제조방법
CN204834611U (zh) 引线框架及其单元、半导体封装结构及其单元
CN102548214B (zh) 电路装置及其制造方法
CN104821302A (zh) 半导体装置
KR101647863B1 (ko) 반도체 장치
CN101150119A (zh) 堆叠半导体封装及其制造方法
CN102217059A (zh) 一种封装用绝缘环、绝缘环组合件和封装体
CN105374788A (zh) 堆叠式倒装芯片封装结构及其制造方法
CN102208391A (zh) 具有凹陷的单元片接合区域的引线框
CN202443963U (zh) 半导体基板封装构造
TW201508895A (zh) 具有偏向堆疊元件的封裝模組
CN107799476B (zh) 具有挡止件的封装基板及感测器封装结构
CN103515333A (zh) 半导体封装结构
CN203774319U (zh) 堆叠式封装结构
CN103000599A (zh) 覆晶封装结构及其形成方法
CN105990155A (zh) 芯片封装基板、芯片封装结构及其制作方法
CN205303448U (zh) 一种芯片封装结构
KR20150032497A (ko) 반도체 장치
US20110121454A1 (en) Stack semiconductor package and method for manufacturing the same
CN205428920U (zh) 一种存储盘芯片阶梯式多叠层封装结构
CN102556938B (zh) 芯片叠层封装结构及其制造方法
CN205231050U (zh) 一种引线框管脚铜桥式封装结构
CN106096703B (zh) 无间隙触点智能卡芯片模块、智能卡及其制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.

CP01 Change in the name or title of a patent holder