TWM517910U - 晶片封裝結構 - Google Patents

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張文遠
陳偉政
宮振越
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上海兆芯集成電路有限公司
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

晶片封裝結構
本創作是有關於一種封裝結構，且特別是有關於一種晶片封裝結構。
有別於將晶片設置於基板上，再用打線接合的方式將晶片與基板電性連接的封裝技術，覆晶封裝技術是於晶片的主動面形成凸塊(bump)，然後將晶片的主動面朝向基板，使凸塊與基板直接連接。覆晶封裝技術可以達到低訊號干擾、電性佳、低連接電路損耗等優點。
圖1是習知一種覆晶封裝結構的剖視示意圖。請參照圖1，習知的覆晶封裝結構100包括基板110、晶片120、多個凸塊130以及底膠140。凸塊130形成於晶片120的主動面121，並且連接至基板110，以使晶片120透過凸塊130而與基板110電性連接。底膠140配置於基板110與晶片120之間，以保護基板110與晶片120之間的電性連接部位。
然而，在習知技術中，未固化的底膠140容易有溢流或不足的情形，導致晶片120的邊緣無法被底膠140良好地包覆，尤其是在晶片120的角落。因此，如區域A所示，部分凸塊130將被底膠140暴露出，而無法獲得保護，因而容易被碰觸到，且容易受損。此外，在測試過程中，當測試治具的施力過大或施力不平均，晶片120容易產生角落碎裂的情形。
本創作提供一種晶片封裝結構，其具有較佳的可靠度。
為達上述優點或其他優點，本創作一實施例提出一種晶片封裝結構，其包括基板、晶片、底膠以及多個限位塊。基板具有晶片承載面，而晶片配置於晶片承載面上，並電性連接至基板。底膠配置於晶片與晶片承載面之間。限位塊配置於晶片承載面上，且分別對應於晶片的多個角落，以抵擋底膠。
在本創作的晶片封裝結構中，由於晶片承載面上設有限位塊對應於晶片的角落，以抵擋底膠，所以能改善底膠溢流或不足的情形，進而確保底膠能完整包覆晶片底面以及設置於晶片底面的電性連接部(如凸塊)。因此，本創作的晶片封裝結構具有較佳的可靠度。
為讓本創作之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧晶片封裝結構
110‧‧‧基板
120‧‧‧晶片
121‧‧‧主動面
130‧‧‧凸塊
140‧‧‧底膠
200‧‧‧晶片封裝結構
210‧‧‧基板
211‧‧‧晶片承載面
212‧‧‧底面
220‧‧‧晶片
221‧‧‧角落
222‧‧‧主動面
223‧‧‧側壁
224‧‧‧頂面
221‧‧‧角落
230‧‧‧底膠
240‧‧‧限位塊
241‧‧‧頂面
250‧‧‧凸塊
260‧‧‧焊球
A‧‧‧區域
D1、D2、D3‧‧‧距離
L‧‧‧總長
W‧‧‧寬度
圖1是習知一種覆晶封裝結構的剖視示意圖。
圖2A與圖2B分別為本創作一實施例之晶片封裝結構的剖面示意圖及俯視示意圖。
圖3為本創作另一實施例之晶片封裝結構的俯視示意圖。
圖4為本創作另一實施例之晶片封裝結構的俯視示意圖。
圖5為本創作另一實施例之晶片封裝結構的俯視示意圖。
圖6為本創作另一實施例之晶片封裝結構的剖視示意圖。
圖2A與圖2B分別為本創作一實施例之晶片封裝結構的剖面示意圖及俯視示意圖。請參照圖2A與圖2B，本實施例的晶片封裝結構200包括基板210、晶片220、底膠230以及多個限位塊240。基板210具有晶片承載面211，而晶片220配置於晶片承載面211上，並電性連接至基板210。底膠230配置於晶片220與晶片承載面211之間。限位塊240配置於晶片承載面211上，且分別對應於晶片220的多個角落221，以抵擋底膠230。
晶片封裝結構200例如更包括多個凸塊250，連接於晶片220與晶片承載面211之間，以使晶片220電性連接至基板210。具體而言，基板210的晶片承載面211例如具有多個接墊(圖未示)。凸塊250是配置於晶片220之面向基板210的主動面222，且這些凸塊250對應連接於晶片承載面211上的多個接墊，以使晶片250透過凸塊250而電性連接至基板210。底膠230則包覆這些凸塊250。此外，晶片封裝結構200可更包括多個焊球260，配置於基板210之與晶片承載面211相對的底面212上，以使晶片封裝結構200能透過焊球260而電性連接至其他元件，如電路板。
在本實施例中，由於注入於晶片220與晶片承載面211之間的底膠230未固化前會有溢流的情形，所以底膠230會延伸出晶片220於晶片承載面211所對應的範圍外。若未固化的底膠230溢流的情形嚴重，容易導致晶片220邊緣的底膠230厚度不足而無法完整包覆凸塊250，其中鄰近晶片220的角落221的凸塊250較容易出現未被底膠230完整包覆的情形。因此，本實施例將 限位塊240對應於晶片220的角落221設置，當未固化的底膠230溢流至限位塊240時會被限位塊240阻擋，所以限位塊240能聚集更多未固化的底膠230，以完整包覆位於晶片220的角落221的凸塊250。此外，若限位塊240聚集的底膠230的高度夠高，底膠230之對應於角落221的部分除了連接於限位塊240之外，還可進一步連接於晶片220的多個側壁223，以確保凸塊250及晶片220的主動面222能完整地被底膠230包覆。
在本實施例中，各限位塊240可為金屬限位塊，其不易因底膠230推擠而變形，有利於底膠230的聚集。金屬限位塊的材質可以包括銅，但不以此為限。在一實施例中，可在基板210的製作過程中，以金屬沉積的方式於基板210上形成限位塊240。此外，各限位塊240之頂面241至晶片承載面211的距離D1例如是小於或等於晶片220之頂面224至晶片承載面211的距離D2。若距離D1大於距離D2(即限位塊240的頂面241高於晶片220之頂面224)，則在晶片封裝結構200的測試過程中，測試治具會受到限位塊240的影響而無法壓在晶片220上，因而無法進行測試。
在一實施例中，各限位塊240與其所對應的角落221之間的距離D3例如約1公釐，限位塊240的寬度W例如約為100微米，而限位塊240的總長L例如約1.6~1.7公釐。然而，上述這些數值僅為舉例，實際上可依不同的規格或設計需求而調整。此外，各限位塊240的形狀例如為L形，但本創作並不以此為限。舉例來說，圖3的各限位塊240a的形狀例如為直條形，圖4的各限位塊240b的形狀例如為彎月形，圖5的各限位塊240c的形狀例如為圓弧形。
圖6是本創作另一實施例之晶片封裝結構的剖面示意圖。本實施例之晶片封裝結構201與上述之晶片封裝結構200相似，差異處在於晶片封裝結 構201中，各限位塊240d具有定位柱242，插入基板210a中，以使限位塊240d與基板210a能更穩固地結合。各限位塊240d的定位柱242的數量可為一個或多個。在一實施例中，可先於基板210a形成凹槽213，之後以金屬沉積的方式於凹槽213先形成定位柱242後，再形成限位塊240d之位於基板210a上方的部分。在一實施例中，定位柱242及限位塊240d可一體成型。
在本創作的晶片封裝結構中，由於晶片承載面上設有限位塊對應於晶片的角落，以抵擋底膠，所以能改善底膠溢流或不足的情形，進而確保底膠能完整包覆晶片底面以及設置於晶片底面的電性連接部(如凸塊)。因此，本創作的晶片封裝結構具有較佳的可靠度。
雖然本創作已以較佳實施例揭露如上，然其並非用以限定本創作，本創作所屬技術領域中具有通常知識者，在不脫離本創作之精神和範圍內，當可作些許之更動與潤飾，因此本創作之保護範圍當視後附之申請專利範圍所界定者為準。
210‧‧‧基板
211‧‧‧晶片承載面
220‧‧‧晶片
221‧‧‧角落
230‧‧‧底膠
240‧‧‧限位塊
D3‧‧‧距離
L‧‧‧總長
W‧‧‧寬度

Claims (9)

  1. 一種晶片封裝結構，包括：一基板，具有一晶片承載面；一晶片，配置於該晶片承載面上，並電性連接至該基板；一底膠，配置於該晶片與該晶片承載面之間；以及多個限位塊，配置於該晶片承載面上，且分別對應於該晶片的多個角落，以抵擋該底膠。
  2. 如申請專利範圍第1項所述之晶片封裝結構，其中該底膠延伸出該晶片於該晶片承載面所對應的範圍外，且該底膠之對應於該些角落的部分連接於該些限位塊。
  3. 如申請專利範圍第2項所述之晶片封裝結構，其中該底膠之對應於該些角落的部分更連接於該晶片的多個側壁。
  4. 如申請專利範圍第1項所述之晶片封裝結構，其中各該限位塊之頂面至該晶片承載面的距離小於或等於該晶片之頂面至該晶片承載面的距離。
  5. 如申請專利範圍第1項所述之晶片封裝結構，其中各該限位塊具有至少一定位柱，插入該基板中。
  6. 如申請專利範圍第1項所述之晶片封裝結構，其中各該限位塊呈L形、直條形、彎月形或圓弧形。
  7. 如申請專利範圍第1項所述之晶片封裝結構，其中各該限位塊為金屬限位塊。
  8. 如申請專利範圍第1項所述之晶片封裝結構，更包括多個凸塊，連接於該晶片與該晶片承載面之間，以使該晶片電性連接至該基板，其中該底膠包覆該些凸塊。
  9. 如申請專利範圍第1項所述之晶片封裝結構，更包括多個焊球，配置於該基板之與該晶片承載面相對的一底面上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464790A (zh) * 2016-08-29 2017-12-12 上海兆芯集成电路有限公司 晶片封装阵列以及晶片封装体
CN106378567B (zh) * 2016-10-20 2018-07-13 北方电子研究院安徽有限公司 一种平行缝焊工装夹具
CN110034028B (zh) * 2019-03-29 2021-04-30 上海中航光电子有限公司 芯片封装方法和芯片封装结构
CN113793810A (zh) * 2021-09-22 2021-12-14 宁波港波电子有限公司 一种芯片防溢胶封装方法和封装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612862B (zh) * 2016-09-22 2018-01-21 Tong Hsing Electronic Industries Ltd 具晶片定位結構的電子模組及其晶片安裝方法

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