CN1973367A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1973367A
CN1973367A CNA2005800212409A CN200580021240A CN1973367A CN 1973367 A CN1973367 A CN 1973367A CN A2005800212409 A CNA2005800212409 A CN A2005800212409A CN 200580021240 A CN200580021240 A CN 200580021240A CN 1973367 A CN1973367 A CN 1973367A
Authority
CN
China
Prior art keywords
film
metal
semiconductor device
metal oxide
metallic compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800212409A
Other languages
English (en)
Other versions
CN100447979C (zh
Inventor
池田敦
中川秀夫
青井信雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1973367A publication Critical patent/CN1973367A/zh
Application granted granted Critical
Publication of CN100447979C publication Critical patent/CN100447979C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种半导体装置，包括：在衬底(1)上形成的绝缘膜(6)、在绝缘膜(6)中形成的埋入金属布线(10)、以及在绝缘膜(6)与金属布线(10)之间形成的金属阻挡膜(A1)。金属阻挡膜(A1)包括自绝缘膜(6)所在的那一侧朝着金属布线(10)所在的那一侧依次叠层形成的金属氧化物膜(7)、金属化合物膜(8)及金属膜(9)。金属化合物膜(8)的弹性率大于金属氧化物膜(7)的弹性率。

Description

半导体装置及其制造方法
技术领域
[0001]本发明涉及一种具有铜布线的半导体装置及其制造方法，特别涉及一种金属阻挡膜及其形成方法。
背景领域
[0002]近年来，随着半导体集成电路装置(以下称其为半导体装置)加工尺寸的细微化，半导体装置的多层布线采用的是铜布线与介电常数很小的绝缘膜即所谓的Low-k膜的组合。这样一来，便有可能减小RC延迟、降低功耗。而且，为了实现半导体装置的高集成化、高功能化及高速化，正在研究如何采用介电常数更小的Low-k膜。
[0003]但通常是用金属镶嵌法来形成铜布线。金属镶嵌法包括交替着形成布线和通孔柱塞的单金属镶嵌法、同时形成布线和通孔栓塞的双金属镶嵌法。
[0004]下面，参照图5(a)及图5(b)说明利用金属镶嵌法形成多层布线的方法。
[0005]如图5(a)所示，在硅衬底101上形成第一绝缘膜102后，在该第一绝缘膜102中形成具有第一金属阻挡膜103的第一铜布线104。需提一下，在硅衬底101上形成有未图示的晶体管等。接着，在第一绝缘膜102和第一铜布线104上，依次形成防止铜扩散的防扩散膜105及第二绝缘膜106。接着，在防扩散膜105和第二绝缘膜106形成通孔106a，同时，通过在第二绝缘膜106形成布线沟106b而形成由通孔106a和布线沟106b所构成的凹部106c。接着，沿着凹部106c的壁面形成第二金属阻挡膜107。需提一下，图5
(a)显示出由第二金属阻挡膜107的单层结构作为上层金属阻挡结构的情况。但是，如图8(b)所示，上层金属阻挡结构，也可以是沿着凹部106c壁面、由第二金属阻挡膜108和第3金属阻挡膜109所构成的2层结构。
[0006]其次，虽然未示，若是图5(a)所示的情况，就在第二金属阻挡膜107(若是图5(b)的情况、则在第3金属阻挡膜109)上形成铜种子层后，再以该铜种子层为种进行铜电镀来形成铜膜，而将凹部106c填起来，同时覆盖住第二绝缘膜106的整个表面。接着，以化学机械研磨(CMP：Chemical mechanical polishing)法，研磨除去铜膜的形成在凹部106c内侧以外的部分，即形成在第二绝缘膜106上的部分，若是图5(a)所示的情况，则是第二金属阻挡膜107的形成在凹部106c内侧以外的部分，即形成在第二绝缘膜106上的部分，若是图5(b)所示的情况，则是第3金属阻挡膜109和第二金属阻挡膜108的形成在凹部106c内侧以外的部分，即形成在第二绝缘膜106上的部分。这样一来，便能够形成布线、通孔栓塞或者是布线和通孔柱塞。通过重复以上一连串动作，能形成多层布线(例如参照专利文献1)。
[0007]一般来说，由于铜容易在热或者电场的作用下扩散到氧化硅膜等绝缘膜中，所以晶体管的特性也就会由于该原因而恶化。并且，铜与绝缘膜的粘接性低。因此，有人提出可以下解决方法。即在形成铜布线之际，在铜与绝缘膜之间形成由钽膜或氮化钽膜所构成的金属阻挡膜来防止铜扩散到绝缘膜，同时，提高绝缘膜与铜的粘接性(例如参照专利文献2)。当例如金属阻挡膜的结构为由钽膜或氮化钽膜构成的单层结构时，成为如图5(a)所示的结构；当金属阻挡膜的结构为钽膜和氮化钽膜的2层结构时，则成为如图5(b)所示的结构。
[0008]但是，例如在所述前例中，使用钽等高熔点金属作为5(a)所示的第二金属阻挡膜107时，存在以下问题：即具有凹部106c的第二绝缘膜106与高熔点金属膜的粘接性不佳。针对这一问题，如5(b)所示，在使用钽膜作第3金属阻挡膜109的情况下，在由钽膜构成的第3金属阻挡膜109和第二绝缘膜106之间形成氮化钽膜作第二金属阻挡膜108，这样做虽然所述粘接性不良的问题得到了改善，但是并未能获得足够的粘接性。
[0009]并且，在使用氮化钽膜作为第二金属阻挡膜107(图5(a)的情况)或第3金属阻挡膜109(图5(b)的情况)时，虽然氮化钽膜不会被氧化，但是氮化钽膜的电阻很高且与铜的粘接性很低。
[0010]而且，就是在使用钛膜或氮化钛膜作为第二金属阻挡膜107(图5(a)的情况)或第3金属阻挡膜109(图5(b)的情况)时，也分别存在着和所述使用钽膜时或氮化钽膜时一样的问题。
[0011]通常是利用物理气相沉积法(PVD：Physical vvapordeposition)来形成所述铜种子层。因为随着半导体装置的细微化，通孔的纵横比(通孔深度与直径之比)有增大的倾向，所以若采用物理气相沉积法来形成铜种子层，将难以确保铜种子层在通孔底部的膜厚。若通孔底部的膜厚变薄，将无法充分地供给电解电镀的电流，而无法用电解电镀的铜将通孔充分地填充起来。例如，在所述图5(a)的情况下，无法将铜充分地埋入到由通孔106a和布线沟106b所构成的凹部106c中。这样就将导致产品合格率下降、可靠性下降。针对这一点，为了确保在铜种子层杂在通孔底部的膜厚，人们也在研究如何利用化学气相沉积法(CVD：Chemical vvapordeposition)来形成铜种子层，但由于原料气体中大多含有会让铜腐蚀的氟(F)等物质，因此还未能进入实用状态。
[0012]另一方面，人们也在研究：不使用铜种子层，通过电解电镀如何直接在金属阻挡膜上形成铜布线。
[0013]但是，在例如所述例子中，在使用钽等高熔点金属膜作为第二金属阻挡膜107(图5(a)的情况)或第3金属阻挡膜109(图5(b)的情况)的情况下，通过电解电镀形成铜时，因为钽膜被氧化，而形成高电阻的氧化钽膜。因此，而出现了无法避免布线电阻上升这样的问题。
[0014]在此，为了实现金属阻挡膜的低电阻化，以下做法受到了人们的重视。用即使被氧化也不会失去导电性的金属和该金属的氧化物本身是低电阻的钌或铱等金属作为金属阻挡膜用(参照专利文献3和4)。由于这些金属具有电阻率小于钽或氮化钽物的小电阻且即使被氧化也不会失去导电性，因此能不使用铜种子层而在金属阻挡膜上直接进行铜电镀。需提一下，这些金属一般是用原子层沉积法或化学气相沉积法来形成。
【专利文献1】特开平11-223755号公报
【专利文献2】特开2002-43419号公报
【专利文献3】专利第3409831号
【专利文献4】特开2002-75994号公报
发明内容
发明要解决的问题
[0015]综合考虑上述问题，在为了实现金属阻挡膜的低电阻化，而在绝缘膜上直接形成钌或铱等金属来作为金属阻挡膜的情况下，因为这些金属与绝缘膜的粘接性很低，在半导体制造工艺中，出现了金属阻挡膜从绝缘膜剥离下来的问题。
[0016]在这种情况下，能够想到用以下方法作为提高金属阻挡膜与绝缘膜的粘接性之方法。即由从绝缘膜所在的那一侧依次形成的具有导电性的金属氧化物膜和即使被氧化也不会失去导电性的金属膜所构成的金属阻挡膜。这样一来，使用氧化硅膜作为绝缘膜时，由于形成绝缘膜的氧和形成金属氧化物膜的氧是同一种元素，因此能够想像的到：绝缘膜与金属氧化物膜的粘接性会提高。而且，当在金属阻挡膜的最表面形成即使被氧化也不会失去导电性的金属膜的时候，由于即使被氧化也不会失去导电性的金属膜将成为电解电镀的电极，因此也能够降低金属阻挡膜的电阻。这样一来，能够想像得出：可实现与绝缘膜的粘接性高且低电阻的金属阻挡膜。
[0017]但是，众所周知，一般金属氧化物的机械强度很低。因此，在利用如上所述即使被氧化也不会失去导电性的金属膜与金属氧化物膜的叠层膜作为金属阻挡膜的情况下，例如，假设是使用金属氧化物膜作为图5(b)所示的第二金属阻挡膜108、使用钌或铱等金属作为第3金属阻挡膜109的情况，则会出现以下问题，由于半导体制造工序中的热处理，金属阻挡膜出现裂纹而导致通孔电阻或布线电阻的高电阻化，由于电子迁移(Electro-migration)或应力迁移(Stress-migration)等而使得布线的可靠性恶化。而且，在进行组装工序的引线焊接时，施加在半导体装置的应力也将使金属阻挡膜产生裂纹，而使得布线的可靠性恶化。
[0018]例如使用氧化钌或氧化铱等金属氧化物作为如图5(b)所示的第二金属阻挡膜108时，虽然能够实现低电阻且与绝缘膜的粘接性极佳的金属阻挡膜，但是也可以想像得出会有金属阻挡膜的机械强度会变小的问题。若金属阻挡膜的机械强度很小，则会出现以下问题，由于半导体制造工艺的热处理，金属阻挡膜出现裂纹而导致布线电阻的高电阻化，由于电子迁移或应力迁移等而导致布线的可靠性恶化。而且，可以想像得出：在进行组装工序中的引线焊接的时候，金属阻挡膜会出现裂纹。
[0019]本发明正是为解决上述问题而研究开发出来的。本发明的目的在于：提供一种包括优良的机械强度、电阻低且与绝缘膜粘接性很高的金属阻挡膜的半导体装置及其制造方法。
解决问题的技术方案
[0020]为了解决所述问题，本发明所涉及的第一半导体装置是这样的，该半导体装置具有在衬底上形成的绝缘膜、在绝缘膜中形成的埋入金属布线、以及在绝缘膜与金属布线之间形成的金属阻挡膜。金属阻挡膜包括：自所述绝缘膜所在的那一侧朝着金属布线所在的那一侧依次叠层的金属氧化物膜、金属化合物膜和金属膜，金属化合物膜的弹性率大于金属氧化物膜的弹性率。
[0021]根据本发明所涉及的第一半导体装置，由于金属阻挡膜在金属氧化物膜与金属膜之间具有弹性率大于金属氧化物膜的弹性率、机械强度高的金属化合物膜，所以与单纯地叠层金属膜与金属氧化物膜而构成的金属阻挡膜相比，金属阻挡膜的机械强度大幅度地提高。因此，能实现具有优良的机械强度的多层布线的高可靠性半导体装置。
[0022]在本发明所涉及的第一半导体装置中，最好是，接合着形成有绝缘膜与金属氧化物膜，接合着形成有金属膜与金属布线。
[0023]这样一来，通过金属氧化物膜与绝缘膜接合，则与金属膜与绝缘膜接合的情况相比，金属阻挡膜与绝缘膜的粘接性就提高了。而且，在绝缘膜的最表面为氧化物时，由于在金属氧化物膜与绝缘膜中存在共同的元素氧，因此绝缘膜与金属氧化物膜的粘接性提高。再者，通过金属膜与金属布线接合，电阻小于金属化合物膜或金属氧化物膜的金属将成为进行金属电镀时的电极兼电镀底层，因此能够形成和在金属阻挡膜表面形成金属化合物膜或金属氧化物膜的情况相比，膜厚均匀性极佳的电镀膜。因此，能实现高性能的金属电镀。
[0024]在本发明所涉及的第一半导体装置中，最好是，金属氧化物膜具有导电性。
[0025]这样一来，不仅能够提高金属氧化物膜与绝缘膜的粘接性之外，还能够实现低电阻的金属阻挡膜。结果是，能够实现具有电阻低、粘接性高的多层布线的高可靠性半导体装置。
[0026]本发明所涉及的第二半导体装置是这样的，该半导体装置具有在衬底上形成的绝缘膜、在绝缘膜中形成的埋入金属布线、以及绝缘膜与金属布线之间形成的金属阻挡膜。金属阻挡膜包括自绝缘膜所在的那一侧朝着金属布线所在的那一侧依次叠层的第一金属氧化物膜、金属化合物膜、第二金属氧化物膜和金属膜。金属化合物膜的弹性率，既大于第一金属氧化物膜的弹性率，又大于第二金属氧化物膜的弹性率。
[0027]根据本发明所涉及的第二半导体装置，金属阻挡膜在第一金属氧化物膜与金属膜之间具备金属化合物膜，同时，在金属膜与金属化合物膜之间具备第二金属氧化物膜，金属化合物膜的弹性率既大于第一金属氧化物膜的弹性率，又大于第二金属氧化物膜的弹性率，因此能够实现机械强度极佳的金属阻挡膜。这样一来，和单纯地叠层金属膜与金属氧化物膜而形成的金属阻挡膜相比，机械强度大幅度地提高。并且，即使是在金属化合物膜、第一金属氧化物膜和第二金属氧化物膜的热膨胀率互不相同的情况下，也能够实现热膨胀整体上很均匀、热机械强度极优良的金属阻挡膜结构。而且，由于金属阻挡膜具有按第一金属氧化物膜、金属化合物膜、第二金属氧化物膜的顺序叠层的结构，所以施加在金属氧化物膜的应力将分散到2层。因此整个金属阻挡膜的机械强度大幅度地提高。因此，能实现具有机械强度极佳的多层布线的高可靠性半导体装置。
[0028]在本发明所涉及的第二半导体装置中，最好是，接合着形成有绝缘膜与第一金属氧化物膜，同时，接合着形成有金属膜与金属布线。
[0029]这样一来，借助第一金属氧化物膜与绝缘膜接合，则与金属膜与绝缘膜接合的情况相比，金属阻挡膜与绝缘膜的粘接性就提高了。而且，在绝缘膜的最表面为氧化物时，由于在第一金属氧化物膜与绝缘膜中存在共同的元素氧，因此绝缘膜与第一金属氧化物膜的粘接性提高。再者，通过金属膜与金属布线接合，电阻小于金属化合物膜或金属氧化物膜的金属将成为进行金属电镀时的电极兼电镀底层，因此能够形成和在金属阻挡膜表面形成金属化合物膜或金属氧化物膜的情况相比，膜厚均匀性极佳的电镀膜。因此，能实现高性能的金属电镀。
[0030]在本发明所涉及的第二半导体装置中，最好是，第一金属氧化物膜和第二金属氧化物膜中至少一方具有导电性。
[0031]这样一来，不仅能提高第一和第二金属氧化物膜中至少一方与绝缘膜的粘接性，还能够实现低电阻的金属阻挡膜。因此，能够实现具有电阻低、粘接性高的多层布线的高可靠性半导体装置。
[0032]在本发明所涉及的第一或第二半导体装置中，最好是形成金属化合物膜的金属为高熔点金属。
[0033]这样一来，在形成金属布线后，再形成上层布线的半导体制造工艺中，即使施加约400℃左右的热，金属化合物膜也不会变形，因此能抑制金属阻挡膜出现裂纹。同时，由于由高熔点金属形成的金属化合物膜的机械强度很高，所以即使在进行组装工序的引线焊接时施加应力，也能够抑制金属阻挡膜出现裂纹。因此，能实现机械强度优良的高可靠性半导体装置。
[0034]在本发明所涉及的第一或第二半导体装置中，最好是，形成金属膜的金属即使被氧化也不会失去导电性。
[0035]这样一来，由于金属膜由即使被氧化也不会失去导电性的金属形成，因此在进行布线电镀时即使金属膜表面被氧化导电性也不会下降，所以能够进行高性能的布线电镀。结果是，能够实现具有电阻低且粘接性高的多层布线的高可靠性半导体装置。
[0036]在本发明所涉及的第一或第二半导体装置中，最好是，金属化合物膜由金属氮化物膜构成。
[0037]这样一来，因为在金属膜与金属氧化物膜之间存在机械强度优于金属氧化物膜的金属氮化物膜，所以整个金属阻挡膜的机械强度提高。因此，能实现具有机械强度优良、电阻低且粘接性高的多层布线的高可靠性半导体装置。
[0038]在本发明所涉及的第一或第二半导体装置中，最好是金属化合物膜由金属碳化物膜所构成。
[0039]这样一来，在金属膜与金属氧化物膜之间存在机械强度优于金属氧化物膜的金属碳化物膜，金属阻挡膜整体的机械强度提高。因此，能实现具有机械强度良好、电阻低且粘接性高的多层布线的高可靠性半导体装置。
[0040]在本发明所涉及的第一或第二半导体装置中，最好是金属化合物膜由金属硅化物膜所构成。
[0041]这样一来，在金属膜与金属氧化物膜之间存在机械强度优于金属氧化物膜的金属硅化物膜，金属阻挡膜整体的机械强度提高。因此，能实现具有机械强度良好、电阻低且粘接性高的多层布线的高可靠性半导体装置。
[0042]本发明所涉及的第一半导体装置制造方法，包括：在衬底上的绝缘膜中形成凹部的工序，沿着凹部的壁面形成按金属氧化物膜、金属化合物膜、金属膜这样的顺序形成的金属阻挡膜的工序，以及在金属阻挡膜上形成埋入金属布线以填埋凹部的工序。形成金属阻挡膜的工序包括形成金属化合物膜的工序，金属化合物膜的弹性率大于金属氧化物膜的弹性率。
[0043]根据本发明所涉及的第一半导体装置的制造方法，由于在金属氧化物膜与金属膜之间，形成具有弹性率大于金属氧化物膜的弹性率、机械强度优良的金属化合物膜的金属阻挡膜，所以和单纯地叠层金属膜与金属氧化物膜而构成的金属阻挡膜相比，机械强度大幅度地提高。因此，能够制造出具有机械强度优良的多层布线的高可靠性半导体装置。并且，由于使金属氧化物膜与绝缘膜接合着形成，所以和金属膜与绝缘膜接合的情况相比，能够提高金属阻挡膜与绝缘膜的粘接性。并且，在绝缘膜的最表面为氧化物时，由于金属氧化物膜与绝缘膜中存在共同的元素氧，所以绝缘膜与金属氧化物膜的粘接性提高。而且，由于使金属膜与金属布线接合着形成，所以电阻小于金属化合物膜或金属氧化物膜的金属将成为金属电镀时的电极兼电镀底层，所以和在金属阻挡膜表面形成金属化合物膜或金属氧化物膜的情况相比，能够形成膜厚均匀性极佳的电镀膜。因此，能实现高性能的金属电镀。
[0044]本发明所涉及的第二半导体装置的制造方法，包括：在衬底上的绝缘膜中形成凹部的工序，沿着凹部壁面形成按第一金属氧化物膜、金属化合物膜、第一金属氧化物膜以及金属膜的顺序而形成的金属阻挡膜的工序，以及在金属阻挡膜上形成埋入金属布线使以填埋凹部的工序。形成金属阻挡膜的工序包括形成金属化合物膜的工序，金属化合物膜的弹性率，既大于第一金属氧化物膜的弹性率，又大于第二金属氧化物膜的弹性率。
[0045]根据本发明所涉及的第二半导体装置的制造方法，通过形成包括在第一金属氧化物膜与金属膜之间的金属化合物膜和在金属膜与金属化合物膜之间的第二金属氧化物膜的金属阻挡膜，金属化合物膜的弹性率，既大于金属氧化物膜的弹性率，又大于第二金属氧化物膜的弹性率，就能够实现机械强度优良的金属阻挡膜。这样一来，和单纯地叠层金属膜与金属氧化物膜构成的金属阻挡膜相比，机械强度大幅度地提高。并且，即使金属化合物膜与第一金属氧化物膜、第二金属氧化物膜相互的热膨胀率不同，也能够实现整个金属阻挡膜的热膨胀被均匀化、机械强度优良的金属阻挡膜的结构。而且，由于形成具有依次叠层第一金属氧化物膜、金属化合物膜和第二金属氧化物膜而形成的金属阻挡膜，所以施加到金属氧化物膜的应力分散在2层。结果是，能够使整个金属阻挡膜的机械强度大幅度地提高。这样一来，就能制造出具有机械强度优良的多层布线的高可靠性半导体装置。并且，借助第一金属氧化物膜与绝缘膜接合，则与金属膜与绝缘膜接合的情况相比，金属阻挡膜与绝缘膜的粘接性就提高了。而且，在绝缘膜的最表面为氧化物时，由于在第一金属氧化物膜与绝缘膜中存在共同的元素氧，因此绝缘膜与第一金属氧化物膜的粘接性提高。再者，通过金属膜与金属布线接合，电阻小于金属化合物膜或金属氧化物膜的金属将成为进行金属电镀时的电极兼电镀底层，因此能够形成和在金属阻挡膜表面形成金属化合物膜或金属氧化物膜的情况相比，膜厚均匀性极佳的电镀膜。因此，能实现高性能的金属电镀。
[0046]在本发明所涉及的第一或第二半导体装置的制造方法中，在形成金属阻挡膜的工序之后且形成埋入金属布线的工序之前，进一步包括在金属阻挡膜上形成种子层的工序，形成埋入金属布线的工序包括在种子层上形成埋入金属布线而将凹部填埋起来的工序。
[0047]这样一来，因为布线用电镀的工艺窗口扩大了，所以和不形成种子层就形成埋入金属布线的情况相比，能够很容易地使形成埋入金属布线的工序最佳化。因此，不仅能够提高产品合格率，还能制造具有电阻低且粘接性高的多层布线的高可靠性半导体装置。
发明的效果
[0048]根据本发明的半导体装置及其制造方法，能实现具有机械强度优良、电阻低且粘接性高的多层布线的高可靠性半导体装置。
附图的简单说明
[0049]图1(a)和图1(b)是显示第一实施例半导体装置结构的主要部分剖面图。
图2(a)～图2(c)是显示本发明第一实施例的半导体装置制造方法的主要工序剖面图。
图3(a)和图3(b)是显示第二实施例的半导体装置结构的主要部分剖面图。
图4(a)～图4(c)是显示本发明第二实施例的半导体装置制造方法的主要工序剖面图。
图5(a)和图5(b)是显示现有例中的半导体装置结构的主要部分剖面图。
符号说明
[0050]   1         硅衬底
         2         第一绝缘膜
         3         第一金属阻挡膜
         4         第一铜布线
         5         防扩散膜
         6         第二绝缘膜
         6a        通孔
         6b        布线沟
         6c        凹部
         7         金属氧化物膜
         7a        第一金属氧化物膜
         7b        第二金属氧化物膜
         8         金属化合物膜
         9         金属膜
         10        第二铜布线
         A1，A2    第二金属阻挡膜
         101       硅衬底
         102       第一绝缘膜
         103       第一金属阻挡膜
         104       第一铜布线
         105       防扩散膜
         106       第二绝缘膜
         106a      通孔
         106b      布线沟
         106c      凹部
         107，108  第二金属阻挡膜
         109       第三金属阻挡膜
具体实施方式
[0051](第一实施例)
以下，参照图1(a)和图1(b)以及图2(a)～图2(c)，说明本发明第一实施例的半导体装置及半导体装置制造方法。
[0052]图1(a)和图1(b)是显示第一实施例半导体装置结构的主要部分剖面图。
[0053]首先，如图1(a)所示，在硅衬底1上形成第一绝缘膜2，在该第一绝缘膜2形成有具有第一金属阻挡膜3的第一铜布线4。需提一下，在硅衬底1上形成有图中未示的晶体管等。在第一绝缘膜2和第一铜布线4上，依次形成有防止铜扩散的防扩散膜5和第二绝缘膜6。在防扩散膜5和第二绝缘膜6形成有通孔6a，同时，在第二绝缘膜6形成有布线沟6b。这样便形成有由通孔6a和布线沟6b所构成的凹部6c。
[0054]并且，如图1(a)所示，在凹部6c壁面形成有第二金属阻挡膜A1。这里，第二金属阻挡膜A1，包括沿着凹部6c在第二绝缘膜6上形成的金属氧化物膜7、在该金属氧化物膜7上形成的金属化合物膜8、以及在该金属化合物膜8上形成的金属膜9。这里，金属化合物膜8的弹性率大于金属氧化物膜7的弹性率。需提一下，即使金属膜9的至少一部分被氧化也无妨。
[0055]利用铜电镀在金属膜9上形成铜膜而将图1(a)所示的凹部6c填埋起来之后，再借助CMP除去铜膜和第二金属阻挡膜A1位于凹部6c内部以外的部分，亦即形成在第二绝缘膜6上的部分，而形成第二铜布线10和为它的一部分的通孔栓塞，即形成有图1(b)所示结构的半导体装置。需提一下，第二铜布线10可以是布线和通孔栓塞、或两者中之一。这里，第二铜布线10也可以是由纯铜或含铜以外的成分(例如微量Si、Al、Mo或Sc等)的铜合金形成。需提一下，重复进行从防扩散膜5的成膜到CMP的工序便可形成多层布线。
[0056]这里，使用氮化硅膜、碳化氮化硅膜、氧化碳化硅膜、碳化硅膜或组合这些膜构成的叠层膜作为防扩散膜5即可。防扩散膜5具有防止第一铜布线4的铜扩散到第二绝缘膜6中的作用。
[0057]使用氧化硅膜、掺氟的氧化硅膜、碳化氧化硅膜或由有机膜构成的绝缘膜作为第二绝缘膜6即可。这些膜可以是利用化学气相沉积法形成的膜，也可以是利用旋转涂布法形成的SOD(spin ondielectric)膜。
[0058]并且，在膜厚很薄的情况下金属氧化物膜7b不一定非具有导电性不可，但最好是具有导电性。下面，具体说明具有导电性的金属氧化物膜7。
[0059]金属氧化物膜7的金属使用钌(Ru)、铱(Ir)、钼(Mo)、锇(Os)、铑(Rh)、铂(Pt)、钒(V)或钯(Pd)等即使被氧化也不会失去导电性的金属之氧化膜即可。需提一下，只要是即使被氧化也不会失去导电性的金属，所述以外的金属也可以作金属氧化物膜7的金属。
[0060]构成金属化合物膜8的金属，使用高熔点金属即可。这样一来，在形成第二铜布线10后，再进一步形成上层布线的工序中，施加约400℃左右的热，但并不会因为本热处理而使得金属化合物膜8产生裂纹等而变形。因此，能够实现高可靠性的半导体装置。
[0061]使用高熔点金属的氮化膜作为金属化合物膜8即可。
[0062]具体来说，金属化合物膜8是使用机械强度极佳、即使被氮化也不会失去导电性的金属的氮化膜即可，如锑(Ti)、钽(Ta)、锆(Zr)、铌(Nb)、铪(Hf)、钨(W)、钌(Ru)、铱(Ir)、钼(Mo)、锇(Os)、铑(Rh)、铂(Pt)或钒(V)等。需提一下，只要是机械强度极佳、即使被氮化也不会失去导电性的金属，上述金属之外的金属也可以作为金属化合物膜7的金属。但是，选择金属化合物膜8的金属时，必须保证该金属的弹性率大于所述金属氧化物膜7的弹性率。
[0063]能够使用高熔点金属的碳化膜作为金属化合物膜8。
[0064]具体来说，金属化合物膜8是使用机械强度极佳、即使被碳化也不会失去导电性的金属的碳化膜即可，如钌(Ru)、铱(Ir)、钼(Mo)、锇(Os)、铑(Rh)、铂(Pt)、钒(V)、锑(Ti)、钽(Ta)、锆(Zr)、铌(Nb)、铪(Hf)，或钨(W)等。需提一下，只要是机械强度极佳、即使被碳化也不会失去导电性的金属，可以使用所述金属以外的金属作为金属化合物膜8的金属。但是，选择金属化合物膜8的金属时，必须保证该金属化合物膜的弹性率大于所述金属氧化物膜7的弹性率。
[0065]也能使用高熔点金属的硅化膜作为金属化合物膜8。
[0066]具体来说，能够使用机械强度极佳、即使被硅化也不会失去导电性的金属的硅化膜，如钌(Ru)、铱(Ir)、钼(Mo)、锇(Os)、铑(Rh)、铂(Pt)、钒(V)、锑(Ti)、钽(Ta)、锆(Zr)、铌(Nb)、铪(Hf)或钨(W)等。需提一下，只要是机械强度极佳、即使被硅化也不会失去导电性的金属，上述以外的金属也可以作为金属化合物膜8的金属。但是在选择金属化合物膜8的金属时，必须保证该金属化合物膜8弹性率大于所述金属氧化物膜7的弹性率。
[0067]金属膜9可以使用即使被氧化也不会失去导电性的金属，如钌(Ru)、铱(Ir)、钼(Mo)、锇(Os)、铑(Rh)、铂(Pt)、或钒(V)等。需提一下，只要是即使被氧化也不会失去导电性的金属，金属膜9的金属可以是上述以外的金属。
[0068]需提一下，虽然图中未示，在双金属镶嵌布线沟(由通孔6a和布线沟6b所构成的凹部6c)的第二绝缘膜6的表面与金属氧化物膜7之间，也可以形成氧化硅膜(如SiO2、SiOC，、SiCO、或SiON等)、氮化硅膜(如Si3N4、SiON，或SiCN等)或碳化硅膜(如SiC、SiCO、SiOC、或SiCN等)等绝缘膜。
[0069]下面，参照图2(a)～图2(c)说明本发明第一实施例所涉及的半导体装置的制造方法。
[0070]图2(a)～图2(c)是显示本发明第一实施例的半导体装置制造方法的主要工序剖面图。
[0071]首先，如图2(a)所示，在硅衬底1上形成第一绝缘膜2之后，在该第一绝缘膜2中形成具有第一金属阻挡膜3的第一铜布线4。需提一下，在硅衬底1上形成有晶体管等，图中未示。接着，在第一绝缘膜2和第一铜布线4上，依次形成防止铜扩散的防扩散膜5和第二绝缘膜6。接着，在防扩散膜5和第二绝缘膜6形成下端到达第一铜布线4的通孔6a，同时，在第二绝缘膜6形成通到通孔6a的布线沟6b，这样一来，便形成了由双金属镶嵌用通孔6a和布线沟6b所构成的凹部6c。这里，由通孔6a和布线沟6b所构成的凹部6c，采用周知的微影技术、蚀刻技术、灰化技术与冲洗技术，利用例如特开2002-75994号公报等所公开的双金属镶嵌法形成即可。
[0072]其次，如图2(b)所示，沿着凹部6c壁面在第二绝缘膜6上形成金属氧化物膜7。接着，在金属氧化物膜7上形成金属化合物膜8。接着，在金属化合物膜8上形成金属膜9。这里，金属氧化物膜7、金属化合物膜8和金属膜9，以原子层沉积法(ALD：Atomiclayer deposition)、化学气相沉积法(CVD：Chemical vapordeposition)、或物理气相沉积法(PVD：PPhysical vapordeposition)等成膜方法形成即可。这样便形成由金属氧化物膜7、金属化合物膜8和金属膜9所构成的第二金属阻挡膜A1。
[0073]其次，如图2(c)所示，以铜电镀在包含凹部6c内部的金属膜9上形成铜膜而使凹部6c被填埋起来后，再利用CMP除去铜膜、金属膜9、金属化合物膜8、与金属氧化物膜7位于凹部6a内部以外的部分，即形成在第二绝缘膜6上形成的部分，来形成第二铜布线10和是第二铜布线10的一部分的通孔栓塞。这样便形成图2(c)所示结构的半导体装置。需提一下，也可以是在金属膜9上形成铜种子层后，再在铜种子层上利用铜电镀形成铜膜来将凹部6c填埋起来。之后，象所述使用图1(b)的说明那样进行CMP来形成第二铜布线10。此时，由于包括形成铜种子层的工序所以能够更稳定地进行铜电镀。换句话说，例如即使是金属膜9的表面的一部分或整个表面遭到氧化时，也能够通过形成铜种子层而更稳定地进行铜电镀。在形成由铜以外的材料形成的埋入布线来取代作为埋入金属布线的第二铜布线10的情况下，只要根据该材料来适当地选择种子层材料即可。
[0074]下面，说明本发明第一实施例的半导体装置及其制造方法的效果。
[0075]在使用由金属膜和金属氧化物膜构成的金属阻挡膜作为金属阻挡膜的时候，由于金属氧化物膜的机械强度很低，半导体制造工艺中的热处理将使得金属氧化物膜出现裂纹。若金属阻挡膜出现裂纹，布线的可靠性等就会因为电子迁移或应力迁移而恶化。而且，在进行组装工序的引线焊接时，所施加的应力将使得金属阻挡膜出现裂纹，而使布线的可靠性恶化。
[0076]但是，本实施例的第二金属阻挡膜A1在金属氧化物膜7与金属膜9之间具备弹性率大于金属氧化物膜7的弹性率且具有良好的机械强度的金属化合物膜8，因此和单纯地叠层金属膜9和金属氧化物膜7所构成的金属阻挡膜相比，第二金属阻挡膜A1的机械强度大幅度地提高。因此，能够实现具有机械强度优良的多层布线的高可靠性半导体装置。
[0077]第二绝缘膜6与金属氧化物膜7接合着形成，同时，金属膜9与第二铜布线12接合着形成。由于第二绝缘膜6与金属氧化物膜7接合，所以和第二绝缘膜6与金属膜9接合相比，第二金属阻挡膜A1与第二绝缘膜6的粘接性提高。而且，当第二绝缘膜6的最表面为氧化物时，由于第二绝缘膜6与金属氧化物膜7中存在共同的元素氧，所以第二绝缘膜6与金属氧化物膜7的粘接性提高。并且，由于金属膜9与第二铜布线10接合，所以在进行金属电镀之际，电阻小于金属化合物膜8或金属氧化物膜7的金属成为电极兼电镀底层，这和第二金属阻挡膜A1表面是金属化合物膜8或金属氧化物膜7的情况相比，能够形成膜厚均匀性极佳的电镀膜。因此能实现高性能的金属电镀。
[0078]在使用即使被氧化也不会失去导电性的金属作为形成金属膜9的金属的情况下，当直接在第二金属阻挡膜A1上沉积铜电镀层之际，除了能够使电镀膜厚均匀之外，还能够利用铜电镀在不产生孔隙(void)的情况下将通孔填满。因此，能够实现具有机械强度优良、低电阻且与衬底材料的粘接性高的多层布线的高可靠性半导体装置。
[0079]这样一来，根据本发明第一实施例所涉及的半导体装置及其制造方法，使用的是叠层金属氧化物膜、弹性率大于该金属氧化物的弹性率的金属化合物膜以及金属膜所构成的金属阻挡膜，金属阻挡膜的机械强度提高，所以能够实现不会由于半导体制造工艺的热处理或组装工序的应力等而出现裂纹的金属阻挡膜。而且，能提高金属阻挡膜与绝缘膜的粘接性。并且，在在金属阻挡膜上直接进行铜电镀的情况下，也能够获得具有均匀膜厚的金属阻挡膜。并且，能够在不形成孔隙的情况下用铜将通孔填埋起来。因此能够提供高可靠性铜布线。
[0080]下面，显示了本实施例所示的金属和金属化合物的电阻率之一例。
[0081]钌的电阻率是7.5(μΩ·cm)，铱的电阻率是6.5(μΩ·cm)。氧化钌膜的电阻率是35(μΩ·cm)，氧化铱膜的电阻率是30(μΩ·cm)。另一方面，现在作为标准使用的钽膜的电阻率是60～180(μΩ·cm)，氮化钽膜的电阻率250(μΩ·cm)。
[0082]在将本实施例所示的第二金属阻挡膜A1实际组装到半导体装置的情况下，只要使金属氧化物膜7的膜厚形成为几nm～25nm左右，使金属化合物膜8的膜厚形成为几nm～25nm左右，而且，使金属膜9的膜厚形成为几nm～25nm左右即可。在这种情况下，若是65nm世代的半导体装置，则使整个第二金属阻挡膜A1的膜厚形成为20nm～30nm即可。同时，能够预测若是45nm世代的半导体装置，整体的膜厚即使最厚也必须使其为约15nm以下。只要根据成膜方法和用途，任意地将金属氧化物膜7、金属化合物膜8和金属膜9膜厚比最佳化即可。
[0083]如上所述，根据本发明第一实施例，能够实现具有机械强度良好、电阻低且粘接性高的多层布线的高可靠性半导体装置。
[0084]需提一下，第二金属阻挡膜A1可以是在第二绝缘膜6与第二铜布线10之间叠层多层的结构。
[0085]只要是不损害金属氧化物膜7与金属化合物膜8的粘接性，也可以在金属氧化物膜7与金属化合物膜8之间设置1层以上的其他膜；只要不损害金属化合物膜8与金属膜9的粘接性，也可以在金属化合物膜8与金属膜9之间设置1层以上的其他膜。
[0086]需提一下，在本实施例中，虽然说明了采用双金属镶嵌法的情况，但是即使采用单金属镶嵌法的结构，当然也能够获得与双金属镶嵌法结构相同的效果。在采用单金属镶嵌结构时，将会在各自不同的工序下形成布线与通孔栓塞。这一情况下的布线和通孔栓塞包含在本实施例的第二铜布线10即埋入布线中。
[0087]在该实施例中，虽然说明了使用铜或铜合金作为第二铜布线10即埋入布线的材料，但更好的实施例是这样的，可以使用电阻率低于铜的Ag、Au、或Pt等金属、或者是这些金属的合金来作为埋入布线的材料。
[0088](第二实施例)
以下，参照图3(a)、图3(b)及图4(a)～图4(c)说明本发明第二实施例的半导体装置及半导体装置制造方法。此外，第二实施例与第一实施例的共同部分相同，因此将不重复其说明，以下以与第一实施例之不同之处为中心进行说明。
[0089]首先，图3(a)和图3(b)是显示第二实施例的半导体装置结构的主要部分剖面图。
[0090]在图3(a)和图3(b)中，与第一实施例所涉及的半导体装置的不同之处在于：在凹部6c的壁面形成第二金属阻挡膜A2，这里，第二金属阻挡膜A2由第一金属氧化物膜7a、金属化合物膜8、第二金属氧化物膜7b以及金属膜9所构成；第一金属氧化物膜7a沿着凹部6c形成在第二绝缘膜6上，金属化合物膜8形成在该金属氧化物膜7a上，第二金属氧化物膜7b形成在该金属化合物膜8上，金属膜9形成在该第二金属氧化物膜7b上。这里，金属化合物膜8的弹性率，既大于第一金属氧化物膜7a的弹性率，又大于第二金属氧化物膜7b的弹性率。
[0091]可以用从第一实施例说明的形成金属氧化物7的金属种类中选择出的金属作为第一金属氧化物膜7a的金属及第二金属氧化物膜7b的金属。第一金属氧化物膜7a与第二金属氧化物膜7b，可以是由同一种类的金属形成，也可以是分别由不同种类的金属形成。
[0092]必须从第一实施例中说明的构成金属化合物膜8的金属种类中加以选择，以使得金属化合物膜8的弹性率既大于第一金属氧化物膜7a的弹性率，又大于第二金属氧化物膜7b的弹性率。
[0093]以下，参照图4(a)～图4(c)说明本发明第二实施例的半导体装置制造方法。
[0094]图4(a)～图4(c)中，与第一实施例的半导体装置制造方法的不同点在于：图4(b)中形成第二金属阻挡膜A2。具体来说，如图4(b)所示，沿着凹部6c的壁面在第二绝缘膜6上形成第一金属氧化物膜7a。接着，在第一金属氧化物膜7a上形成金属化合物膜8。接着，在金属化合物膜8上形成第二金属氧化物膜7b。接着，在第二金属氧化物膜7b上形成金属膜9。这里，第一金属氧化物膜7a、金属化合物膜8、第二金属氧化物膜7b、与金属膜9，以原子层沉积法(ALD：Atomic layer deposition)、化学气相沉积法(CVD：cemical vapor deposition)、或物理气相沉积法(PVD：PPhysical vapor deposition)等成膜方法形成即可。这样便形成由第一金属氧化物膜7a、金属化合物膜8、第二金属氧化物膜7b、金属膜9所构成的第二金属阻挡膜A2。
[0095]这里，以下说明本发明第二实施例所涉及的半导体装置及半导体装置制造方法的效果。
[0096]根据本发明第二实施例所涉及的半导体装置及半导体装置制造方法，除了能收到所述的第一实施例的半导体装置及半导体装置制造方法的效果之外，还能收到以下效果。
[0097]第二金属阻挡膜A2在第一金属氧化物膜7a与金属膜9之间具备金属化合物膜8、在金属膜9与金属化合物膜8之间具备第二金属氧化物膜7b，同时金属化合物膜8的弹性率大于第一金属氧化物膜7a的弹性率及第二金属氧化物膜7b的弹性率，因此能够实现机械强度优良的第二金属阻挡膜A2。这样一来，和单纯地叠层金属膜与金属氧化物膜而构成的金属阻挡膜相比，第二金属阻挡膜A2的机械强度大幅度地提高。而且，在金属化合物膜8的热膨胀率与第一金属氧化物膜7a的热膨胀率不同，与第二金属氧化物膜7b的热膨胀率也不同的情况下，也会由于第二金属阻挡膜A2的热膨胀整体被均匀化，而能够使得第二金属阻挡膜A2具有热、机械强度极其优良的结构。而且，由于按第一金属氧化物膜7a、金属化合物膜8、及第二金属氧化物膜7b的顺序叠层形成第二金属阻挡膜A2，因此施加到第一金属氧化物膜7a的应力分散到2层，大幅度地提高了第二金属阻挡膜A2的整体机械强度。特别是，当第一金属氧化物膜7a与第二金属氧化物膜7b都由相同金属材料构成时，能更进一步提高它的机械强度。因此，能实现具有机械强度优良的多层布线的高可靠性半导体装置。
[0098]第二绝缘膜6与第一金属氧化物膜7a接合着形成，同时，金属膜9与第二铜布线10接合着形成。因此，借助第一金属氧化物膜7a与第二绝缘膜6接合，则与金属膜9与第二绝缘膜6接合的情况相比，第二金属阻挡膜A2与第二绝缘膜6的粘接性提高了。而且，在第二绝缘膜6最表面为氧化物时，第一金属氧化物膜7a与第二绝缘膜6中存在共同的元素氧，因此第二绝缘膜6与第一金属氧化物膜7a的粘接性提高。同时，借助使金属膜9与第二铜布线10接合，电阻小于金属化合物膜8、第一金属氧化物膜7a、或第二金属氧化物膜7b的金属将成为金属电镀时的电极兼电镀底层，故和在第二金属阻挡膜A2表面形成金属化合物膜8、第一金属氧化物膜7a或第二金属氧化物膜7b的情况相比，能够形成膜厚均匀性极佳的电镀膜。因此，能够实现高性能的金属电镀。
[0099]第二金属阻挡膜A2也可以在第二绝缘膜6与第二铜布线10之间的多层叠层构成的。
[0100]只要不损害第一金属氧化物膜7a与金属化合物膜8的粘接性，可以在第一金属氧化物膜7a与金属化合物膜8之间设置1层以上的其他膜；只要不损害第二金属氧化物膜7b与金属膜9的粘接性，在第二金属氧化物膜7b与金属膜9之间，可以设置1层以上的其他膜。并且，只要不损害金属化合物膜8与第二金属氧化物膜7b的粘接性，在金属化合物膜8与第二金属氧化物膜7b之间，可以设置1层以上的其他膜。
工业实用性
[0101]如上所述，本发明对于具有机械强度优良、电阻低且粘接性高的金属阻挡膜的半导体装置及其制造方法极为有用。

Claims (20)

1.一种半导体装置，具有在衬底上形成的绝缘膜、在所述绝缘膜中形成的埋入金属布线、以及在所述绝缘膜和所述金属布线之间形成的金属阻挡膜，其中：
所述金属阻挡膜，包括自所述绝缘膜所在的那一侧朝着所述金属布线所在的那一侧依次叠层的金属氧化物膜、金属化合物膜以及金属膜，
所述金属化合物膜的弹性率大于金属氧化物膜的弹性率。
2.根据权利要求1所述的半导体装置，其中：
接合着形成有所述绝缘膜与所述金属氧化物膜，
接合着形成有所述金属膜与所述金属布线。
3.根据权利要求1所述的半导体装置，其中：
所述金属氧化物膜具有导电性。
4.根据权利要求1所述的半导体装置，其中：
形成所述金属化合物膜的金属为高熔点金属。
5.根据权利要求1所述的半导体装置，其中：
形成所述金属膜的金属为即使被氧化也不会失去导电性的金属。
6.根据权利要求1所述的半导体装置，其中：
所述金属化合物膜由金属氮化物膜所构成。
7.根据权利要求1所述的半导体装置，其中：
所述金属化合物膜由金属碳化物膜所构成。
8.根据权利要求1所述的半导体装置，其中：
所述金属化合物膜由金属硅化物膜构成。
9.一种半导体装置，具有在衬底上形成的绝缘膜、在所述绝缘膜中形成的埋入金属布线、以及在所述绝缘膜与所述金属布线之间形成的金属阻挡膜，其中：
所述金属阻挡膜，包括自所述绝缘膜所在的那一侧朝着所述金属布线所在的那一侧依次叠层的第一金属氧化物膜、金属化合物膜、第二金属氧化物膜以及金属膜；
所述金属化合物膜的弹性率，既大于所述第一金属氧化物膜的弹性率，又大于所述第二金属氧化物膜的弹性率。
10.根据权利要求9所述的半导体装置，其中：
接合着形成有所述绝缘膜与所述第一金属氧化物膜，
接合着形成有所述金属膜与所述金属布线。
11.根据权利要求9所述的半导体装置，其中：
所述第一金属氧化物膜和所述第二金属氧化物膜至少有一个具有导电性。
12.根据权利要求9所述的半导体装置，其中：
形成所述金属化合物膜的金属为高熔点金属。
13.根据权利要求9所述的半导体装置，其中：
形成所述金属膜的金属为即使被氧化也不会失去导电性的金属。
14.根据权利要求9所述的半导体装置，其中：
所述金属化合物膜由金属氮化物膜构成。
15.根据权利要求9所述的半导体装置，其中：
所述金属化合物膜由金属碳化物膜构成。
16.根据权利要求9所述的半导体装置，其中：
所述金属化合物膜由金属硅化物膜构成。
17.一种半导体装置的制造方法，其中：
包括：
在衬底上的绝缘膜中形成凹部的工序，
沿着所述凹部的壁面形成按金属氧化物膜、金属化合物膜、金属膜的顺序而构成金属阻挡膜的工序，以及
在所述金属阻挡膜上形成埋入金属布线以填埋所述凹部的工序；
所述形成金属阻挡膜的工序，包括形成弹性率大于所述金属氧化物膜的弹性率的所述金属化合物膜的工序。
18.根据权利要求17所述的半导体装置的制造方法，其中：
在所述形成金属阻挡膜工序之后且在所述形成埋入金属布线工序之前，进一步包括在所述金属阻挡膜上形成种子层的工序，
所述形成埋入金属布线的工序，包括在所述种子层上形成所述埋入金属布线以填埋所述凹部的工序。
19.一种半导体装置的制造方法，其中：
包括：
在衬底上的绝缘膜中形成凹部的工序，
沿着所述凹部的壁面形成按第一金属氧化物膜、金属化合物膜、第二金属氧化物膜以及金属膜的顺序而构成的金属阻挡膜的工序，以及
在所述金属阻挡膜上形成埋入金属布线以填埋所述凹部的工序；
所述形成金属阻挡膜的工序，包括形成弹性率既大于所述第一金属氧化物膜的弹性率又大于所述第二金属氧化物膜的弹性率的所述金属化合物膜的工序。
20.根据权利要求19所述的半导体装置的制造方法，其中：
在所述形成金属阻挡膜工序之后且在所述形成埋入金属布线工序之前，进一步包括在所述金属阻挡膜上形成种子层的工序，
所述形成埋入金属布线的工序，包括在所述种子层上形成所述埋入金属布线以填埋所述凹部的工序。
CNB2005800212409A 2004-06-30 2005-05-20 半导体装置及其制造方法 Expired - Fee Related CN100447979C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP192653/2004 2004-06-30
JP2004192653A JP4224434B2 (ja) 2004-06-30 2004-06-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1973367A true CN1973367A (zh) 2007-05-30
CN100447979C CN100447979C (zh) 2008-12-31

Family

ID=35782573

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800212409A Expired - Fee Related CN100447979C (zh) 2004-06-30 2005-05-20 半导体装置及其制造方法

Country Status (7)

Country Link
US (2) US7663239B2 (zh)
EP (1) EP1780788A1 (zh)
JP (1) JP4224434B2 (zh)
KR (1) KR20070028574A (zh)
CN (1) CN100447979C (zh)
TW (1) TW200601410A (zh)
WO (1) WO2006003760A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908523A (zh) * 2009-06-02 2010-12-08 纳普拉有限公司 电子设备、导电性组合物、金属填充装置及电子设备的制造方法
CN107534014A (zh) * 2015-05-22 2018-01-02 索尼公司 半导体装置、制造方法、固态成像元件和电子设备

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251135A (ja) * 2006-02-18 2007-09-27 Seiko Instruments Inc 半導体装置およびその製造方法
US7579274B2 (en) * 2006-02-21 2009-08-25 Alchimer Method and compositions for direct copper plating and filing to form interconnects in the fabrication of semiconductor devices
JP2007258390A (ja) * 2006-03-23 2007-10-04 Sony Corp 半導体装置、および半導体装置の製造方法
JP4634977B2 (ja) * 2006-08-15 2011-02-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US20080096381A1 (en) * 2006-10-12 2008-04-24 Han Joseph H Atomic layer deposition process for iridium barrier layers
JP5154789B2 (ja) 2006-12-21 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置並びに半導体装置の製造方法
JP2010192467A (ja) * 2007-06-28 2010-09-02 Tokyo Electron Ltd 被処理体の成膜方法及び処理システム
JP4836092B2 (ja) 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
US7928569B2 (en) * 2008-08-14 2011-04-19 International Business Machines Corporation Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture
US8242600B2 (en) 2009-05-19 2012-08-14 International Business Machines Corporation Redundant metal barrier structure for interconnect applications
JP5190415B2 (ja) * 2009-06-04 2013-04-24 パナソニック株式会社 半導体装置
KR101656444B1 (ko) 2010-01-25 2016-09-09 삼성전자주식회사 상보형 ｍｏｓ 트랜지스터, 상기 상보형 ｍｏｓ 트랜지스터를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8610280B2 (en) * 2011-09-16 2013-12-17 Micron Technology, Inc. Platinum-containing constructions, and methods of forming platinum-containing constructions
US8592985B2 (en) * 2012-04-10 2013-11-26 Micron Technology, Inc. Methods of forming conductive structures and methods of forming DRAM cells
US20130328098A1 (en) * 2012-05-15 2013-12-12 High Power Opto. Inc. Buffer layer structure for light-emitting diode
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20140273436A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming barrier layers for conductive copper structures
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
WO2017111814A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Low resistance interconnect
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
CN105895579B (zh) * 2016-06-08 2017-12-05 无锡微奥科技有限公司 一种基于soi衬底的tsv圆片的加工方法
US10741442B2 (en) * 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
JP2022029308A (ja) * 2020-08-04 2022-02-17 新光電気工業株式会社 配線基板及び配線基板の製造方法
US20220246534A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance copper interconnects

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3337876B2 (ja) 1994-06-21 2002-10-28 株式会社東芝 半導体装置の製造方法
JP3409831B2 (ja) 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
JPH11223755A (ja) 1998-02-09 1999-08-17 Asahi Optical Co Ltd レンズ保持構造
JP3149846B2 (ja) * 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
JP2000208443A (ja) 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
JP4377040B2 (ja) 2000-07-24 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体の製造方法
JP2002075994A (ja) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN1248294C (zh) * 2000-11-22 2006-03-29 联华电子股份有限公司 形成阻挡层的方法及形成的结构
US6462417B1 (en) * 2000-12-18 2002-10-08 Advanced Micro Devices, Inc. Coherent alloy diffusion barrier for integrated circuit interconnects
US6433379B1 (en) * 2001-02-06 2002-08-13 Advanced Micro Devices, Inc. Tantalum anodization for in-laid copper metallization capacitor
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US6713373B1 (en) * 2002-02-05 2004-03-30 Novellus Systems, Inc. Method for obtaining adhesion for device manufacture
JP2003332426A (ja) * 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2004031497A (ja) 2002-06-24 2004-01-29 Nec Corp 半導体装置およびその製造方法
JP2004031866A (ja) * 2002-06-28 2004-01-29 Trecenti Technologies Inc 半導体集積回路装置
US7279423B2 (en) * 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US7045071B2 (en) * 2002-12-30 2006-05-16 Hynix Semiconductor Inc. Method for fabricating ferroelectric random access memory device
JP2004040128A (ja) 2003-08-29 2004-02-05 Ulvac Japan Ltd 化学蒸着法による銅薄膜の形成方法
US20050206000A1 (en) * 2004-03-19 2005-09-22 Sanjeev Aggarwal Barrier for copper integrated circuits
FR2879064B1 (fr) * 2004-12-03 2007-06-01 Eastman Kodak Co Procede de diffusion de donnees multimedia vers un equipement pourvu d'un capteur d'images
KR100613388B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 다마신법을 이용한 구리 배선층을 갖는 반도체 소자 및 그형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908523A (zh) * 2009-06-02 2010-12-08 纳普拉有限公司 电子设备、导电性组合物、金属填充装置及电子设备的制造方法
US8759211B2 (en) 2009-06-02 2014-06-24 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method
CN107534014A (zh) * 2015-05-22 2018-01-02 索尼公司 半导体装置、制造方法、固态成像元件和电子设备
US11776923B2 (en) 2015-05-22 2023-10-03 Sony Corporation Semiconductor device, manufacturing method, solid state image sensor, and electronic equipment

Also Published As

Publication number Publication date
US7663239B2 (en) 2010-02-16
WO2006003760A1 (ja) 2006-01-12
JP2006019325A (ja) 2006-01-19
CN100447979C (zh) 2008-12-31
KR20070028574A (ko) 2007-03-12
US20100102449A1 (en) 2010-04-29
US7893535B2 (en) 2011-02-22
TW200601410A (en) 2006-01-01
US20080054464A1 (en) 2008-03-06
JP4224434B2 (ja) 2009-02-12
EP1780788A1 (en) 2007-05-02

Similar Documents

Publication Publication Date Title
CN100447979C (zh) 半导体装置及其制造方法
US20070132100A1 (en) Semiconductor device and method for fabricating the same
TWI423327B (zh) 降低後段製程配線結構之整體介電常數的處理整合系統
CN100409437C (zh) 多级互连结构及在IC晶片上形成Cu互连的方法
JP4549002B2 (ja) カーボンナノチューブからなる電気的に導電性の接続を有する電子部品とその製造方法
CN100399563C (zh) 半导体元件
TWI502646B (zh) 鈷金屬障壁層
TWI324811B (en) Barrier structure for semiconductor devices
EP1760771A1 (en) Semiconductor device and method for fabricating the same
US8169077B2 (en) Dielectric interconnect structures and methods for forming the same
TW571389B (en) A copper interconnection and the method for fabricating the same
US20070117377A1 (en) Conductor-dielectric structure and method for fabricating
US7659626B2 (en) Semiconductor device including a barrier metal film
JP2004040101A (ja) 配線性能改善用メタライゼーションの合金化及び／又は局部ドーピング
KR100459332B1 (ko) 반도체소자의금속배선형성방법
JP2007103546A (ja) 半導体装置およびその製造方法
CN100530565C (zh) 半导体器件及其制造方法
KR101076927B1 (ko) 반도체 소자의 구리 배선 구조 및 그 형성방법
JP2006253666A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081231

Termination date: 20130520