CN1877858A - 金属氧化物半导体场效应晶体管及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000005669 field effect Effects 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 4
- 150000004706 metal oxides Chemical class 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000004888 barrier function Effects 0.000 claims description 39
- 238000009413 insulation Methods 0.000 claims description 22
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 15
- 150000004767 nitrides Chemical group 0.000 claims description 14
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 49
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- DCRGHMJXEBSRQG-UHFFFAOYSA-N 1-[1-(cyclooctylmethyl)-5-(hydroxymethyl)-3,6-dihydro-2H-pyridin-4-yl]-3-ethyl-2-benzimidazolone Chemical compound O=C1N(CC)C2=CC=CC=C2N1C(CC1)=C(CO)CN1CC1CCCCCCC1 DCRGHMJXEBSRQG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000002242 deionisation method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本发明提供了一种具有沟槽隔离区的金属氧化物半导体场效应晶体管及其制造方法。该晶体管包括设置在半导体衬底的预定部分中以限定有源区的沟槽隔离区。源区和漏区在有源区中彼此分隔开，沟道区设置在所述源区和漏区之间。栅电极横跨源区和漏区之间的沟道区，且栅极绝缘层设置在所述栅电极与沟道区之间。比栅极绝缘层厚的边缘绝缘层围绕沟槽隔离区和有源区边界设置在栅电极的下表面上。本发明防止边界部分上的氧化物层的凹陷和减薄。因此，防止了由于集中在边界部分上的电场而产生的漏电流。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，且更具体而言，涉及一种具有沟槽隔离区的金属氧化物半导体场效应晶体管及其制造方法。
背景技术
当制造电功率器件例如半导体集成电路器件中的液晶显示器驱动IC(称作LDI)时，以低电压操作的低压逻辑晶体管和以高电压工作的LCD驱动晶体管必须实施于同一半导体衬底上。通常，高电压晶体管具有包括厚的栅氧化物层的结构，例如改性轻掺杂漏极(MLDD)和场轻掺杂漏极(FLDD)。半导体集成电路增加的密度减少了线宽，由此当形成上述电功率器件时，沟槽隔离技术通常被应用到器件隔离区。例如，在使用沟槽技术形成的浅沟槽隔离(STI)结构中，用于间隙填充的层不是热氧化物层而是未掺杂硅酸盐玻璃(USG)层或例如高浓度等离子体(HDP)-CVD氧化物层的化学气相淀积(CVD)氧化物层。此外，在上述沟槽隔离工艺中，通常使用氮化物衬垫。
图1是具有沟槽隔离区的常规高电压MOS场效应晶体管的剖面图。
参考图1，掺杂有P型杂质的P型阱101或掺杂有N型杂质的N型阱形成在半导体衬底100的上表面上。然后，填充有绝缘材料的STI结构的沟槽隔离区107形成在阱101的预定部分中。有源区102由沟槽隔离区107限定。以预定距离彼此分隔开的源区和漏区(未示出)形成在有源区102内。此外，沟道区设置在该源区与漏区之间。栅电极106通过插入栅极绝缘层105而形成在该沟道区上。
栅极绝缘层105主要由热氧化物构成，其中设置在沟槽蚀刻的STI结构的上边缘上的氧化物层发生减薄现象。具体地，上述减薄现象由于如下原因而发生：在硅衬底上引起的压缩应力，其由于以下原因引起：(i)硅衬底表面和STI结构侧壁的氧化，(ii)由STI结构施加到间隙填充层上的应力和(iii)当进行热氧化以在STI结构中形成栅极氧化物层时，由形成于STI结构中的氮化物衬垫中断了氧化反应气体的迁移。
此外，上述减薄现象导致所谓的边缘拥挤现象(edge crowding)，该边缘拥挤现象又导致STI结构在结构上形成为围绕器件隔离区(或场区)与相邻有源区之间的边界的凹陷。此外，作为上述凹陷导致的氧化物层减薄的结果，设置在STI隔离区中的氮化物衬垫成为用于将电荷俘获到氮化物衬垫的上部分的位置，因此通过氧化物层导通晶体管。此外，上述减薄现象和凹陷导致晶体管的阈值电压由于沟槽隔离区与有源区的边界部分上的漏电流而降低，从而导致半导体晶体管的故障。
因此，需要具有防止沟槽隔离区与有源区之间的边界上发生漏电流的沟槽隔离区的MOS场效应晶体管。
发明内容
根据本发明的示范性实施例，提供了一种金属氧化物半导体(MOS)场效应晶体管。该MOS场效应晶体管包括设置在半导体衬底的预定部分以限定有源区的沟槽隔离区；在有源区内彼此分隔开的源区和漏区，沟道区设置在源区与漏区之间；和横跨设置在源区与漏区之间的沟道区的栅电极。MOS场效应晶体管还包括设置在栅电极与沟道区之间的栅极绝缘层。和围绕沟槽隔离区与有源区的边界的设置于栅电极下表面上的边缘绝缘层，其厚于栅极绝缘层。
边缘绝缘层可以包括多层，且边缘绝缘层的最上层与栅极绝缘层可以由相同材料构成。边缘绝缘层可以具有下氧化物层/中间绝缘层/上氧化物层的三层结构。在此情形，中间绝缘层由选自氮化物、氧化铝和氧化钽的材料构成。此外，边缘绝缘层宽于沟槽隔离区和有源区边界上的栅电极，且沟槽隔离区可以包括氮化物衬垫。
根据本发明的另一示范性实施例，提供了一种具有沟槽隔离区的MOS场效应晶体管的制造方法。该方法包括在半导体衬底的预定部分中形成沟槽隔离区以限定有源区。在形成至少覆盖沟槽隔离区和有源区的边界并暴露晶体管的沟道区的第一绝缘层图案之后，至少在形成有第一绝缘层图案的半导体衬底的基本整个表面上形成第二绝缘层。然后，至少在已经形成第二绝缘层和第一绝缘层图案的半导体衬底的基本整个表面上形成栅电极，且其中栅电极横跨沟槽隔离区和有源区的边界。
此外，在形成沟槽隔离区之后，可以形成在有源区内彼此分隔开的源区和漏区。或者，在形成栅电极之后，使用栅电极作为离子注入掩模形成在有源区内彼此分隔开的源区和漏区。
根据本发明的示范性实施例，当应用所述STI时，在围绕沟槽隔离区和有源区的栅电极下面的边缘绝缘层厚于设置在沟道区上表面上的栅极绝缘层。因此，防止了在沟槽隔离区和有源区的边界上引起的凹陷，从而减轻了集中在边界处的电场，因此防止了漏电流。此外，使用在典型的半导体器件制造工艺中采用的淀积和蚀刻可以容易地制造边缘绝缘层图案和中心栅极绝缘层。
附图说明
图1是使用常规技术制造的具有沟槽隔离区的MOS场效应晶体管的剖面图；
图2是根据本发明的示范性实施例的具有沟槽隔离区的M0S场效应晶体管的布局图；以及
图3到7是示出根据本发明示范性实施例的具有沟槽隔离区的MOS场效应晶体管的制造方法的剖面图。
具体实施方式
现在将参考附图更充分地描述本发明，在附图中示出了本发明的示范性
实施例。
图2到7示出了根据本发明示范性实施例的MOS场效应晶体管结构。图2是其布局图，且图7是示出沿图2的线A-A’所取的具有高电压晶体管的高电压(HV)区的剖面图。在某些情况下，其上形成有低电压晶体管的低电压(LV)区可以形成在相同衬底上。例如，在LDI产品中，用于驱动液晶显示器(LCD)的高电压晶体管形成在HV区中，且低电压逻辑晶体管可以形成在LV区中。本发明的示范性实施例不限于上述LDI结构，而是可以应用于各种类型的半导体器件，只要高电压晶体管至少形成于HV区中。
参考图2和7，在HV区中，沟槽形隔离区202设置在由单晶硅构成的半导体衬底201的预定部分中。沟槽隔离区202限定操作晶体管的有源区209。栅电极208设置在有源区209的上部分上，并横跨沟槽隔离区202而延伸。此外，彼此分隔开预定距离的源区/漏区211形成在有源区209内。沟道区设置在源区与漏区211之间，且栅电极208在沟道区上方延伸。
垂直于栅电极208的长度方向形成的源/漏区211形成相对低浓度区，且掺杂有浓度高于源/漏区211的杂质离子的高浓度区213部分地形成，因此构成双扩散漏极(DDD)结构。在此示范性实施例中，在将形成源/漏接触214的位置形成高浓度区213，源/漏接触214在通过后续工艺形成层间绝缘层然后形成接触孔之后形成，由此保证欧姆接触。
具有通过堆叠第一绝缘层203、第二绝缘层204和第三绝缘层205而形成的三层形式的边缘绝缘层207插入在栅电极208与沟槽隔离区202和有源区209的边界之间。具有单层结构例如第三绝缘层205的栅极绝缘层形成在有源区209与栅电极208之间。栅极绝缘层205可以具有约150到约1000埃()的厚度，且接触栅极绝缘层的边缘绝缘层207可以具有约200到约10000的厚度。
具有三层结构的边缘绝缘层207防止围绕沟槽隔离区202和有源区209的边界形成凹陷。而且，防止了绝缘层的减薄，从而防止了在边界上产生的漏电流。
参考图2和图3到7，将描述根据本发明示范性实施例的MOS场效应晶体管的制造方法。图2是布局图，且图3到7是示出沿图2的线A-A’所取的高电压区的剖面图。
参考图3，在由例如单晶硅构成的半导体衬底201的预定部分上形成具有浅沟槽隔离(STI)结构的隔离区202。该沟槽型隔离区202限定有源区209。根据用于形成隔离区202的STI，在该半导体衬底201的整个表面或基本整个表面上形成缓冲氧化物层和防止氧化层。在此情形，缓冲氧化物层可以由热氧化物构成，且防止氧化层可以由氮化硅构成。然后，光致抗蚀剂图案形成在防止氧化层上。该光致抗蚀剂图案覆盖有源区209的上表面，并暴露将成为沟槽隔离区202的区域。
接着，使用该光致抗蚀剂图案或防止氧化层作为蚀刻掩模，至少蚀刻防止氧化层和缓冲氧化物层以形成依次堆叠的缓冲氧化物层图案和防止氧化层图案。该堆叠缓冲氧化物层图案和防止氧化层图案覆盖有源区209，并暴露将形成隔离区202的部分。在蚀刻器件隔离区部分中暴露的半导体衬底201以形成沟槽之后，形成沟槽隔离区202。使用间隙填充绝缘材料例如热氧化物、氮化物衬垫和氧化物沿沟槽内壁形成沟槽隔离区202。
参考图2和4，使用光刻在半导体衬底201的整个表面或基本整个表面上形成离子注入掩模，例如光致抗蚀剂掩模、氧化硅层和氮化硅层掩模。然后，使用低浓度的离子注入在有源区209中形成源/漏区211。该源/漏区211是通过在约150KeV到约300KeV的能量下注入约2.0E12到约5.0E15浓度的磷而形成的轻掺杂扩散层。低电压区覆盖有离子注入掩模从而不被掺杂离子。
可以在图7所示的栅电极208被构图之后使用该栅电极作为离子注入掩模而形成源/漏区211。
在除去离子注入掩模之后，第一绝缘层203和第二绝缘层204依次堆叠在半导体衬底201的整个表面或基本整个表面上。第一绝缘层203由例如氧化物构成。该氧化物层通过化学气相淀积(CVD)工艺形成为具有约50到500厚度，且优选100到200。然后，形成第二绝缘层204。第二绝缘层204使用CVD堆叠到约50到约500厚度，且优选约100到约200。第二绝缘层204可以由各种绝缘材料构成，例如氮化物族诸如氮化硅，或者金属氧化物族诸如氧化铝或氧化钽。
参考图5，使用光刻除去第一绝缘层203和第二绝缘层204，因此暴露有源区209的半导体衬底201，其包括设置在源/漏区211之间的沟道区。在此情形，第一绝缘层203和第二绝缘层204留在沟槽隔离区202和有源区209的边界上。如图2的平面图所示，在源/漏区211方向的第一绝缘层203和第二绝缘层204宽于沟槽隔离区202与有源区209的边界上的栅电极208。
此后，第三绝缘层205堆叠在所得结构的整个表面或基本整个表面上。第三绝缘层205可以由例如氧化物构成。该氧化物层通过CVD堆叠到约200到约2000厚度，且优选约500到约700厚度。第三绝缘层205充当栅电极208下表面上的单层栅极绝缘层，并与沟槽隔离区202和有源区209边界上的第一绝缘层202和第二绝缘层203部分构成边缘绝缘层207。
包括氧化物层/氮化物层/氧化物层的边缘绝缘层207的三层结构等同于形成在上下导电材料层之间充当介电膜的层的结构，所述介电膜当形成半导体器件的电容器时形成。因此，当制造需要电容器的半导体晶体管时，可以通过形成边缘绝缘层而不独立进行形成场晶体管的工艺而形成介电膜。通常，高电压晶体管和电容器一起使用在驱动LCD面板的芯片中，且用于电容器的具有上述氧化物/氮化物/氧化物的三层结构的介电膜可以简化制造工艺。这样的电容器可以形成在高电压区和低电压区上。
另一方面，在此示范性实施例中，边缘绝缘层207具有第一绝缘层203、第二绝缘层204、第三绝缘层205的三层结构。然而，通过考虑绝缘层之间的蚀刻选择性，边缘绝缘层207可选地具有双层结构。例如，可以使用氧化物层/氧化物层结构。
参考图6，第一绝缘层203、第二绝缘层204和第三绝缘层205的三层结构可以根据特定设计被蚀刻并构图。该三层结构可以在形成栅电极之前或之后被构图。在此示范性实施例中，由于仅沟槽隔离区202和有源区209边界的预定部分是三层绝缘层，如图2所示，该三层结构可以在形成栅电极208之前被构图。
参考图7，在已构图的具有三层结构的绝缘层上覆盖导电材料之后，形成栅电极208。此外，第三绝缘层205被蚀刻或保持不变，以在形成于半导体衬底201周边上的低电压区中形成相对薄的栅极绝缘层。当在前面的工艺中尚未形成源/漏区时，可以如上上述在形成栅电极208之后使用栅电极208作为离子注入掩模而形成源/漏区211。当构图三层绝缘层时，在高电压晶体管区内的源/漏区211上的三层被部分蚀刻，且高浓度杂质离子被掺杂进源/漏区211上的部分，该三层绝缘层从该部分上被除去以形成高浓度区213。通过后续工艺在高浓度区213中形成源/漏接触214，从而高浓度区213掺杂有浓度相对高于源/漏区211浓度的杂质离子。
然后，栅电极208可以由例如多晶硅构成。当在高电压区中形成栅电极208时，用于低电压晶体管的栅电极可以同时形成在低电压区中。接着，由例如氧化物构成的厚的层间绝缘层形成在半导体衬底201的整个表面或基本整个表面上。然后，形成用于源/漏接触的接触孔，并以导电材料填充该接触孔，从而形成源/漏接触214。
根据本发明的示范性实施例，厚的边缘绝缘层形成在沟槽隔离区与有源区的边界上，以防止边界部分上的氧化物层的凹陷和减薄。因此，防止了由于集中在边界部分上的电场而产生的漏电流。
虽然已经具体示出并参考其示范性实施例描述了本发明，但本领域的技术人员将理解的是，可以在不脱离由权利要求书所限定的本发明的精神和范畴的情况下进行各种形式和细节的变化。
Claims (20)
1、一种具有沟槽隔离区的金属氧化物半导体场效应晶体管，包括：
半导体衬底；
沟槽隔离区，设置在所述半导体衬底的预定部分以定义有源区；
源区和漏区，在所述有源区内彼此分离，在所述源区和所述漏区之间设置有沟道区；
栅电极，在设置于所述源区和漏区之间的沟道区上跨过；
栅极绝缘层，设置在所述栅电极和沟道区之间；和
边缘绝缘层，比所述栅极绝缘层厚，并围绕所述沟槽隔离区和有源区边界设置在栅电极的下表面。
2、根据权利要求1所述的金属氧化物半导体场效应晶体管，其中所述边缘绝缘层包括多层。
3、根据权利要求2所述的金属氧化物半导体场效应晶体管，其中所述边缘绝缘层的最上层和栅极绝缘层由相同材料构成。
4、根据权利要求2所述的金属氧化物半导体场效应晶体管，其中所述边缘绝缘层包括下氧化物层、中间绝缘层和上氧化物层。
5、根据权利要求4所述的金属氧化物半导体场效应晶体管，其中所述中间绝缘层由选自氮化物、氧化铝和氧化钽的材料构成。
6、根据权利要求1所述的金属氧化物半导体场效应晶体管，其中所述边缘绝缘层比所述沟槽隔离区和有源区边界上的栅电极宽。
7、根据权利要求1所述的金属氧化物半导体场效应晶体管，其中所述沟槽隔离区包括氮化物衬垫。
8、根据权利要求1所述的金属氧化物半导体场效应晶体管，其中所述栅极绝缘层的厚度约为150到约2000，且所述边缘绝缘层的厚度约为200到约10000。
9、一种具有沟槽隔离区的金属氧化物半导体场效应晶体管的制造方法，包括：
在半导体衬底的预定部分形成沟槽隔离区以限定有源区；
形成第一绝缘层图案，其至少覆盖所述沟槽隔离区和有源区边界的一部分，并暴露所述晶体管的沟道区；
至少在形成有所述第一绝缘层图案的所述半导体衬底的基本整个表面上形成第二绝缘层；和
至少在已经形成有第二绝缘层和第一绝缘层图案的所述半导体衬底的基本整个表面上形成栅电极，且其中所述栅电极横跨所述沟槽隔离区和有源区的边界。
10、根据权利要求9所述的方法，其中由所述第一绝缘层和第二绝缘层堆叠的部分比所述第二绝缘层厚。
11、根据权利要求9所述的方法，其中所述第一绝缘层图案包括多层。
12、根据权利要求11所述的方法，其中所述第一绝缘层图案的最上层和第二绝缘层由相同材料构成。
13、根据权利要求11所述的方法，其中所述第一绝缘层图案包括下氧化物层和中间绝缘层。
14、根据权利要求13所述的方法，其中所述中间绝缘层由选自氮化物、氧化铝和氧化钽的材料构成。
15、根据权利要求9所述的方法，还包括：在形成所述沟槽隔离区后，在所述有源区内形成彼此分隔开的源区和漏区。
16、根据权利要求9所述的方法，还包括：在形成所述栅电极后，在所述有源区内形成彼此分隔开的源区和漏区。
17、根据权利要求9所述的方法，其中使用选自氧化物和氮化物衬垫的的间隙填充绝缘材料形成所述沟槽隔离区。
18、根据权利要求15所述的方法，其中使用低浓度的离子注入在有源区中形成所述源区和漏区。
19、根据权利要求16所述的方法，其中使用低浓度的离子注入在有源区中形成所述源区和漏区。
20、根据权利要求9所述的方法，其中所述第一绝缘层图案和第二绝缘层具有约50到约500的厚度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050049251A KR100699843B1 (ko) | 2005-06-09 | 2005-06-09 | 트렌치 분리영역을 갖는 모스 전계효과 트랜지스터 및 그제조방법 |
| KR49251/05 | 2005-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1877858A true CN1877858A (zh) | 2006-12-13 |
| CN1877858B CN1877858B (zh) | 2010-09-29 |
Family
ID=37510223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006100842908A Active CN1877858B (zh) | 2005-06-09 | 2006-05-30 | 金属氧化物半导体场效应晶体管及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20060278951A1 (zh) |
| JP (1) | JP2006344943A (zh) |
| KR (1) | KR100699843B1 (zh) |
| CN (1) | CN1877858B (zh) |
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| CN110707090A (zh) * | 2019-09-30 | 2020-01-17 | 长江存储科技有限责任公司 | 一种位线驱动器 |
| CN112071758A (zh) * | 2019-06-11 | 2020-12-11 | 芯恩（青岛）集成电路有限公司 | 填埋式三维金属-氧化物场效应晶体管及制备方法 |
| CN112151616A (zh) * | 2020-08-20 | 2020-12-29 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
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| KR101543330B1 (ko) | 2009-08-05 | 2015-08-11 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN102916038B (zh) * | 2011-08-04 | 2015-12-16 | 北大方正集团有限公司 | 一种场效应晶体管及其制造方法 |
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2005
- 2005-06-09 KR KR1020050049251A patent/KR100699843B1/ko active IP Right Grant
-
2006
- 2006-05-03 US US11/416,736 patent/US20060278951A1/en not_active Abandoned
- 2006-05-23 JP JP2006143089A patent/JP2006344943A/ja active Pending
- 2006-05-30 CN CN2006100842908A patent/CN1877858B/zh active Active
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- 2009-07-07 US US12/498,652 patent/US8416599B2/en active Active
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| US20090269898A1 (en) | 2009-10-29 |
| KR20060130917A (ko) | 2006-12-20 |
| KR100699843B1 (ko) | 2007-03-27 |
| US8416599B2 (en) | 2013-04-09 |
| US20060278951A1 (en) | 2006-12-14 |
| JP2006344943A (ja) | 2006-12-21 |
| CN1877858B (zh) | 2010-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |