CN101572270B - 金属氧化物半导体晶体管 - Google Patents

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Abstract

本发明提供了金属氧化物半导体晶体管及其制造方法。在一实施例中,本发明的金属氧化物半导体晶体管的栅电极具有延伸至一延伸介电层的一上部边缘的一部分,该延伸介电层分隔该栅电极与该金属氧化物半导体晶体管的一漏极区。另外,在邻近该栅电极的该部分的一边缘处,该栅电极还向下延伸进入于位于该延伸介电区内的该上部边缘的一凸状缺口或沟槽内,以形成一突出部。本发明可改善热载流子效应的抑制能力。

Description

金属氧化物半导体晶体管

技术领域

[0001] 本发明涉及高电压的横向扩散型金属氧化物半导体(LDMOS)晶体管的结构及其 制造方法,尤其涉及一种具有栅电极突出部(gate electrode projection)的高电压LDMOS 晶体管及其制造方法。

背景技术

[0002] 高电压的金属氧化物半导体(MOS)晶体管为可于高的端电压(terminalvoltage) 下操作的半导体装置。包含了高电压MOS晶体管的高电压集成电路已广泛地应用于如汽车 工业、显示驱动器、可携式电子通信装置、医疗设备及其他领域。举例来说,高电压(如高于 20伏特的电压)MOS晶体管可整合于一栅驱动集成电路内,以传递显示信号到一液晶显示 装置。然而,随着先进技术中的工艺的持续缩减,这些高电压MOS晶体管的击穿电压也将随 之降低。

[0003] 在MOS晶体管内的电性击穿(electric breakdown)为常见问题。此击穿现象通常 随着借由先进工艺技术所制造得到的晶体管的窄化而发生于源极区与漏极区间的空间处, 而由沟道区的增加电场所形成。在MOS晶体管内的公知击穿机制则包括结击穿(junction breakdown)、穿胃 τίί 穿(punchthroughbreakdown)以及马聚回 τίί 穿(snapback breakdown)。 举例来说,在饱和操作(saturated operation)时(如晶体管开启时),在邻近MOS晶体管 内漏极区处会发生骤回击穿。而当施加电压于漏极时,在晶体管的沟道区便产生了一横向 电场,而在邻近漏极区处则产生了一尖峰电场。如此的高电场加速了沟道区内的电子,且使 得邻近于N+漏极区的边缘处的电子得到了足够动能而发热。如此的发热的电子造成了邻 近漏极侧的材料的冲击离子化并制造出了电子空穴对。因此,电子将射入栅氧化物内,且部 分的入射电子将为栅氧化物层所牵绊。此所谓的热载流子效应可能造成MOS晶体管内的数 个问题。被牵绊的电子可能造成NMOS晶体管的临界电压经历了不期望的偏差而到其正端。 此热载流子效应也造成了长期的装置劣化情形并降低其可靠度。而在最极端的情形中,骤 回击穿可在栅氧化物内更造成永久的实体损坏情形。

发明内容

[0004] 有鉴于此,本发明提供了数个金属氧化物半导体晶体管的实施方式,以解决前述 的公知问题。本发明的LDMOS晶体管包括延伸于介电区的一上部边缘的一栅电极,而该介 电区分隔了栅电极与该LDMOS晶体管的该漏极区。另外,在邻近该延伸部的一边的一区域 处,该栅电极更向下突出进入了位于该介电区的上部边缘内的一凹状凹口或沟槽内,进而 形成了一突出部。具有如此结构的LDMOS晶体管可用于改善热载流子效应的抑制情形。

[0005] 依据一实施例,本发明的金属氧化物半导体晶体管包括:

[0006] 一半导体基底;具有一第一导电特性的一源极区,设置于该半导体基底的一第一 表面部内;具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内;具 有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该漏极区

4之间的该半导体基底的一第三表面部内;一栅介电层,设置于该沟道区之上;一延伸介电 区,横向地邻近且位于该栅介电层与该漏极区之间;具有该第一导电特性的一漏极延伸区, 环绕该漏极区与该延伸介电区的一下部;以及一栅电极,具有位于该栅介电层上的一第一 部分以及位于该延伸介电区的一上表面上一第二部分,其中该第二部分包括进入于该延伸 介电区内的一突出部。

[0007] 依据另一个实施例,本发明的金属氧化物半导体晶体管包括:

[0008] 一半导体基底;具有一第一导电特性的一源极区,设置于该半导体基底的一第一 表面部内;具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内;具 有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该漏极 区之间的该半导体基底的一第三表面部内;一栅介电层设置于该沟道区之上;一延伸介电 区,横向地邻近且介于该栅介电层与该漏极区之间,该延伸介电区具有位于一上部表面的 一凸状缺口 ;具有该第一导电特性的一漏极延伸区,环绕该漏极区与该延伸介电区的一下 部;以及一栅电极,覆盖该栅介电层与该延伸介电区的一部分,并完全填满该凸状缺口。

[0009] 依据另一个实施例,本发明的金属氧化物半导体晶体管包括:

[0010] 一半导体基底内;具有一第一导电特性的一源极区,设置于该半导体基底的一第 一表面部内;具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内; 具有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该漏极 区之间的该半导体基底的一第三表面部内;一栅介电层设置于该沟道区之上;一第一延伸 介电区,横向地邻近且介于该栅介电层与该源极区之间,该延伸介电区具有延伸到该半导 体基底内的一第一部分;一第二延伸介电区,横向地邻近且介于该栅介电层与该漏极区之 间,该延伸介电区具有延伸到该基底内的一第二部分;具有该第一导电特性的一源极延伸 区,环绕该源极区与该第一延伸介电区的一下部;具有该第一导电特性的一漏极延伸区,环 绕该漏极区与该第二延伸介电区的一下部;以及一栅电极,具有位于该第一延伸介电区的 一上表面上的一第一部分以及位于该第二延伸介电区的一上表面上的一第二部分,其中该 第一部分包括位于该第一延伸介电区内的一第一突出部,而该第二部分包括位于该第二延 伸介电区内的一第二突出部。

[0011] 本发明可改善热载流子效应的抑制能力。

[0012] 为了让本发明的上述和其他目的、特征、和优点能更明显易懂,下文特举一个优选 实施例,并配合所附附图,作详细说明如下:

附图说明

[0013] 图1为一剖面图,显示了一种公知的高电压LDMOS晶体管;

[0014] 图2A为一剖面图,显示了依据本发明的一个实施例的一种具有栅电极突出部的 高电压LDMOS晶体管;

[0015] 图2B为一俯视图,显示了图2A内的高电压LDMOS晶体管的俯视情形;

[0016] 图3为一放大剖面图,显示了如图2A内的高电压LDMOS晶体管的一部分的放大情 形;

[0017] 图4A与图4B为一系列图表,以比较公知技术与本发明的实施例中的高电压LDMOS 晶体管内起因于热载流子效应的临界电压偏移情形;[0018] 图5A-图5F为一系列剖面图,显示了依据本发明一个实施例的高电压LDMOS晶体 管的工艺步骤;

[0019] 图6-图8为一系列剖面图,分别显示了依据本发明一个不同实施例的具有栅电极 突出部的高电压LDMOS晶体管;以及

[0020] 图9为一剖面图,显示了依据本发明的另一个实施例的一种形成有N沟道与P沟 道的LDMOS晶体管。

[0021] 其中,附图标记说明如下: [0022] 10〜 -高电压MOS晶体管;[0023] 11〜 〃场氧化物;[0024] IlA 〜场氧化物的鸟嘴;[0025] IlB 〜场氧化物的下部边缘;[0026] 12〜 -浅掺杂N-区/N-延伸区;[0027] 13〜 电极;[0028] 14〜 -重度掺杂N+区/N+漏极区;[0029] 32〜 〃氧化物层;[0030] 35〜 -热氧化物层;[0031] 36〜 介电层;[0032] 37〜 "多晶娃层;[0033] 38〜 多晶硅层;[0034] 38a 〜舌状的多晶硅突出部38a;[0035] 40〜 -基底;[0036] 41、41,〜N+扩散区/源极区; [0037] 42、42,〜N+扩散区/漏极区; [0038] 42〜 -漏极区;[0039] 43a、43b、44〜绝缘区/场氧化物区; [0040] 44a 〜场氧化物区的表面;[0041] 44b 〜场氧化物区的上部边缘;[0042] 44c 〜场氧化物区的鸟嘴;[0043] 44d 〜场氧化物区的下部边缘;[0044] 46a、46b〜间隔件; [0045] 45〜 -凸状缺口 ;[0046] 50〜 -N-延伸区;[0047] 51〜 -浅且轻度掺杂的N-区;[0048] 58、60〜电场于N-延伸区内接近鸟嘴的区域; [0049] 59,61〜导电路径的距离为函数所得到的电场的: [0050] 100、200〜高电压LDMOS晶体管; [0051] 136 〜栅介电层;[0052] 138 〜栅多晶硅层;[0053] 138a、138b〜舌状的多晶硅突出部;[0054] 140〜P型基底;

[0055] 141〜N+源极区;

[0056] 142〜N+漏极区;

[0057] 143a、143b、144a、144b 〜场氧化物区;

[0058] 150〜高电压LDMOS晶体管;

[0059] 150a、150b 〜N-延伸区;

[0060] 236〜栅介电层;

[0061] 238〜栅多晶硅层;

[0062] 238a〜舌状的多晶硅突出部;

[0063] 240〜P型基底;

[0064] 241〜N+源极区;

[0065] 242〜N+漏极区;

[0066] 243a,243b,244〜浅沟槽隔离物;

[0067] 250〜N-延伸区;

[0068] 300〜N沟道加强型高电压LDMOS晶体管;

[0069] h〜舌状的多晶硅突出部的宽度;

[0070] σ〜舌状的多晶硅突出部的深度; [0071 ] L〜LDMOS晶体管的沟道长度;

[0072] S〜绝缘区的横向尺寸;

[0073] S’〜浅沟槽隔离物的尺寸;

[0074] W〜LDMOS晶体管100的沟道宽度;

[0075] PR〜用于制作LDMOS晶体管的栅电极的光刻图案。

具体实施方式

[0076] 本发明的具有新颖结构以抑制热载流子效应的高电压LDMOS晶体管及其制造方 法将借由以下实施例加以解说。然而,本发明的实施例也可应用于其他晶体管结构及其 制造方法中。虽于相关附图中仅显示有一晶体管,然而在一半导体工件(semiconductor workpiece)之上也可同时存在有数个其他的晶体管。

[0077] 图1显示了一公知高电压MOS(HVMOS)晶体管10的一剖面图。晶体管10具有适 用于高电压(如高于30瓦)应用的一典型横向扩散金属氧化物半导体(LDMOS)晶体管结 构。在晶体管10内形成有两不同构件用以抑制元件击穿。其一构件为在此HVMOS晶体管 的重度掺杂N+区14的一延伸部内所形成的浅掺杂N-区12。此浅掺杂N-区12通称为一 N-延伸区或N-偏移区。N-延伸区12形成于P型沟道区与N+漏极区14之间,因而造成了 较浓的N型掺杂型态。另一构件为在N-延伸区12内所形成的厚的场氧化物11,而栅电极 13的一部分沿着此厚的场氧化物11的上部边缘而形成。此厚的场氧化物11用于降低邻近 于N+漏极区14处的电场。

[0078] 当晶体管10开启时,沿着介于N+漏极区14与栅电极13之间的场氧化物11的下 部边缘IlB的N-延伸区12则吸收了部分施加于漏极处的电压,并降低了邻近N+漏极区14 边缘的尖峰电场。如此便会抑制邻近于漏极侧的骤回击穿。然而,随着元件构件尺寸的更

7为缩减(如少于0. 6微米时),在沟道区内的电场将显著地增强并在邻近场氧化物11的鸟 嘴IlA的接近基板表面处达到高峰。如此,将倾向邻近鸟嘴IlA处发生如骤回击穿及热载 流子入射等不良效应,因此便需要改善的晶体管结构与其制造方法。

[0079] 图2A显示了依据本发明一个优选实施例的剖面图。请参照图2A,在具有P型单晶 硅材料及介于IO11〜1012cm_3的掺杂浓度的一块状的基底40上形成有一 N沟道加强型高 电压LDMOS晶体管100。或者,基底40可为一 P型半导体层,例如为形成于一半导体工件上 的一 P型井区,而此工件也可包括其他主动被动元件或电路。基板40可还包括替代硅的其 他半导体材料,例如化合物半导体、GaAS、InP、Si/Ge等材料。基底40也可设置于绝缘层上 覆硅晶片型态上的一绝缘层之上。

[0080] 如图2A所示,在基底40内设置有厚的绝缘区43a、43b与44,其可包括一氧化物或 氮化物材料。厚的绝缘区43a与43b通常应用于隔离位于基板40上的LDMOS晶体管100 与邻近的构件(未显示)。厚的绝缘区44形成有一横向尺寸S,以减低邻近于LDMOS晶体 管100的漏极区42的电场。在本实施例中,绝缘区43a、43b与44采用场氧化物,且其具有 约为5. 0微米的一厚度。在其他实施例中,采用场氧化物的绝缘区43a、43b与44具有约为 4. 0微米到7. 0微米的一厚度。这些场氧化物的绝缘区可更延伸到基底40内约为1. 5〜 3. 0微米的深度之处。

[0081] 在基底40内则设置有两N+扩散区41与42,其分别邻近于绝缘区43a与43b。N+ 扩散区41与42作为LDMOS晶体管100的源极与漏极。N+扩散区41与42的掺杂浓度需 为高导电度,以使得其与基底40之间具有良好欧姆接触,且N+扩散区41与42可为适当材 料所掺杂,例如采用磷或砷所掺杂而成的约为IO14〜IO16CnT3的掺杂浓度。除此之外,也可 使用其他N型掺杂材料或掺杂浓度。在优选实施例中,N+掺杂区41与42可延伸到基底40 内约为0. 5〜0. 8微米的一深度处。

[0082] 在基底40的漏极侧则设置有N-区50,作为N+漏极区42的N-延伸区。N-延伸 区50的掺杂轮廓完全地环绕N+漏极区42并部分延伸到基底表面下的场氧化物区44之处。 N-延伸区50的掺杂浓度经选择以得到最好效果。举例来说,N-延伸区50的掺杂浓度较佳 地不能太高,以在元件操作时施加高电压于N+漏极区42时,避免于介于N-延伸区50与P 型基底40之间的结击穿,且较佳地不能太低,以在元件操作时施加高电压于N+漏极区42 时,避免造成于基底内的穿透击穿。在优选实施例中,N-延伸区50的掺杂浓度约为IO12〜 1013cm_3,且其具有如磷或砷的一适当N型材料,其也可采用其他掺杂材料与掺杂浓度。如前 所述,N-延伸区50也可延伸到基底40内的约1. 5〜5. 0微米的深度处,以使得其可完全 环绕N+源极42以及场氧化物区44。

[0083] 在基底40的表面上则形成有厚度约为700埃的热氧化物材料的薄的栅介电层36。 在其他实施例中,栅介电层具有介于200〜800埃一厚度,且其可借由二氧化硅或其他适当 的栅介电材料所制成。栅介电层36自邻近于N+源极区41的边缘的位置沿着基底表面延 伸到邻接于场氧化物区44的一边缘的位置。栅多晶硅层38则较佳地形成于栅介电层36 之上,以作为LDMOS晶体管100的栅电极,虽然其也可采用其他的适当栅电极材料,例如金 属或金属合金。栅多晶硅层38可自位于邻近于N+源极区41的一端且准直于栅介电层36 的一位置沿着栅介电层36与具有鸟嘴的场氧化物区44的表面44a而延伸到位于场氧化 物区44的一上部边缘44b的一位置。较佳地,栅多晶硅层38延伸于场氧化物区44的横向尺寸S约50%之处。在本实施例中栅多晶硅层38具有约3500埃的厚度。在其他实施例 中,栅多晶硅层38的厚度约为2000埃到5000埃。或者,栅多晶硅层38可应用包括硅化钨 (WSix)-多晶硅(其中硅化钨位于多晶硅之上)结构的一堆迭膜层结构,其中WSix厚度约 为800〜1800埃。一般而言,由于其特殊的栅极型态,LDMOS晶体管100便具有一不对称 的型态。

[0084] 在图2A内所示的栅多晶硅层38具有以下特征。位于其延伸到场氧化物区44的 上部边缘44b的一部分邻近边缘位置处,栅多晶硅层38向下突出并延伸到位于场氧化物区 44内的一凸状的缺口或沟槽处,进而形成了舌状的多晶硅突出部38a。在本实施例中,舌状 的多晶硅突出部38a的宽度“σ ”以及深度“h”大体相同,且具有约为300埃的尺寸。在优 选实施例中,宽度“ σ ”大体介于100〜300埃而深度“h”大体介于200〜600埃。值得注 意的是,舌状的多晶硅突出部38a较佳地具有一凸状轮廓。也可使用如沟槽或斧状的一尖 角轮廓,但通常在LDMOS晶体管100于操作时上述轮廓可能导致不期望的强的局部电场,因 此便非较佳地选择上述轮廓。另外,在本实施例中,介于场氧化物区44的鸟嘴44c与基底 40的表面的锐角约为45度。在优选实施例中,此锐角介于约30〜60度。

[0085] 沟道区L则沿着基底表面而延伸于介于N+源极区41与N-延伸区50的对应边之 间。在栅介电层36与栅多晶硅层38的一边则形成有间隔件46a以覆盖介于其侧壁边缘与 基底40间的角落。在栅多晶硅层38的另一边则形成有间隔件46b以覆盖介于侧壁边缘与 场氧化物区44的上方边缘44b间的角落。间隔件46a与46b具有约介于300〜2000埃的 尺寸。通常较佳地采用二氧化硅材料以制备这些间隔件46a与46b,也可采用如氮化硅的间 隔件材料以及其他的间隔件尺寸。或者,可在间隔件46a下邻近源极区41处形成相似于公 知的短沟道NMOS晶体管内所应用的浅掺杂漏极区的一浅且轻度掺杂的N-区51。

[0086] 图2B为LDMOS晶体管100的俯视图,其显示了 N-延伸区50、N+源极区41、N+漏 极区42、栅多晶硅层、场氧化物区44以及接触物55等构件。在图2B内也显示了 LDMOS晶 体管100的尺寸,其包括沟道长度L、沟道宽度W以及场氧化物区44的横向尺寸S。在本实 施例中,L约为3微米,W约为20微米,而S约为3微米。因而可得到约为60瓦特的关-击 穿电压(在LDMOS晶体管100开启之前于漏极端测量得到的击穿电压)。在其他实施例中, LDMOS晶体管具有介于3〜100微米的L,介于3微米到数百微米的W,-以及介于1〜85 微米的S。本实施例的LDMOS晶体管的关击穿电压则约介于35〜850瓦特。

[0087] 图3为LDMOS晶体管100的一部分的放大图,显示了其在高电压操作下的应用,即 当LDMOS晶体管100为开启状态且于饱和模式下操作。在栅多晶硅层38与N+漏极区42处 分别施加了约为30瓦特的栅极-源极电压Ves以及漏极-源极电压VDS。N+源极区41通常 为接地。在如此或相似的偏压条件下,便可于源极区41与漏极区42之间建立了电场,其导 电路径沿着包括沟道区L、场氧化物区44的鸟嘴44c与其下部边缘44d等区域。此电场于 N-延伸区50内接近鸟嘴44c的区域60 (椭圆实线区)处达到高峰。当局部电场的峰值达 到预先订定的临界值时,变会发生骤回击穿并接着导致热载流子发射进入栅介电层36内。 同样地如图3内中,在N-延伸区50内接近鸟嘴44c处示出了区域58 (椭圆虚线区)。区域 58则表现了在场氧化物内不具有舌状的栅多晶硅的突出部38的一公知LDMOS晶体管于具 有如LDMOS晶体管100的类似操作条件下所得到的电场高峰区。在图3内也示出以导电路 径的距离为函数所得到的电场的量值。其中实线61与虚线59对应且分别显示了在LDMOS晶体管100内以及在此LDMOS晶体管的复制物内的电场(ε )的水平分量。如此显示了本 实施例中LDMOS晶体管相较于其在具有相似元件尺寸的相似复制物于相似操作条件下于 邻近鸟嘴44c处可形成较弱的电场。其也显示了 LDMOS晶体管100的骤回击穿区更往远离 基底表面的下方处推进,因而降低了热载流子抵达栅介电层36的可能性。

[0088] 请继续参照图3,在本实施例中,当LDMOS晶体管100处于饱和操作模式时,尖峰电 场以及骤回击穿的位置则受到多个元件与工艺参数的影响。这些参数包括沟道长度L、场 氧化物区44的轮廓与尺寸、舌状的栅多晶硅层38的突出部38a的轮廓与尺寸、基底40的 掺杂浓度以及N-延伸区50的掺杂浓度,或其间之。一般而言,较大的L与S以及场氧化物 区44的较延伸进入基底40内可制造出介于N+源极区41与N+漏极区42间的较长的导电 路径。由于电场为电压与距离的函数,因此较长的导电路径可降低接近鸟嘴44c的传导沟 道的尖峰电场。此外,击穿区60的位置显著地受到突出部38a与场氧化物区44的尺寸与 轮廓所影响。另外,突出部38a较佳地具有凸状轮廓以避免强局部电场的累积。在优选实 施例中,介于鸟嘴44c以及基底40表面间的锐角约为30〜60度,且当突出部38a的宽度 “ σ ”以及深度“h”分别介于100〜500埃与200〜600埃时,击穿区60仍可位于接近鸟嘴 44c的角落以及场氧化物区44的下部边缘44d的一期望位置,因而如图所示相对地远离基 底40的表面。

[0089] 图4A与图4B比较了在如图3内所示实施例中的LDMOS晶体管100与采用公知技 术所制备出的LDMOS晶体管的相似物(下称对照晶体管)的临界电压(Vt)偏移情形。首 先借由公知Vt测量技术测量位于LDMOS晶体管100与对照晶体管的初始Vt (initial Vt)。 测量LDMOS晶体管100与对照晶体管所得到的初始Vt均约为2. 08伏特。接着在LDMOS晶 体管100与对照晶体管上施加高于其操作电压的应变栅极电压与漏极电压,包括骤回击穿 以及通常起因于进入栅介电层的热载流子效应的Vt偏移的加速程序。在如此应变后,再次 测量LDMOS晶体管100与对照晶体管的Vt并记录之。接着可重复上述程序数次直到获得 了用于统计分析的足够测量值。在各应变中的LDMOS晶体管100与对照晶体管的Vt及Vt 偏移量经过记录并将的图示于附图中。请参照图4A与图4B,水平轴代表了针对LDMOS晶体 管100与对照晶体管所做的应变测试的次数,左方垂直轴代表了针对LDMOS晶体管100与 对照晶体管进行测试时所测量得到的Vt。而■与□分别表示针对LDMOS晶体管100与对照 晶体管进行测量所得到的Vt0而在图4A与图4B内的右方垂直轴上则代表了相对于初始 Vt的累积的Vt偏移量(%)。分别采用了 ♦与◊以代表LDMOS晶体管100与对照晶体管的 Vt偏移量。如图4A与图4B所示,经过15次的测试,对照晶体管的Vt自2. 08偏移到5. 0, 具有约150%的偏移量,而本发明实施例中的LDMOS晶体管100的Vt则大体未改变。如图 4A与图4B所示,本发明实施例所示的LDMOS晶体管100具有显著的抑制元件内起因于热载 流子效应的元件劣化情形的效果。

[0090] 图5A〜图5F为一系列剖面示意图,分别示出了前述实施例中LDMOS晶体管100 的制造方法内的工艺步骤。为了简化描述并避免重复,在下述的多个实施例中将采用类似 于前述LDMOS晶体管100附图中的标号与文字。此外,前述描述的参考标号可能不会在这 边重复描述。

[0091] 图5A显示了启始工艺步骤,首先在P型基底40的一部分上成长形成一氧化物层 32。接着针对氧化物层32施行第一光刻步骤以形成用于选择性的注入N-掺质的光刻图案

10(未显示)。接着借由一热工艺的施行将N-掺质扩散后进入了 P型基底40内,以形成N-延 伸区50。N-延伸区50形成了后续形成的一 N沟道加强型高电压LDMOS晶体管的漏极的延 伸。N-型延伸区50具有介于IO12〜IO13CnT3的一掺杂浓度。在优选实施例中,N-延伸区 50借由扩散磷所制成。N-延伸区50可延伸进入到位于P型基底40内1. 5〜5. 0微米的 一深度之处。

[0092] 接着请参照图5B,接着施行选择性氧化程序,以形成场氧化物43a、43b与44。这 些场氧化物区具有介于约4. 0〜7. 0微米的一厚度,且可延伸到P型基底40内介于1. 5〜 3. 0微米的一深度之处。场氧化物区43a与43b环绕了 LDMOS晶体管,以隔离其与位于相同 基底上的邻近元件。场氧化物区44的形成可降低于邻近LDMOS晶体管的漏极所形成的电 场。

[0093] 接着,施行一蚀刻程序以在场氧化物区44的一上部边界44b处形成一凸状缺口 45,如第5C图所示。在优选实施例中,采用了如湿蚀刻的各向同性蚀刻以形成凸状缺口 45。 因此形成了具有介于100〜500埃的一宽度“ ο,,以及介于200〜600埃一深度“h”的凸 状缺口。接着借由另一蚀刻程序自基底表面移除氧化物层32,并接着于基底之上成长厚度 约为200〜800埃的一热氧化物层35。

[0094] 请参照图5D,在基底上形成具有介于200〜5000埃的一厚度的多晶硅层37,其包 括位于场氧化物区44的上部边界内的凸状缺口 45的多晶硅延伸区。多晶硅层37可采用 化学气相沉积程序所形成,也可采用其他适当工艺。接着施行一第二光刻工艺应以形成用 于制作LDMOS晶体管的栅电极的光刻图案(标示为PR)。

[0095] 请参照图5E,接着针对基底施行如等离子体干蚀刻的一各向异性蚀刻程序,进而 制作出多晶硅栅电极38与栅介电层36。在栅极制作完成后,接着沉积厚度介于500〜3000 埃的氧化物薄膜于基底上。接着针对基板施行一干蚀刻程序,以自平坦区移除了氧化物并 于栅极侧壁上留下了间隔件46a与46b。间隔件46a与46b也可采用如氮化硅的其他间隔 件介电材料。或者,在形成间隔件46a与46b之前,可在场氧化物区43a与多晶硅电极38 边缘之间与介于场氧化物44与43a之间形成一浅且轻度掺杂的N型区(未显示)。

[0096] 如图5F所示,在间隔件形成后,接着施行重度且深的N型离子注入以形成N+源极 区41与N+漏极区42。较佳地,上述程序为自对准程序,而N+源极区41可借由图案化的 氧化物区43a与间隔件46a所定义而成,而N+漏极区42则可借由图案化的氧化物区44与 43b所定义而成。接着可选择性地形成金属硅化物于N+源极区41与N+漏极区42以及多 晶硅电极38的顶面,以降低源极、漏极与栅极的电阻值。在本实施例中LDMOS晶体管的工 艺还可借由公知材料与方法以形成连结于多晶硅电极38、N+源极区41与N+漏极区42的 金属接触物(未显示)。

[0097] 图6示出了依据本发明另一个实施例的高电压LDMOS晶体管150。在此,LDMOS晶 体管150具有类似于图2A所示的LDMOS晶体管100的元件尺寸。然而,相较于LDMOS晶体 管100的自对准N+源极区41与N+漏极区42,在本实施例中的N+源极区41,则与场氧化 物区43a与间隔件46a的边缘相隔离,而N+漏极区42,则与场氧化物区44与43b的边缘 相隔离。如前所述,LDMOS晶体管在不增加元件尺寸的情况下提供了介于N+源极区41’与 N+漏极区42’间的一增长的导电沟道,以用于电压的降落。相较于图2A所示的LDMOS晶体 管100,LDMOS晶体管150可承受较高的操作电压。[0098] 图7则示出了依据本发明又一个实施例的N沟道加强型高电压LDMOS晶体管200。 相较于如图2A所示的非对称元件型态的LDMOS晶体管,在此LDMOS晶体管200具有一对称 元件型态。栅多晶硅层138自位于场氧化物区144a的一上部边缘沿着场氧化物区144a的 鸟嘴、栅介电层136的顶面以及场氧化物区144b的鸟嘴而延伸直到场氧化物区144b的上 部边缘的一对称位置处。另外,栅多晶硅层138的一端的舌状的多晶硅突出部138a设置于 场氧化物区144a的一上部边缘内的一缺口或沟槽内,而栅多晶硅层138的另一端的舌状的 多晶硅突出部138a设置于场氧化物区144b的一上部边缘内的一缺口或沟槽内。舌状的多 晶硅突出部138a与138b的较佳尺寸则与如图2A内所示的舌状的多晶硅突出部38a相似。 此外,采用了场氧化物143a与143b以隔离LDMOS晶体管200与形成于P型基底140上的 邻近构件。另外,LDMOS晶体管200的N+源极区141与N+漏极区142分别准直于场氧化物 区143a与144a的边缘,以及144b与143b的边缘。N-延伸区150a与150b则对称地形成 且分别完全地环绕N+源极区141与场氧化物区144a、N+漏极区142与场氧化物区144b。 N-延伸区150a与150b则相似于如图2A内所示的N-延伸区50。

[0099] 本实施例的LDMOS晶体管的优点之一在于提供应用于高电压操作时的改善可能 性。如此对称型态的LDMOS晶体管200提供了可互换的源极区与漏极区,因而有利于较多种 类的电路型态的应用。此外,如此对称型态的N-延伸区150a与150b可使得于源极区141 的关击穿电压的增加,此点与漏极区142的关击穿电压的增加相符合,因而为期望的结果。

[0100] 图8则显示了依据本发明又一个实施例的N沟道加强型高电压LDMOS晶体管300。 LDMOS晶体管300与如图2A所示的LDMOS晶体管不相同,此时其采用了浅沟槽隔离物(STI) 而取代了场氧化物区。栅介电层236则自邻近于N+源极区241的一边的一位置沿着基底表 面而延伸到紧邻浅沟槽隔离物244的一边处。栅多晶硅层238则自置对准于栅介电层236 邻近于N+源极区241的一端沿着栅介电层236顶面而延伸到浅沟槽隔离物244的一上部边 缘。栅多晶硅层238较佳地延伸于浅沟槽隔离物244上到约其水平表面的尺寸S’约50% 之处。此外,栅多晶硅层238也向下突出进入位于浅沟槽隔离物244的上部边缘内的缺口 或沟槽内,进而形成舌状的多晶硅突出部238a。此舌状的多晶硅突出部238a的较佳尺寸则 相似于图2A所示的舌状的多晶硅突出部38a。浅沟槽隔离物243a与243b则隔离了 LDMOS 晶体管300与位于P型基底240上的其他构件。LDMOS晶体管300的N+源极区241以及 N+漏极区与242分别对准于浅沟槽隔离物243a与间隔件246a的边缘,以及浅沟槽隔离物 244及243b的边缘。N-延伸区250则完全环绕N+漏极区242与部分的浅沟槽隔离物244。

[0101] 位于LDMOS晶体管300内的浅沟槽隔离物可采用已知的步骤与材料以制备之,包 括在一工艺步骤中借由如等离子体干蚀刻的一各向异性蚀刻于基板240内于切割出沟槽。 因此,浅沟槽隔离物可较佳地形成并延伸于基底240内到约为2〜5微米的一深度。此外, 当于基底240时切割STI的沟槽时可产生如图所的拔锥状(taper)沟槽型态。为了得到期 望抑制热载流子效应的结果,介于沟槽侧壁与基底240表面间的锐角“ θ ”较佳地介于约 30〜60度,且更佳地约为45度。

[0102] 在上述LDMOS晶体管300的实施情形中采用浅沟槽隔离物244提供了显著的优 点。首先,由于浅沟槽隔离物244可深入地延伸于基底240内,而不会同时形成如图2Α内的 场氧化物44所示的不期望的表面轮廓。浅沟槽隔离物244的较深入的延伸情形也增加了 在源极区与漏极区之间的导电路径,如此可形成较弱的尖峰电场。第二,如公知技术所知,通常采用等离子体干蚀刻以切割用于设置浅沟槽隔离物244的沟槽,进而提供了形成介于 浅沟槽隔离物244侧壁与基底表面间期望角度的较佳控制情形,而通常应用于形成场氧化 物的局部氧化程序则于介于鸟嘴与基底表面间角度的控制能力相对较差。

[0103] 在优选实施例中,场氧化物区44、144a、144b以及浅沟槽隔离物244可通称为延伸 介电区。本领域普通技术人员可知如前所述的实施例内的LDMOS晶体管可采用用于制作高 电压LDMOS晶体管的公知工艺所完成。仅需要一额外的光刻与选择性蚀刻程序以形成所需 的凸状缺口,而上述工艺已广为应用于晶片处理设备中,进而提供了显著的成本优点。此 外,前述LDMOS晶体管的制备也可采用其他已知的不同材料与工艺技术所达成,因而有利 于制造前述LDMOS晶体管时工艺设施的选择。

[0104] 虽在前述的优选实施例中采用N沟道LDMOS晶体管作为实施例而加以解说本发 明,本领域普通技术人员可以理解的是前述的具有形成于场氧化物或浅沟槽隔离区内的一 凸状缺口或沟槽的一多晶硅突出部的高电压P沟道LDMOS晶体管也可基于本发明的精神下 采用具有不同的掺杂特性的基底、源极/漏极区、介电延伸区(如具有P型掺杂性质的介电 延伸区50’ )及漏极延伸区而制备完成。前述揭示的准则可应用于具有其他型态的MOS晶 体管的制备。举例来说,在优选实施例中可轻易的借由结合多个其他构件而形成其他的实 施例。这些实施例包括在集成电路中采用CMOS技术以形成N沟道与P沟道的LDMOS晶体 管,如图9所示,而其内的场氧化物43则隔离了 NMOS装置与PMOS装置,而栅电极的突出部 38a则形成于场氧化物区44的上部表面。

[0105] 虽然本发明已以优选实施例揭示如上,然其并非用以限定本发明,任何本领域普 通技术人员,在不脱离本发明的精神和范围内,当可作各种的改动与修改,因此本发明的保 护范围当视所附的权利要求书所界定的范围为准。

13

Claims (12)

  1. 一种金属氧化物半导体晶体管,设置于一半导体基底内,包括:具有一第一导电特性的一源极区,设置于该半导体基底的一第一表面部内;具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内;具有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该漏极区之间的该半导体基底的一第三表面部内;一栅介电层,设置于该沟道区之上;一延伸介电区,横向地邻近且位于该栅介电层与该漏极区之间;具有该第一导电特性的一漏极延伸区,环绕该漏极区与该延伸介电区的一下部;以及一栅电极,具有位于该栅介电层上的一第一部分以及位于该延伸介电区的一上表面上一第二部分,其中该第二部分包括进入于该延伸介电区内的一突出部。
  2. 2.如权利要求1所述的金属氧化物半导体晶体管,其中具有该第一导电特性的该漏极 延伸区完全地环绕该漏极区以及该延伸介电区的该下部。
  3. 3.如权利要求1所述的金属氧化物半导体晶体管,其中该延伸介电区为具有介于4〜 7微米的一厚度的场氧化物,且该延伸介电层具有延伸到该半导体基底内介于1. 5〜3. 0 微米的一深度,且介于该场氧化物的一鸟嘴部与该半导体基底的该表面间之间具有介于 30〜60度的一锐角。
  4. 4.如权利要求1所述的金属氧化物半导体晶体管,其中该延伸介电区为延伸到该半导 体基底内2〜5微米处的一浅沟槽隔离物,且该浅沟槽隔离物的一侧壁与该半导体基底的 一表面之间具有介于30〜60度的一锐角。
  5. 5.如权利要求1所述的金属氧化物半导体晶体管,其中栅电极包括一多晶硅层,而该 栅电极的该第二部分的该突出部具有一凸形状,而该多晶硅层具有介于2〜5微米的一厚 度,该多晶硅栅电极的凸形状的该突出部具有介于100〜500埃的一横向尺寸以及介于 200〜600埃的一垂直尺寸。
  6. 6. 一种金属氧化物半导体晶体管,设置于一半导体基底内,包括:具有一第一导电特性的一源极区,设置于该半导体基底的一第一表面部内; 具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内; 具有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该 漏极区之间的该半导体基底的一第三表面部内; 一栅介电层,设置于该沟道区之上;一延伸介电区,横向地邻近且介于该栅介电层与该漏极区之间,该延伸介电区具有位 于一上部表面的一凸状缺口;具有该第一导电特性的一漏极延伸区,环绕该漏极区与该延伸介电区的一下部;以及 一栅电极,覆盖该栅介电层与该延伸介电区的一部分,并完全填满该凸状缺口。
  7. 7.如权利要求6所述的金属氧化物半导体晶体管,还包括一第一隔离区、一第二隔离 区以及位于该栅电极的一侧壁上的一间隔件,其中该源极区介于该间隔件与该第一隔离区 之间,而该漏极区介于该延伸介电区与该第二隔离区之间。
  8. 8.如权利要求6所述的金属氧化物半导体晶体管,其中该凸状缺口为具有圆滑化侧壁 的一沟槽,而该沟槽沿着一沟道宽度方向径向地延伸。
  9. 9.如权利要求6所述的金属氧化物半导体晶体管,其中该延伸介电区为延伸到该半导体基底内2〜5微米处的一浅沟槽隔离物或延伸到该半导体基底的1. 5〜3. 0微米处的一 场氧化物。
  10. 10.如权利要求6所述的金属氧化物半导体晶体管,其中该凸状缺口具有介于100〜 500埃的一横向尺寸以及介于200〜600埃的一垂直尺寸。
  11. 11. 一种金属氧化物半导体晶体管,设置于一半导体基底内,包括:具有一第一导电特性的一源极区,设置于该半导体基底的一第一表面部内; 具有该第一导电特性的一漏极区,设置于该半导体基底的一第二表面部内; 具有与该第一导电特性相反的一第二导电特性的一沟道区,设置于介于该源极区与该 漏极区之间的该半导体基底的一第三表面部内; 一栅介电层,设置于该沟道区之上;一第一延伸介电区,横向地邻近且介于该栅介电层与该源极区之间,该延伸介电区具 有延伸到该半导体基底内的一第一部分;一第二延伸介电区,横向地邻近且介于该栅介电层与该漏极区之间,该延伸介电区具 有延伸到该基底内的一第二部分;具有该第一导电特性的一源极延伸区,环绕该源极区与该第一延伸介电区的一下部; 具有该第一导电特性的一漏极延伸区,环绕该漏极区与该第二延伸介电区的一下部;以及一栅电极,具有位于该第一延伸介电区的一上表面上的一第一部分以及位于该第二延 伸介电区的一上表面上的一第二部分,其中该第一部分包括位于该第一延伸介电区内的一 第一突出部,而该第二部分包括位于该第二延伸介电区内的一第二突出部。
  12. 12.如权利要求11所述的金属氧化物半导体晶体管,其中该第一延伸介电区与该第二 延伸介电区为延伸进入该半导体基底的浅沟槽隔离物,而该栅电极的该第一突出部与该第 二突出部分别具有一凸形状。
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