CN1665016A - 具有浅沟槽隔离的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，包括步骤：(a)在半导体衬底的表面上形成用于化学机械抛光的停止层；(b)在停止层和半导体衬底中形成元件隔离沟槽；(c)淀积氮化物膜，覆盖沟槽的内表面；(d)通过高密度等离子体CVD淀积第一氧化物膜，该第一氧化物膜至少埋置淀积有氮化物膜的沟槽下部；(e)用稀释的氢氟酸清洗在沟槽侧壁上的第一氧化物膜；(f)清洗之后通过高密度等离子体CVD淀积第二氧化物膜，该第二氧化物膜埋置沟槽；和(g)通过化学机械抛光去除在停止层上的氧化物膜。

Description

具有浅沟槽隔离的半导体器件及其制造方法
相关申请
本申请基于并要求2004年3月4日提交的日本专利申请No.2004-060210的优先权，这里引入其全部内容供参考。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有浅沟槽隔离(STI)的半导体器件及其制造方法。
背景技术
硅的局部氧化(LOCOS)为一种公知的用于半导体器件的元件隔离方法。
按照硅局部氧化技术，在硅衬底上形成氧化硅膜作为缓冲层之后，形成氮化硅膜作为防止氧化的掩蔽层，并在构图氮化硅膜之后，经由氧化硅膜热氧化硅衬底的表面。
在热氧化硅衬底的同时，诸如氧气和湿气之类的氧化籽源(seed)侵入氮化硅膜下的缓冲氧化硅膜，由此氮化硅膜下的硅衬底表面也被氧化，并形成称为鸟嘴(bird’s beak)的氧化硅区。形成鸟嘴的区域基本上不能用作元件形成区(有源区)，从而使元件形成区面积变小。
如果在形成具有各种尺寸的开口的氮化硅膜之后，热氧化衬底表面，则在具有窄尺寸开口下的硅衬底上形成的氧化硅膜的厚度比在具有宽尺寸开口下的硅衬底上形成的氧化硅膜的厚度薄。这种现象称为薄化(thinning)。
随着半导体器件变得越来越小，由于鸟嘴和薄化，在半导体衬底的整个区域中没有用作元件形成区的区域面积增加。即，缩小元件形成区的比值增加，阻碍了半导体器件的高集成度。
沟槽隔离(TI)技术为公知形成元件隔离区的技术。采用这种技术，在半导体衬底表面下形成沟槽，并在沟槽中埋置绝缘体或多晶硅。这种方法通常用于需要深元件隔离区的双极晶体管LSI。
为了消除鸟嘴和薄化，沟槽隔离广泛用于MOS晶体管LSI。因为MOS晶体管LSI不要求元件隔离区像双极晶体管那么深，由大约0.1到1.0μm深的相对浅沟槽就可以实现元件隔离。这种结构称为浅沟槽隔离(STI)。
参照附图5A至5H介绍STI形成工艺。
如图5A所示，在硅衬底1的表面上，通过热氧化形成具有例如10nm厚度的氧化硅膜2。在该氧化硅膜2上，通过化学气相淀积(CVD)形成例如100到150nm厚的氮化硅膜3。氧化硅膜2用作释放硅衬底1和氮化硅膜3之间应力的缓冲层。氮化硅膜3用作随后抛光工艺中的停止(stopper)层。
在氮化硅膜3上形成抗蚀图形4。由抗蚀图形4限定的开口限定形成元件形成区的区域。在抗蚀图形4下的硅衬底区成为形成元件的有源区。
通过使用抗蚀图形4作为蚀刻掩模，通过反应离子蚀刻(RIE)蚀刻开口中露出的氮化硅膜3、在氮化硅膜下的氧化硅膜2和在氧化硅膜下的硅衬底1到大约0.5μm深，以形成沟槽6。
如图5B所示，热氧化沟槽6中露出的硅衬底表面，以形成例如10nm厚的热氧化硅膜。
如图5C所示，例如通过高密度等离子体(HDP)CVD在硅衬底上形成埋置沟槽的氧化硅膜9。为了使将用作元件隔离区的氧化硅膜9变得致密，例如在氮气气氛中900到1100℃下退火硅衬底。
如图5D所示，通过使用氮化硅膜3作为停止层，通过化学机械抛光(chemical mechanical polishing，CMP)或反应离子蚀刻(RIE)从氧化硅膜9的顶表面开始去除不必要的氧化硅膜9。仅在由氮化硅膜3限定的沟槽中保留氧化硅膜9。为了使氧化硅膜变得致密可以在这个阶段进行退火。
如图5E所示，用热磷酸去除氮化硅膜3。接着，用稀释的氢氟酸去除硅衬底1表面上的缓冲氧化硅膜2。此时，还蚀刻埋置在沟槽中的氧化硅膜9。
如图5F所示，热氧化硅衬底1的表面，以在衬底表面上形成牺牲(sacrificial)氧化硅膜22。所需导电类型的杂质离子经由牺牲氧化硅膜22被注入到硅衬底1的表面层中并被激活，以形成所需导电类型的阱10。随后用稀释的氢氟酸去除牺牲氧化硅膜22。去除牺牲氧化硅膜22的同时，还蚀刻氧化硅膜9。
如图5G所示，热氧化硅衬底的露出表面，以形成具有用作栅绝缘膜的所需厚度的氧化硅膜11。在硅衬底1上淀积多晶硅膜12，并构图该多晶硅膜12，以形成栅极。
如图5H所示，注入并激活具有与阱10相反导电类型的杂质离子，以形成源/漏区S/D1。如果需要，在栅极侧壁上形成侧壁间隔SW，并再次注入并激活具有与阱10相反导电类型的杂质离子，以形成高浓度源/漏区S/D2。
由于在沟槽中埋置了氧化硅膜并为了使氧化硅膜9变致密而进行退火工艺，氧化硅膜9变得致密并还被压缩，从而使被该氧化硅膜9包围的元件形成区受到压应力。
由于施加了压应力，硅衬底1的有源区中电子迁移率显著降低。由此降低了饱和漏极(drain)电流。随着由于微细元件有源区变窄，压应力的影响变大。
如图5G所示，如果蚀刻元件隔离区9的肩部并在栅极下形成断片(divot)，则栅极不仅包围元件形成区的上表面，而且包围硅衬底元件形成区的肩部侧壁。当向具有这种形状的栅极施加电压时，电场集中在元件形成区的肩部，从而形成具有低阈值电压的晶体管。这种寄生晶体管在IV特性上形成隆起(hump)特性。
如图5H所示，形成包括蚀刻停止层的层间绝缘膜IL1覆盖栅极，并形成接触孔到达源/漏区S/D2。在接触孔中埋置导电插塞PL。在这种情况下，如果在接触孔下的STI中形成断片，则形成接触孔比有源区表面深。因此，导电插塞PL和源/漏区S/D2下的阱10之间的距离变短，导致通过遂穿等产生漏(leak)电流的可能。
日本专利特开公报平11-297812号提出了以下方法。为了在蚀刻和去除停止氮化物膜时抑制断片的形成，以及为了防止隆起特性和漏电流，在沟槽内表面上形成的氧化硅膜上形成氮化硅膜，同时在沟槽中填充掩模材料，并蚀刻掩模材料，从而使沟槽中掩模材料的表面平面比半导体衬底的表面平面低，并去除在沟槽的上内表面上露出的氮化硅膜。
由于浅沟槽开口变窄，难于用绝缘膜完全埋置沟槽的内部。在绝缘膜的界面可能形成缝隙，或者在绝缘膜中可能形成气孔。如果存在缝隙或气孔，在蚀刻期间可能露出气孔，由此可以发生形态异常或降低在随后工艺中的制造产量。
日本专利特开公报平11-297811号提出了以下方法。在半导体衬底的表面上淀积氮化硅膜，并使用抗蚀掩模通过蚀刻形成沟槽。氧化露出的表面并在其上淀积氮化硅膜，随后在沟槽中淀积第一TEOS膜。在通过湿蚀刻回蚀刻第一TEOS膜之后，在沟槽中淀积第二TEOS膜。
尽管通过STI的元件隔离适合于小型化(miniaturization)，但STI存在固有的问题。如果形成STI表面比有源区表面低的区域，将产生各种问题。需要能够抑制STI的固有问题的新技术。
发明内容
本发明的一个目的是提供一种能实现良好晶体管特性的使用STI的半导体器件的制造方法。
本发明的另一个目的是提供一种具有良好晶体管特性的半导体器件。
按照本发明的一个方案，提供了一种半导体器件的制造方法，包括步骤：(a)在半导体衬底的表面上形成用于化学机械抛光的停止层；(b)在停止层和半导体衬底中形成元件隔离沟槽；(c)淀积氮化物膜覆盖沟槽的内表面；(d)通过高密度等离子体氧化淀积第一氧化物膜，该第一氧化物膜至少埋置淀积有氮化物膜的沟槽下部；(e)用氢氟酸清洗在沟槽侧壁上的第一氧化物膜；(f)清洗之后通过高密度等离子体氧化淀积第二氧化物膜，该第二氧化物膜埋置沟槽；以及(g)通过化学机械抛光去除在停止层上的氧化物膜。
按照本发明的另一个目的，提供了一种半导体器件，包括：半导体衬底；元件隔离沟槽，其在半导体器件中限定有源区；氮化物膜，覆盖元件隔离沟槽的内壁，并具有使氮化物膜的上部从内壁的中间深度变薄的台阶；以及高密度等离子体氧化物膜，埋置在元件隔离沟槽中由氮化物膜限定的间隙。
由氮化硅膜的拉应力缓和高密度等离子体氧化物膜的压应力，从而可以增加漏极电流。实施至少两次高密度等离子体氧化工艺，并在高密度等离子体氧化工艺之间插入清洗工艺，以去除在侧壁上的氧化物膜，由此可以用绝缘膜埋置沟槽。因为在侧壁上留有氮化物膜，防止了在有源区的侧面上形成断片，并能够抑制在有源区形成的晶体管产生隆起和漏电流增加。
附图说明
图1A至1G是说明按照本发明实施例STI形成方法的剖面图。
图2示出了被稀释的氢氟酸蚀刻的氧化物膜和氮化物膜之间蚀刻率的关系图。
图3是示出了在有源区中形成的半导体元件结构的剖面图。
图4是示意性示出了半导体集成电路器件结构的剖面图。
图5A至5H是说明按照常规技术STI形成方法的剖面图。
具体实施方式
图1A至1G是说明按照发明实施例的制造半导体器件方法的主要工艺的半导体衬底的剖面图。
如图1A所示，在800℃湿法氧化硅衬底1的表面，以形成大约5nm厚的缓冲氧化物膜2。接着，在775℃的衬底温度下通过化学气相淀积(CVD)形成例如112nm厚的氮化硅层3。该氮化硅层3在化学机械抛光(CMP)期间提供停止层的功能。对于氮化硅层CVD可以使用例如二氯硅烷和氨气等作为源材料。
在氮化硅层3上形成光刻掩模4。该光刻掩模4在形成元件的有源区上限定图形并具有形成元件隔离区的开口。通过使用光刻图形4作为蚀刻掩模，蚀刻氮化硅层3、氧化硅层2和衬底1，以形成用于元件隔离的沟槽6(浅沟槽隔离，STI)。
由于近来半导体器件的高集成度，半导体元件间的间隙非常窄。因此STI沟槽的宽度很窄。例如，以140nm的宽度形成370nm深的沟槽。
在该蚀刻工艺期间可以消除光刻图形4。在光刻图形4消除之后，氮化硅层3的图形用作硬掩模。如果留下了光刻图形4，蚀刻之后将其去除。
如图1B所示，通过干法氧化、湿法氧化或盐酸氧化在沟槽中露出的硅衬底表面上形成5nm到10nm的热氧化垫(liner)氧化物膜7。在形成热氧化垫氧化物膜7之后，在包括沟槽表面的衬底表面上通过CVD淀积氮化硅垫膜8。源气体可以是二氯硅烷和氨气、二三丁氨硅烷(BTBAS)和氨气等。
为了表现出高拉应力补偿通过高密度等离子体氧化产生的氧化硅膜的压应力，氮化硅膜越厚越好。为了可以在随后的工艺埋置氧化物膜，设定氮化硅垫膜8的厚度，以使在形成氮化物膜之后在沟槽的正面保留60nm或更宽的宽度。在沟槽具有140nm宽度的情况下，淀积40nm厚或更薄(例如30nm到40nm)的氮化硅膜8，以确保具有60nm或更宽宽度的正面。
为了抑制STI剥离或分离，设置氮化硅垫层的厚度的优选数据为8nm或更薄，或是20nm或更厚。例如，通过使用二氯硅烷和氨气作为源气体，在650℃的衬底温度下形成具有20nm或更厚厚度的氮化硅膜。通过使用BTBAS和氨气作为源气体，在580℃的衬底温度下可形成具有6nm厚度的氮化硅膜。
如图1C所示，在形成有氮化硅垫膜8的沟槽中通过高密度等离子体(HDP)CVD淀积氧化物膜，以形成第一氧化物膜9a。例如，通过向上电极施加3200W的高频RF功率和向下电极施加2100W的低频RF功率，同时流入120cc的硅烷、160cc的氧气和500cc的He作为源气体，在平坦的表面上淀积第一高密度等离子体氧化物膜9a到140nm的厚度。
尽管从沟槽的底部淀积氧化物9a，难于防止在上沟槽区中氧化物膜的侧壁逐渐延伸。即使将通过一高密度等离子体氧化埋置具有例如超过3深宽比的沟槽，在上沟槽区中也将可能形成气孔(void)。
如图1D所示，在沟槽埋置到其中间深度之后，优选半深度或更深，通过稀释的氢氟酸进8清洗。稀释的氢氟酸包含的水为氢氟酸的10到100倍。该清洗去除了在沟槽上区域中延伸的侧壁上形成的氧化物膜。由于蚀刻了氧化物膜9a，露出了下面的氮化物膜8。因为通过CVD淀积的氮化硅膜包括H，其由氢氟酸蚀刻。
例如，使用YGH作为用于清洗的稀释氢氟酸溶液，其为0.2％HF(Y)、H2O2+NH3+H2O＝1∶2∶110(G)和H2O2+HCL+H2O＝1∶2∶110(H)的混合物，并进行蚀刻到相应于14nm厚热氧化膜的蚀刻量。
图2示出了被稀释氢氟酸蚀刻的氧化物膜和氮化物膜之间的蚀刻量对比示图。测量标示点(plot)几乎在一直线上。例如，如果蚀刻10nm厚的氧化物膜，假定氮化物膜存在情况下蚀刻掉大约2.7nm的氮化物膜。通过控制稀释氢氟酸的蚀刻时间控制蚀刻，留下例如大约5nm厚的氮化硅膜8。通过保留一些氮化硅膜8，可以抑制在随后工艺中形成断片。
如果上平面(level)氮化物膜8的厚度设定为7nm或更薄，在化学机械抛光(CMP)之后用热磷酸蚀刻期间，可以防止沟槽中的氮化物膜被蚀刻。由于热磷酸是相对粘性液体，因此其难于进到7nm或更薄的间隙。如果在其上区域中氮化物垫膜的厚度被设定为7nm或更薄，在形成STI之后用热磷酸对氮化硅膜的蚀刻工艺期间，即使蚀刻氮化物垫膜的上端部分，由于热磷酸难于渗透到氮化物垫膜中，将不会再进行蚀刻。
如图1E所示，在衬底上通过到密度等离子体淀积第二氧化物膜9b，而该衬底在沟槽上侧壁上的氧化物膜被去除。因为去除了在侧壁上的氧化物膜，能够适当地埋置沟槽，而不会形成气孔、缝隙等。
通过使用与第一高密度等离子体氧化相同的源气体和RF功率进行第二高密度等离子体氧化到大约265nm的厚度。为了可靠地埋置沟槽，淀积较厚的氧化物膜。
如图1F所示，通过化学机械抛光去除在氮化物膜3上淀积的高密度等离子体氧化物膜9b和9a(和氮化物垫膜8)。可能会抛光停止氮化物膜3的一部分。在CMP之后，例如在1000℃的温度进行退火以使氧化物膜致密并确保氮化物膜的拉应力。
如图1G所示，通过热磷酸去除用作停止层的氮化硅膜3。如果在STI侧壁上形成为垫层的氮化硅膜8的上部厚度为7nm或更薄，热磷酸难于渗透到这么窄的宽度，蚀刻在氮化物垫膜中将不再进行。
此后，蚀刻并去除缓冲氧化硅膜2。形成热氧化牺牲膜，随后注入离子，以形成阱。蚀刻并去除热氧化牺牲膜，并形成热氧化膜，作为栅绝缘膜。蚀刻氧化物膜的同时，在某些情况中还蚀刻垫氧化物膜7。由于氧化物的厚度被设定为大约5nm或更薄，诸如稀释氢氟酸之类的湿蚀刻剂难于渗透，由此能够抑制蚀刻垫氧化物膜7。因为在STI表面上留有垫氮化物膜8，能够抑制在蚀刻工艺期间形成断片。
图3是在被元件隔离区包围和限定的有源区中形成的MOS晶体管的剖面图。在p型硅衬底1的有源区中形成p型阱10。在另一个有源区中还形成n型阱。在去除整个氧化物膜之后，通过热氧化在有源区的表面上形成栅绝缘膜11，在栅绝缘膜11上形成多晶硅栅极层12。在构图栅极层12之后，为了形成源/漏区S/D1作为延伸部分，注入n型杂质离子。通过注入p型杂质离子环绕延伸部分形成凹穴(pocket)区Pt。
在衬底表面上淀积氧化硅层等，并通过反应离子蚀刻(RIE)各向异性地蚀刻该氧化硅层，仅保留在栅极12的侧壁上的侧壁间隔SW。在这个阶段，再次注入n型杂质，以形成高浓度源/漏区S/D2。在衬底表面上，淀积例如Co膜，以通过硅化反应在硅表面上形成硅化钴膜13。通过二次反应清洗掉未反应Co膜，以形成低电阻硅化钴膜13。
在衬底表面上形成用作蚀刻停止层的氮化硅膜14。在该膜上，通过CVD淀积用作层间绝缘膜的氧化物膜15。氧化物膜15可以是PSG膜、BPSG膜、等离子体TEOS氧化物膜、高密度等离子体氧化物等。在平面化(planarize)层间绝缘膜15的表面之后，形成接触孔，并通过溅射或CVD在接触孔中淀积诸如Ti/TiN叠层之类的胶粘(glue)层16。如图3所示，如果接触孔延伸到STI区且在STI区的边沿附近存在断片，接触金属向下延伸环绕有源区的肩部。在淀积胶粘层16之后，通过CVD淀积例如W，以形成导电插塞17。通过CMP等去除在层间绝缘膜上不必要的金属。
在上面的介绍中，尽管通过实例形成了n沟道MOS晶体管，还可以通过类似的工艺形成p沟道MOS晶体管。在这种情况下，杂质的导电类型由n型转化为p型，反之亦然。
在上面实施例的介绍中，STI的深度设定为370nm，而宽度设定为140nm，该STI被用作高速和低压器件。如果器件需要更高电压而并不需要特别高的速度，沟槽的宽度设定为大约200nm，深度设定为370nm，高速和低压器件与此相同。如果沟槽宽度为200nm，沟槽正面在形成垫氮化物膜之后比120nm窄，则难于通过一次高密度等离子体氧化工艺埋置沟槽。与在上面实施例中一样，因为执行了两次高密度等离子体氧化工艺，能够适当地埋置沟槽。
图4是示出半导体集成电路器件结构的剖面示意图。半导体衬底1形成有p阱和n阱，在p阱中形成n沟道MOS晶体管，在n阱中形成p沟道MOS晶体管。在图4所示的结构中，环绕源/漏区S/D1形成相反导电类型的凹穴区Pt作为延伸部分。在硅表面上形成硅化钴层13，氮化硅层14覆盖硅化钴层13。通过层间绝缘膜15埋置导电插塞PL。在层间绝缘膜15上形成层间绝缘膜19，在层间绝缘膜19上形成蚀刻停止层20。通过蚀刻停止层20和层间绝缘膜19形成沟槽，在沟槽中埋置铜第一布线层W1等。具有氧拦截(intercept)功能的蚀刻停止层ES2覆盖第一布线层W1的表面，堆叠第二层间绝缘膜IL2，并形成双镶嵌结构的第二布线层W2。具有氧拦截功能的蚀刻停止层ES3覆盖第二布线层W2的表面，堆叠第三层间绝缘膜IL3，并通过第三层间绝缘膜IL3和第三蚀刻停止层ES3形成双镶嵌结构的第三布线层W3。具有氧拦截功能的蚀刻停止层ES4覆盖第三布线层W3的表面，堆叠第四层间绝缘膜IL4，并形成双镶嵌结构的第四布线层W4。具有氧拦截功能的蚀刻停止层ES5覆盖第四布线层W4的表面，堆叠第五层间绝缘膜IL5，并通过第五层间绝缘膜IL5和第五蚀刻停止层ES5形成双镶嵌结构的第五布线层W5。具有氧拦截功能的蚀刻停止层ES6覆盖第五布线层W5的表面，在第五布线层W5上堆叠第六层间绝缘膜IL6。通过第六层间绝缘膜IL6和第六蚀刻停止层ES6埋置铜布线插塞PDB作为焊盘(pad)基底。在焊盘基底PDB上形成由例如铝构成的焊盘PD。在除了焊盘的其它区中，在第六层间绝缘膜IL6上形成第七蚀刻停止层ES7，并在第七停止层ES7上形成钝化层PT。除了氧化硅膜之外可以使用具有比CVD氧化硅膜低的介电常数的氧化硅膜、有机绝缘膜等作为层间绝缘膜的材料。有机绝缘膜和氧化硅膜都可以分别用作多层布线结构的低级层间绝缘膜和高级层间绝缘膜。
结合优选实施例介绍了本发明。本发明不仅限于上面的实施例。对本领域的技术人员而言，可以进行各种变型、改进、结合等是显而易见的。

Claims (14)

1.一种半导体器件制造方法，包括以下步骤：
(a)在一半导体衬底的表面上形成用于化学机械抛光的一停止层；
(b)在所述停止层和所述半导体衬底中形成一元件隔离沟槽；
(c)淀积一氮化物膜，覆盖所述沟槽的内表面；
(d)通过高密度等离子体CVD淀积一第一氧化物膜，所述第一氧化物膜至少埋置淀积有所述氮化物膜的所述沟槽下部；
(e)用氢氟酸清洗所述沟槽侧壁上的所述第一氧化物膜；
(f)所述清洗之后，通过CVD淀积一第二氧化物膜，所述第二氧化物膜埋置所述沟槽；和
(g)通过化学机械抛光去除在所述停止层上的所述氧化物膜。
2.根据权利要求1的半导体器件制造方法，其中所述步骤(f)通过高密度等离子体CVD淀积该第二氧化物膜。
3.根据权利要求1的半导体器件制造方法，其中在所述步骤(c)之后所述沟槽具有大于3的深度与宽度的深宽比。
4.根据权利要求1的半导体器件制造方法，其中在所述步骤(c)之后所述沟槽具有一60nm宽或更宽的正面开口。
5.根据权利要求1的半导体器件制造方法，还包括以下步骤：(h)在每个所述步骤(a)和(c)之前，在所述半导体衬底的露出表面上形成热氧化氧化物膜。
6.根据权利要求1的半导体器件制造方法，其中所述步骤(e)控制蚀刻部分露出的所述氮化物膜。
7.根据权利要求1的半导体器件制造方法，其中所述步骤(e)使用稀释氢氟酸，所述稀释氢氟酸中，水为氢氟酸的10到200倍。
8.根据权利要求1的半导体器件制造方法，其中所述步骤(e)在所述沟槽的上部区域中留下7nm厚或更薄的所述氮化物膜。
9.根据权利要求1的半导体器件制造方法，还包括以下步骤：(i)在所述步骤(f)之后进行退火工艺。
10.根据权利要求1的半导体器件制造方法，还包括以下步骤：
(j)去除所述停止层；及
(k)在由所述沟槽包围的区域中形成一晶体管。
11.一种半导体器件，包括：
一半导体衬底；
一元件隔离沟槽，其在所述半导体器件中限定一有源区；
一氮化物膜，覆盖所述元件隔离沟槽的内壁并具有一台阶，该台阶使得从所述内壁的中间深度所述氮化物膜的上部比下部薄；及
一高密度等离子体氧化物膜，埋置所述元件隔离沟槽中由所述氮化物膜限定的间隙。
12.根据权利要求11的半导体器件，其中所述高密度等离子体氧化物膜包括埋置所述间隙下部的第一高密度等离子体氧化物膜和在所述第一高密度等离子体氧化物膜上埋置所述间隙上部的第二高密度等离子体氧化物膜。
13.根据权利要求11的半导体器件，还包括覆盖所述元件隔离沟槽的表面形成的一氧化物垫膜。
14.根据权利要求11的半导体器件，还包括在所述有源区中形成的一晶体管。
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