CN1630929A - 低成本的半桥驱动器集成电路 - Google Patents

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Abstract

本发明提供一种能够克服现有技术的缺点的低成本的半桥驱动器IC。具体地说，本发明提供一种半桥驱动器IC，其在实现所有的单元时利用掩蔽步骤最少的或者掩蔽步骤被减少的处理技术制造，并且不使用低门限电压的CMOS。本发明的半桥驱动器IC的所有单元都使用相对于地或相对于半桥的输出为12V的电源。此外，来自本发明的半桥驱动器IC的高压电平移动器晶体管的低的差动电流可以提供足够的电压摆动，以便当在脉冲滤波器中使用高门限电压DMOS时用于使锁存器置位和复位。

Description

低成本的半桥驱动器集成电路
本发明涉及一种半桥驱动器集成电路。更具体地说，本发明涉及具有电平移动输入控制的的高压半桥集成电路的制备，其中所有互补金属氧化物半导体(CMOS)元件被N沟道和P沟道双扩散金属氧化物半导体(DMOS)元件代替。
具有电平移动输入控制的高压半桥集成电路(IC)用于非常重要的功能，其被普遍用于功率和控制电子电路的许多领域中。目前所述功能利用全掩模绝缘体上外延硅(SOI)技术被集成，这要求大量的掩模步骤来实现。
半桥驱动器集成电路(IC)例如图1所示的并由标号1表示的电路一般包括两个即高低功率金属氧化物硅(MOS)场效应晶体管(FET)或绝缘栅双极晶体管(IGBT)开关11，12。半桥驱动器IC 1还包括用于产生控制功率开关11，12的导通时间的定时的两个方波信号的电路2。所述电路2被称为“非重叠”电路，因为来自电路2的被传递到功率开关11，12的信号被这样控制，使得开关11和12并不“重叠”，即，它们不同时导通。在两个信号之间的空载时间避免两个功率开关11，12的交叉导通，因而避免所述两个功率开关11，12同时导通的情况。
半桥驱动器IC 1还包括两个高压电平移动器MOSFET晶体管5，所述每个电平移动器晶体管5和一个不同的电流源4相连。每个不同的电流源4接收来自被称为脉冲发生器电路的电路3的Ion和Ioff电压脉冲，所述脉冲发生器电路用于产生短的电压脉冲。脉冲发生器电路3产生两个短脉冲，用于控制电流源4的导通时间转换。使用短脉冲而不使用长脉冲是为了减少电平移动功率损失。来自脉冲发生器电路3的脉冲被传递到两个电流源4，所述电流源4按照输入的脉冲导通或截止。
允许从每个电流源4通过晶体管5通过电流，晶体管5可以具有高达几百伏的电压范围，并被用于在地参考电平和高压参考电平例如500V之间连通。所述晶体管5可以承受加于其漏极和源极上的高电压。其它器件例如常规的CMOS或DMOS不能经受这种高电压。
脉冲滤波器电路6接收由电流源4发出的并由电平移动器晶体管5传递的短电流脉冲。脉冲滤波器电路6接着产生两个电压电平，用于启动锁存器或触发器7，所述锁存器或触发器7按照其接收的输入信号，发出导通或截止输出信号，使大功率开关11导通和截止，即使存在由dv/dt耦合产生的大的共模电流时也是如此。高侧驱动器8位于锁存器7和功率开关11之间，用于驱动上部功率开关11。
此外，设置电压提升电路13，用于接收来自非重叠电路2的方波信号，并将其传递到低侧驱动器电路9，所述低侧驱动器电路9用于驱动低功率开关12。高侧和低侧驱动器8，9对可以集成在半桥驱动器IC1中的半桥功率开关11，12提供足够的驱动功率容量，使半桥功率开关11，12导通或截止，从而对其负载提供规定的高压方波。
半桥驱动器IC 1还包括自举二极管16，其在一侧和自举电容器10相连，自举电容器10又和脉冲滤波器6，锁存器7，高侧驱动器8相连，并被设置在高晶体管11和低晶体管12之间。在第二侧，自举二极管16和低电源发生器14相连，用于向非重叠电路2、脉冲发生器电路3以及电压提升电路13提供电压。
重要的是注意到，在本领域的当前状态下，低压电路例如非重叠电路2，脉冲发生器电路3和电流源4使用一般具有1V门限的低门限互补MOS(CMOS)。其它电路和元件，例如脉冲滤波器6，锁存器7，高侧驱动器8和低侧驱动器9使用双扩散型MOS(DMOS)而不使用CMOS。DMOS元件能够承受较高的电源电压，即12V的电源电压，从而充分驱动半桥功率开关11，12。
不同类型的IC元件，例如DMOS和CMOS，在IC制造过程中需要较多的掩蔽步骤，因而使得这种电路的制造成本比只有一种类型的元件的电路的制造成本较高，这是因为，制造成本和掩蔽步骤的数量在某种程度上成正比。此外，非重叠电路2和脉冲发生器电路3利用例如提供5V的电压的低电源发生器14来实现，而例如脉冲滤波器6，锁存器7，低侧驱动器9和高侧驱动器8利用高电源电压例如12V来实现。要求电源发生器14由较高电压的电源例如12V的电源提供低压电源即5V的电源。此外，要求电压提升电路13把来自非重叠电路2的信号传递到低侧驱动器电路9。这些不同的电压源使得这种电路的制造和设计复杂，需要IC消耗较大的面积，因而使得所述电路的制造成本高。
最后，在脉冲滤波器6中有额外的问题，图2示出了脉冲滤波器6的细节。在脉冲滤波器6的制造中使用高门限电压的P沟道DMOS晶体管20。一般地说，N沟道的DMOS FET具有3.5V的门限电压，而P沟道的具有-5V的门限电压。为了使两个P沟道DMOS晶体管20中的一个导通，至少需要晶体管20的门限电压降被加于和DMOS晶体管20的栅极相连的两个电阻21的一个上。当在电阻21上的电压降不足使DMOS晶体管导通时，DMOS将不会导通。因此在电阻22上不能产生使锁存器7的一个输入端接通的电压。因而，锁存器7不能提供正确的输出，因此不能在正确的状态下工作。此外，需要脉冲滤波器6的两个电阻21具有低的电阻，以便在具有由dv/dt耦合产生的大的共模电平移动电流时在所述电阻上维持低的电压降。在另一方面，需要具有高的电阻，以便利用低的差动电平移动电流，从而减少功率消耗。
使电路具有足够的输出电压摆动裕度和低的差动电流输入应当是有利的。这种电路和目前可得到的电路相比具有较低的制造成本并占据最小的足迹面积。
本发明提供一种能够克服现有技术的缺点的低成本的半桥驱动器IC。具体地说，本发明提供一种半桥驱动器IC，其在实现所有的单元时利用掩蔽步骤最少的或者掩蔽步骤被减少的处理技术制造，并且不使用低门限电压的CMOS。本发明的半桥驱动器IC的所有单元都使用相对于地或相对于半桥的输出为12V的电源。此外，来自本发明的半桥驱动器IC的高压电平移动器晶体管的低的差动电流可以提供足够的电压摆动，以便当在脉冲滤波器中使用高门限电压DMOS时用于使锁存器置位和复位。
本领域技术人员通过参考下面结合附图进行的详细说明可以更容易地理解本发明的上述目的和优点，在附图中，相同的元件用相同的标号表示，其中：
图1是现有技术的半桥驱动器集成电路的功能方块图；
图2是现有技术的脉冲滤波器电路的功能方块图；
图3是能够使用本发明的高门限电压DMOS的半桥驱动器集成电路的功能方块图；
图4是被包括在图3的半桥驱动器集成电路中的脉冲滤波器电路的功能方块图；
图5是被包括在图3的半桥驱动器集成电路中的非重叠电路的功能方块图；以及
图6是被包括在图3的半桥驱动器集成电路中的脉冲发生器电路的功能方块图。
本发明减少了用于制造半桥驱动器集成电路所需的掩蔽步骤。图3表示本发明的半桥驱动器集成电路1’，其中高压器件结构被在薄的SOI器件层中制造，并且和图1中类似的元件由相同的标号加上撇号表示。本发明的半桥驱动器集成电路1’除去比以前制造半桥驱动器节省30％的成本之外，还能够实现高的产量和较小的硅印刷面积。这种器件结构的制造和构成在美国专利5246870和5300448中描述了，该专利的全部内容在此列为参考。
本发明的半桥驱动器集成电路1’包括两个即高、低晶体管11’，12’，非重叠电路32，用于产生两个方波信号，用于控制导通时间的定时，从而避免两个功率开关11’，12’同时导通。非重叠电路32和用于驱动低功率开关12’的低侧驱动器电路9’相连。非重叠电路32还和脉冲发生器电路33相连，所述脉冲发生器电路33产生两个脉冲用于控制电流源4’的导通时间的转换。每个电流源4’和一个电压电平移动器晶体管5’相连，所述两个电压电平移动器晶体管和脉冲滤波器6’相连。脉冲滤波器电路6’和锁存器7’相连，锁存器7’和高侧驱动器8’相连。高侧驱动器8’驱动高功率开关11’导通和截止。
本发明的半桥驱动器集成电路1’还包括自举二极管16’，其在一侧和自举电容器10’相连，所述自举电容器又和脉冲滤波器6’，锁存器7’，高侧驱动器8’相连，并被连接在高晶体管11’和低晶体管12’之间。在第二侧，自举二极管16’和非重叠电路32以及脉冲发生器电路33相连。在优选实施例中，二极管16’高侧供给脉冲滤波器6’，锁存器7’和高侧驱动器8’的电源是12V到0.7V，即二极管的管压降，而供给非重叠电路32、脉冲发生器电路33和低侧驱动器电路9’的电源是12V。
本发明的半桥IC 1’不用形成CMOS元件被完整地制造，例如非重叠电路32和脉冲发生器电路33全部由DMOS构成。此外，在制造本发明的半桥IC 1’时使用的掩蔽步骤的数量最少，这是由于不需要形成CMOS元件。这是因为本发明的半桥IC 1’的器件都是高门限电压的DMOS器件，它们能够在高压下即高达几百伏的电压下被偏置。
和现有技术的要求低的低压电源例如5V的CMOS非重叠电路2(图1)以及CM0S脉冲发生器电路(图3)相比，本发明的半桥IC 1’对包括非重叠电路32和脉冲发生器电路33的所有的电路使用12V的电源VDD30，因而不再需要低电源发生器14(图1)和提升电路13(图1)。此外，通过自举二极管16’和电容器10’对浮动电路例如脉冲滤波器6’，锁存器7’和高侧驱动器8’提供相对于半桥的输出的低压电源电压VDD30。
图4中和图2所示的类似的元件由具有撇号的相同的标号表示，由图4可见，使用交叉连接的P沟道DMOS 40和电阻21’并联。这样做是为了通过使用较大的电阻21’减少所需的差动电平移动电流。这还可以使得能够通过减少有效电阻增加对于锁存器7’的两个输入之一的电压摆动，这是因为DMOS阻抗和电阻21’并联的缘故。
在脉冲滤波单元6(图2)中的P沟道晶体管20(图2)需要利用高压电源操作，例如500V。在图2所示的这种类型的脉冲滤波电路中最好使用具有常规门限例如1V的晶体管。然而，没有能够用于本发明的技术中的可用于高压电源的这种低门限电压的P沟道晶体管。而具有高门限电压例如5V的P沟道DMOS被用作图4所示的脉冲滤波器电路6’的晶体管20’。和常规门限例如1V相比，加于每个晶体管21’上的电压必须大于DMOS的门限例如5V。
解决这个矛盾的一种方法是增加输入的电流源。然而，这将极大地增加整个半桥驱动IC的不希望的功率消耗。另一种办法是增加电阻21’的电阻，同时维持相同的电流。由于共模寄生电流使得输出信号没有足够的摆动，这两种方法都将引起电阻21’上的大的压降。
为了克服这些问题，本发明增加了电阻，因而减少了所需的差动输入电流和功率消耗，同时输出信号即置位或复位信号仍然具有足够的电压摆动，即使具有大的共模寄生电流。这是通过增加一对额外的P沟道DMOS晶体管40并增加电阻21’的电阻来实现的。当要求加于并联电阻上的电压门限大于5V时，一对晶体管40中的一个打开，而晶体管40中的第二个闭合，从而减少和DMOS并联的电阻的有效阻抗，借以维持输出的足够的电压摆动。
图5表示本发明的非重叠电路32的一个实施例，其用于控制两个功率晶体管11’，12’(图3)的导通时间的定时，以便避免两个开关同时导通。借助于对一个片上电容器，例如2.5pF，充电和放电，通过调整偏流，例如12微安，可以达到例如1.2微秒的非重叠时间。因为N和P DMOS的不同的门限电压，即+3.5V/-5V，可以选择6∶1的沟道宽度，以便实现在反相器中的相等的上升和下降时间。在需要不同的充电和放电电流的情况下，可以增加一个BIASP垫用于调节BIASP和地之间的电阻，从而得到预期的充电电流。
所示的非重叠电路32的每个晶体管50具有3个端子，即栅极端(G)，源极端(S)和漏极端(D)。在一个实施例中，非重叠电路32包括19个晶体管50和电容器51。晶体管50a的部分以这样的方式互连，其中P沟道DMOS晶体管50a1的S接收VDD57，晶体管50a1的D连接P沟道DMOS晶体管50a2的S。晶体管50a2的D连接N沟道DMOS晶体管50a3的D和N沟道DMOS晶体管50a4的D。晶体管50a3和50a4的S接地。
晶体管50b的部分以这样的方式互连，其中P沟道DMOS晶体管50b1，50b2和50b5的S接收VDD57，晶体管50b1的D连接晶体管50b2的D和N沟道DMOS晶体管50b2的D。晶体管50b3的S连接N沟道DMOS晶体管50b4的D，晶体管50b4的S接地。晶体管50b5的D和N沟道DMOS晶体管50b6互连，并且它们的D和晶体管50b2以及50b3的D相连。
晶体管50d的部分以这样的方式互连，其中P沟道DMOS晶体管50d1，50b2接收VDD57，晶体管50d1和50b2的G互连，并且还和BIASP55相连，晶体管50d1的D也和BIASP 55相连。晶体管50d2的D和P沟道DMOS晶体管50d3的S相连，晶体管50d3的D和N沟道DMOS晶体管50d4的D相连。晶体管50d4的S和N沟道DMOS晶体管50d5的D相连，晶体管50d5的S接地。N沟道DMOS晶体管50d6，50d7的S也接地，它们的G和晶体管50d5的G和BIASN 54相连。晶体管50d7的D和BIASN 54相连，同时晶体管50d6的D和BIASP 55相连。晶体管50d3，50d4，50a1，50a4和50b1，50b4的G接收56的时钟信号。
在另一个部分中，P沟道DMOS晶体管50c1的S接收VDD57，并且D和N沟道DMOS晶体管50c2的D相连，并和晶体管50a2，50a3以及50b3的G相连。晶体管50c2的S接地。晶体管50c1，50c2的G和电容器51的一端相连，并和晶体管50d3，50d4的D相连；电容器51的第二端接地。
非重叠电路32的第一信号52从晶体管50a2，50a3和50a4的D的互连发出。第二信号53从晶体管50b5，50b6的互连发出。
图6表示本发明的脉冲发生器电路33。晶体管60a的第一部分以这样的方式互连，其中P沟道DMOS晶体管60a1以及60a5的S接收VDD67，晶体管60a1的D和晶体管60a2的S相连。晶体管60a2的D和N沟道DMOS晶体管60a3，60a4的D相连，并和晶体管60a5以及N沟道DMOS晶体管60a6的G相连。晶体管60a5，60a6的D互连，并发出信号IOFF 61。
P沟道DMOS晶体管60b1，60b2的S接收VDD67，同时它们的D和N沟道DMOS晶体管60b3的D互连，并在62发出信号IOFF。晶体管60b3的S连接N沟道DMOS晶体管60b4的D，该晶体管的S接地。晶体管60a2，60a3，60b2和60b3的G和P沟道DMOS晶体管60c1以及N沟道DMOS晶体管60c2的D相连。晶体管60c1的S接收VDD 67，晶体管60c2的S接地。晶体管60c1，60c2的G和电容器63的一端相连，电容器63的第二端接地。
晶体管60d以这样的方式互连，其中P沟道DMOS晶体管60d1和60d3的S接收VDD 67，晶体管60d1的D连接P沟道DMOS晶体管60d4、N沟道DMOS晶体管60d5的G以及N沟道DMOS晶体管60d2的D，该晶体管的S接地。晶体管60d5的S和N沟道DMOS晶体管60d6的D互连，晶体管60d6的S接地，G接收BIASIN信号64。晶体管60d5的D连接晶体管60d4的D，也连接电容器63的第一端。晶体管60d4的S连接晶体管60d3的D。晶体管60d3的G接收BIASP信号65。60d1，60d2，60a4，60b1，60b4接收“IN”信号66。两个电路32，33(图5)用N沟道和P沟道DMOS实现，以便避免使用CMOS电路。不过也可以使用其它的掩蔽步骤的数量最少或掩蔽步骤较少的元件代替CMOS，例如轻掺杂的漏极器件(LDD)和双极结晶体管。
虽然本发明参照其示例性的优选实施例进行了说明，本领域技术人员应当理解，不脱离本发明的构思和范围可以作出各种改变和改型，本发明的范围只由所附权利要求限制。

Claims (9)

1.一种不用CMOS制成的电路元件构成的高压半桥驱动器集成电路，所述集成电路包括：
非重叠电路(32)，其包括至少一个第一电容器(51)和多个第一晶体管(50)，所述至少一个第一电容器(51)和所述多个第一晶体管(50)由DMOS制成；
脉冲发生器电路(33)，用于产生电压脉冲，所述脉冲发生器电路(33)包括至少一个第二电容器(63)和多个第二晶体管(60)，所述至少一个第二电容器(63)和所述多个第二晶体管(60)由DMOS制成；以及
其中没有由CMOS制成的电路元件。
2.如权利要求1所述的集成电路，还包括具有至少一个晶体管(40)的脉冲滤波器电路(6’)，每个所述晶体管用于和至少一个电阻(21’)并联，所述脉冲滤波器电路用于减少差动电平移动电流和增加输出电压。
3.如权利要求2所述的集成电路，还包括用于向所述集成电路的每个内部电路单元提供电压的电源，对于每个所述内部电路单元，所述电压处于一个二极管的压降范围内。
4.如权利要求3所述的集成电路，其中所述非重叠电路(32)和所述脉冲发生器电路(33)的门限电压对于N沟道晶体管(50，60)大于+2.5V，对于P沟道晶体管(50，60)小于-2.5V。
5.如权利要求3所述的集成电路，还包括：
至少一个电平移动晶体管(5’)，用于对所述脉冲滤波器(6’)送入电流，每个所述至少一个电平移动晶体管(5’)具有相关的电流源(4’)，所述电流源(4’)被所述脉冲发生器电路(33)控制；
N沟道DMOS自举二极管(16’)，通过其漏极端和一个自举电容器(10’)相连，通过其源极端和所述至少一个电平移动晶体管(5’)相连；
锁存器(7’)，其接收来自所述脉冲发生器(33)的信号，并连接到一个高侧栅极驱动器(8’)，所述高侧栅极驱动器(8’)驱动高侧功率晶体管(11’)；以及
所述非重叠电路(32)连接到所述脉冲发生器电路(33)，并连接到低侧栅极驱动器(9’)，所述低侧栅极驱动器驱动低侧N沟道DMOS晶体管(12’)。
6.一种高压半桥驱动器集成电路，其中所述集成电路的元件没有由CMOS制成的，所述集成电路包括：
第一栅极驱动器(9’)，其和低侧栅极(12’)相连，并和高压非重叠电路(32)相连；
脉冲发生器电路(33)，其和所述非重叠电路(32)相连，所述脉冲发生器电路(33)发送电压脉冲信号；
至少一个电流源(4’)，每个所述至少一个电流源(4’)和所述脉冲发生器(33)相连，并和一个电平移动晶体管(5’)相连，所述电平移动晶体管(5’)接收来自所述至少一个电流源(4’)的电流；
脉冲滤波器电路(6’)，其和每个所述电平移动晶体管(5’)相连，所述脉冲滤波器电路(6’)和一个锁存器(7’)相连；
第二栅极驱动器(8’)，其和高侧栅极(11’)相连，所述第二栅极驱动器(8’)和所述锁存器(7’)相连；
自举二极管(16’)，其和地电平电源相连，并和一个浮动电源相连；以及
其中不包括由CMOS制成的电路元件。
7.如权利要求6所述的集成电路，其中所述集成电路(1’)由DMOS制成。
8.如权利要求7所述的集成电路，其中所述非重叠电路(32)和所述脉冲发生器电路(33)的门限电压对于N沟道晶体管大于+2.5V，对于P沟道晶体管小于-2.5V。
9.如权利要求7所述的集成电路，其中所述脉冲滤波器电路(6’)包括至少一个晶体管(40)，每个所述晶体管用于和一个电阻(21’)并联，从而减少差动电平移动电流。
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