CN1574100A - 半导体存储设备 - Google Patents

Abstract

半导体存储装置包括：大量字线，含有一条或多条冗余字线；大量的位线对；大量的存储单元，连接到上述字线和上述位线；大量的字线驱动器，每个驱动器连接到上述字线的相应的一个端点并由大量的字线控制信号控制；以及大量的第一字线控制电路，分别位于上述字线的另一端点，每个上述第一字线控制电路接收上述字线中相应一条的信号电平，其中，在上述相应字线的信号电平为第一种电平的情况中，每个上述第一字线控制电路切换为导电状态，并将上述第一种电平信号输出到上述相应的字线，在第一种电平，连接到上述相应字线的上述存储单元中的相应存储单元变为高阻状态。而在上述相应字线的信号电平是第二种电平的情况中，上述第一字线控制电路中的每一个切换成非导电状态，在第二种电平，上述相应存储单元变成能进行数据输入/输出的一种状态。

Description

半导体存储设备

技术领域

本发明涉及含有冗余卸放电路的半导体存储设备。

背景技术

一般，例如静态随机存储器(SRAM)和动态随机存储器(DRAM)的半导体存储设备除了芯片上的普通存储单元阵列外，还放置了冗余存储单元阵列，以改进它的成品率。当在半导体存储设备测试过程中确定：在普通存储单元阵列中存在有缺陷的存储单元时，用冗余存储单元替代有缺陷存储单元。因此，将半导体存储设备完善成无缺陷元件。即，执行所谓冗余卸放。

下面描述半导体存储设备的先前技术。

图14是第一传统实例的半导体存储设备(SRAM)的配置图。图14中的半导体存储设备含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，及位线预充电控制信号线PCGL。

WLCG1到WLCG3和PCG分别指明字线控制信号和位线预充电控制信号，而“A”表示字线上的一个断点。

字线驱动器2是连接到相应字线WL1和WL2的缓冲器，并待输入的相应字线控制信号WLCG1和WLCG2，分别经相应字线WL1和WL2传输到存储背单元1。

冗余字线驱动器3是连接到冗余字线RWL的缓冲器，并在字线WL1和WL2中存在缺陷等情况下，驱动器3将待输入的字线控制信号WLCG3经冗余字线RWL分别传输到存储单元1。

位线预充电控制信号线驱动器4是连接到位线预充电控制信号线PCGL的缓冲器，将输入的位线预充电控制信号PCG输出到位线预充电控制信号线PCGL，并使位线预充电电路5激活或不激活。

每个存储单元1连接到字线(包括冗余字线)和一对位线。

图15是电路图，示出存储单元1的特定配置。在图15中，Q1和Q2是存取晶体管，Q3和Q4是驱动晶体管，Q5和Q6是负载晶体管。WL是字线，BL和/BL是一对位线，而VDD是电源端。

存取晶体管Q1和Q2的栅级端连接到字线WL或冗余字线RWL，其上的漏极端分别连接到位线对BL和/BL。

驱动晶体管Q3和负载晶体管Q5构成第一反相器，而驱动晶体管Q4和负载晶体管Q6构成第二反相器。

第一反相器的输出端连接到第二反相器的输入端，并且第二反相器的输出端连接到第一反相器的输入端，因此构成一个闩锁电路。闩锁电路存储和保持数据。当字线WL或RWL(包括冗余字线)变为H电平(高电平)时，连接到该线的存储单元1将存储在那里的数据输出到位线对BL和/BL，或接收经位线对BL和/BL传送的互补信号(数据)输入。

图16是电路，示出位线预充电电路5的特定配置。在图16中，Q7和Q8是预充电晶体管，Q9是平衡晶体管，BL和/BL是一对位线，PCGL是位线预充电控制信号线，而VDD是电源端。

预充电晶体管Q7，Q8和平衡晶体管Q9的每个栅级端连接到位线预充电控制信号线。预充电晶体管Q7和Q8的漏极端分别连接到位线对BL和/BL，而源极端连接到电源端VDD。平衡晶体管Q9的源极端和漏极端分别连接到位线对BL和/BL。

当位线预充电控制信号PCG为L电平时，位线预充电电路5变成激活状态，并对位线对BL1，/BL1和BL2，/BL2进行预充电。当位线预充电控制信号PCG为H电平时，位线预充电电路5变成非激活，并变成高阻态。

下面将描述这样构成的半导体存储装置的操作。首先，将解释字线上未发生断点A的情况。

当所有字线驱动器2和冗余字线驱动器3输出L电平的字线控制信号WLCG1到WLCG3时，所有存储单元1变成高阻状态(不能进行数据输入/输出的状态)。在那时，位线预充电控制信号PCG(位线预充电控制信号线驱动器4的输出信号)变成L电平，位线预充电电路5变激活状态。所有位线对BL和/BL由位线预充电5预充电到H电平(VDD电平)。

接着，当位线预充电控制信号PCG变成H电平时，位线预充电电路5变为非激活状态(高阻状态)。

当所有字线驱动器2和冗余字线驱动器3中的任何一个驱动器输出H电平时，经过字线WL或RWL输入H电平的存储单元1变为激活(能进行数据读或写操作)。在接收到H电平的字线控制信号WLCG输入的存储单元1中，存取晶体管Q1和Q2的栅极打开，经过连接到存取晶体管Q1和Q3的位线对BL和/BL，分别执行将数据写进闩锁电路Q3和Q4，或从闩锁电路读出数据的操作。

当完成存储单元1的数据读或写操作时，字线控制信号WLCG从H电平返回到L电平，存储单元1变成高阻状态。位线预充电控制信号PCG又变成L电平，位线预充电电路5激活。因此，位线对BL和/BL预充电到H电平。随后，重复上述过程。

接着描述字线上发生断点A的情况。

假定在图14中如A所示点上发生断点。即使字线驱动器2经带有断点的字线WL1传输H电平的字线控制信号，不可能对连接到断点A右边字线WL1上的存储单元进行正常的读和写数据操作。

在这样一种情况中，通过主要依据下面叙述的方法执行冗余卸放，实现一种无缺陷的半导体存储设备。使有断点的字线WL1变成L电平(使连接到字线WL1的字线驱动器2的输入端连接到接地点)并使连接到字线WL1的所有存储单元1处于高阻状态。使输入到连接在字线WL1的字线驱动器2的字线控制信号WLCG输入到冗余字线驱动器3。冗余字线驱动器3经过冗余字线RWL将字线控制信号WLCG传送到存储单元1，由此，在连接到冗余字线RWL的存储单元1内进行数据读或写操作。通过用连接到冗余字线RWL的存储单元替代连接到含有断点的字线WL1上的存储单元，半导体存储设备能进行正确的数据读写操作。

然而，上述的传统配置存在如下所述的问题。

在图14中，即使将连接到含有断点的字线WL1的字线驱动器2的输入端连接到接地点，断点A右边的字线WL1仍始终处于浮动状态。在处于浮动态的字线WL1的电位等于或高于存储单元1的存取晶体管Q1和Q2的栅极阀值电位的情况中，连接到断点A右边字线WL1的所有存储单元1总是处在激活状态(一直能进行数据读写操作的状态)。

即使用连接到冗余字线RWL上的存储单元替代连接到含有断点的字线WL1上的存储单元，有一种可能：连接到浮动态字线上的存储单元1在存储单元阵列中仍维持激活状态。在正常字线而不是含有断点的字线(图14中的字线WL2或冗余字线RWL)变为H电平的情况中，经过位线对(图14中的BL2和/BL2)，在连接到浮动态的位线并一直维持激活的存储单元1与连接到正常字线并变为激活的存储单元1之间可能发生数据冲突。导致损坏连接到正常字线上的存储单元1内的数据。

在位线预充电信号PCG变为L电平以及位线对预充电到H电平期间，会发生问题：会有穿透电流(pass-through current)在连接到浮动态字线的存储单元和位线预充电电路之间流动。当字线上产生断点时，并当冗余字线上产生断点时都会引起上述的问题。

在未受理专利申请号11-213690中描述的作为传统实例的半导体存储设备含有解决该问题的装置。

将部分地参考它的附图及说明，描述未受理专利申请号11-213690中描述的半导体存储设备。图17是第二个传统实例的半导体存储设备的配置图。

图17示出存储单元阵列30，备用存储单元阵列31，行译码器32，备用行译码器33，列译码器34，输入/输出电路35。下拉电路36，静态存储单元20，备用静态存储单元21，NOR(或非门)电路22，一对输入/输出线23，列选择门电路24，接地节点25，断点26以及字线27间的寄生电容。

下拉电路36包括多个N型MOS晶体管Q1到Qm，以将存储单元阵列30中的字线WL1到WLm的电位下拉到地电位。分别相应于多条字线WL1到WLm配置多个N型MOS晶体管Q1到Qm。N型MOS晶体管Q1到Qm中的每一个连接在相应字线端点与接地节点25之间，并导通，以响应从程序电路(未在图17中示出)输出的H电平备用允许信号NED。

程序电路能编译相应于字线WL1到WLm的有缺陷字线的地址。当从编址缓冲器(图17中未示出)发送到行译码器32的行编址信号表示编码地址时，程序电路产生H电平的备用允许信号NED。为响应H电平的该备用允许信号NED，激活备用行译码器33，并使行译码器32非激活。

然而，为了响应H电平的备用允许信号NED，下拉电路36中的所有N型MOS晶体管Q1到Qm都导通，存储单元阵列30内的所有字线WL1到WLm都连接到接地节点25。

由从编址缓冲器发送到行译码器32的行编址信号激活的字线不是有缺陷字线的情况中，备用允许信号NED变为L电平。当备用允许信号NED变为L电平时，连接到H电平字线的静态存储单元20也导通(执行正常的操作)。

在图17中，字线WL2(相应于行址2)上存在断点26。程序电路设置成当输出行址地2时，能使备用允许信号NED变成H电平。例如，当备用字线WL1在行地址2时变成H电平时，用备用字线SWL1替代有缺陷字线WL。

在第二传统实例的半导体存储设备中，当作为字线WL2替代品的备用字线SWL1激活变为H电平时，字线WL2的端点经过N型MOS晶体管Q2连接到接地节点25。因此，远离字线WL2(图17中断点26右边上的字线WL2)的行译码器32的那部分电位下拉到地电平。这样，当备用字线SWL1激活时，字线WL2决不会变成激活状态，即未发生多重选择。结果，能从连接到备用字线SWL1备用静态存储单元21中读出正确数据。

在第二个传统实例的半导体存储设备中，当备用字线激活时，存储单元阵列的字线WL1到WLm的电位由N型MOS晶体管Q1到Qm下拉。这防止用备用字线SWLj(1jp)替代的字线WLi(1im)变成浮动状态，也防止同时发生选用的备用字线SWLj和替代字线WLi的多重选择。

然而，具有上述配置，当选择了一条字线而不是冗余字线(例如WL3)时，所有下拉晶体管Q1到Qm都处于非激活状态。在由于外部效应(例如由与其他信号的耦合电容产生的噪声)使有缺陷的字线WL2的电位变成存储单元的阀值或更大值时，会发生在上述传统实例中的类似问题(能发生同时选择字线WL2和WL3的多重选择。因为备用允许信号的线绕电容和连接到备用允许信号的所有下拉晶体管Q1到Qm的栅极电容依据冗余字线的选择或未选择而进行充电或放电，功耗就增加。

本发明倾向于解决上述传统问题并提供一种半导体存储设备，该设备保证以较低功耗在有断点的字线上的冗余卸放。

在传统半导体存储装置中，在位线对进行预充电期间，会发生问题：穿透电流在连接到有断点字线的存储单元和位线预充电电路之间流动。依据本发明，在位线对预充电期间，在连接到有断点字线的存储单元和位线预充电电路之间没有穿透电流流动，这样，提供一种保证以较低功耗在有断点字线上进行冗余卸放的半导体存储装置。

发明内容

为了解决上述问题，本发明具有下列配置。来自本发明一个方面的半导体存储装置包括：大量字线，含有一条或多条冗余字线；大量的位线对；大量的存储单元，连接到上述字线和上述位线；大量的字线驱动器，每个驱动器连接到上述字线的相应的一个端点并由大量的字线控制信号控制；以及大量的第一字线控制电路，分别位于上述字线的另一端点，每个上述第一字线控制电路接收上述字线中相应一条的信号电平，其中，在上述相应字线的信号电平为第一种电平的情况中，每个上述第一字线控制电路切换为导电状态，并将上述第一种电平信号输出到上述相应的字线，在第一种电平，连接到上述相应字线的上述存储单元中的相应存储单元变为高阻状态。而在上述相应字线的信号电平是第二种电平的情况中，上述第一字线控制电路中的每一个切换成非导电状态，在第二种电平，上述相应存储单元变成能进行数据输入/输出的一种状态。

用上述配置，在字线上有断点的情况下，本发明的半导体存储装置通过将由字线本身控制的字线控制电路连接到包括冗余字线的所有字线的远侧端(与字线驱动器相连的连接端相对的端点，即另一末端)，能防止有断点字线变成浮动状态。这样，能防止连接到有断点字线的存储单元数据与正常存储单元数据之间经位线对发生的冲突，并在位线对进行预充电期间，能防止穿透电流在连接到有断点字线的存储单元和位线预充电电路之间流动。本发明实现了：半导体存储器装置能可靠地执行字线上断点的冗余卸放。

在传统半导体存储设备中，在字线激活期间，有断点字线变成浮动状态。因为在本发明的半导体存储设备中，有断点字线不能变成浮动状态，有可能更可靠地进行冗余卸放。

在传统半导体器存储装置的下拉电路中，因为备用允许信号的线绕电容和连接到备用允许信号的所有下拉晶体管的栅极电容依据冗余字线的选择或未选择进行充电或放电，功耗相应大。因为按照本发明的半导体存储设备的字线控制电路是如此地构成：能由字线本身进行控制，就不需要含有考虑字线和其他信号的定时操作所需的电路，导致功耗更小。

来自本发明另一方面的半导体存储设备进一步包括：大量的第二种字线控制电路，分别位于不是上述字线两个端点的其他点上，上述大量的第二种字线控制电路中的每个电路接收上述字线中相应一条的信号电平，其中，在上述相应字线的信号电平是第一种电平的情况中，上述第二种字线控制电路中的每个电路切换成导电状态，并将上述第一种电平的信号输出到上述相应字线，在第一种电平，连接到上述相应字线的上述存储单元中相应的存储单元变成高阻状态。并在上述相应字线的信号电平是第二种电平的情况中，上述第二种字线控制电路中的每个电路切换到非导电状态，在第二种电平，上述相应存储单元变成能进行数据输入/输出的一种状态。

本发明的半导体存储装置通过将由字线本身控制的字线控制电路连接到包含冗余字线的所有字线的远侧端(与字线驱动器相连的连接端相对的端点，即另一末端)以及连接到不是两个末端的一个点或多个点，能防止含有多个断点的字线变成浮动状态。这样，能防止连接到有断点字线的存储单元数据与正常存储单元的数据之间经位线对发生的冲突，并在位线对进行预充电期间，能防止穿透电流在连接到有断点字线的存储单元和位线预充电电路之间流动。结果，有可能以较高概率进行半导体存储设备的有断点字线的冗余卸放。

在传统半导体存储设备中，在字线激活期间，有断点的字线变成浮动状态。因为在本发明的半导体存储设备中，有断点的字线不能变成浮动状态，有可能更可靠地进行冗余卸放。

在传统半导体存储设备的下拉电路中，因为备用允许信号的线绕电容和连接到备用允许信号的所有下拉晶体管的栅极电容依据冗余字线的选择或未选择进行充电或放电，功耗相当大。因为按照本发明的半导体存储设备如此地构成：能由字线本身进行控制，不需要含有考虑字线和其他信号定时操作所需的电路，导致功耗更小。

此外，在来自本发明另一方面的半导体存储装置中，每个上述第一种字线控制电路包含：反相器元件，该元件接收上述字线的信号电平输入；以及第一字线控制元件，耦合到上述相应的字线，该字线控制元件接收上述反相器元件的输出信号。

用低成本和小尺寸的电路配置，本发明实现了能防止有断点字线变成浮动状态的半导体存储设备。

此外，在来自本发明另一个方面的半导体存储装置中，每个上述第一种字线控制电路进一步包括第二字线控制元件，当输入初始化时输入的字线初始化信号时，该元件能切换成导电状态并将上述信号的第一种电平输出到上述相应的字线，并当没有输入上述的字线初始化信号时，切换到非导电状态。

本发明能实现这样一种半导体存储设备，能将部分有断点的字线可靠地维持在非激活状态(其上连接的存储单元未导电的状态)，这有断点的字线不能由字线驱动器控制。

此外，在来自本发明另一方面的半导体存储装置中，每个上述第一字线控制元件由MOS晶体管构成，该晶体管具有反相窄带效应。

通过将含有反相窄带效应的MOS晶体管用作字线控制元件，能够实现这样一种半导体存储设备，能使连接到有断点字线的字线控制电路在启动等时可靠地运行(字线肯定维持在非激活状态)。

此外，在来自本发明另一方面的半导体存储装置中，每个上述第一种字线控制电路包括：逻辑电路，接收表明是否进行冗余卸放的冗余选择信号的输入和上述相应字线的信号电平；以及第一字线控制元件，耦合到上述相应的字线，该元件接收上述逻辑电路的输出信号，其中，在上述冗余选择信号表示在进行冗余卸放以及上述相应字线的信号电平是上述第一种电平的情况下，上述第一字线控制元件切换成导电状态，并将上述第一种电平的信号输出到上述相应字线。并在上述冗余选择信号表示未进行冗余卸放或上述相应字线的信号电平是上述第二种电平的情况下，上述第一字线控制元件切换成非导电状态。

在本发明的半导体存储装置中，在字线未发生断点(没有进行冗余卸放)的情况下，字线控制电路中止它的操作。这使半导体存储设备的功耗更小。

此外，在来自本发明另一个方面的半导体存储装置中，每个上述第一种字线控制电路包括一个字线传送元件，由表示冗余卸放是否进行的冗余卸放的选择信号控制，位于上述相应字线和输入/输出端之间，该输入/输出端用于接收上述相应字线的信号电平并将一个输出信号输出到上述相应字线，其中，在上述冗余选择信号表示在执行冗余卸放的情况下，上述字线传送元件切换到导电状态，并将上述输入/输出端连接到上述相应字线，并在上述冗余选择信号表示未执行冗余卸放的情况下，上述字线传送元件切断上述输入/输出端与上述相应字线的连接。

在本发明的半导体存储设备中，由冗余选择信号控制的字线传送元件插进字线控制电路中，并在字线未发生断点的情况下(未执行冗余卸放)，字线控制电路中止它的运行。这使半导体存储设备的功耗更小。

此外，在来自本发明另一个方面的半导体存储装置中，通过用位于含有上述存储单元的存储单元阵列四周的虚拟存储单元构成上述大量的第一种字线控制电路。

在本发明的半导体存储设备中，用虚拟存储单元构成字线控制电路。能够压制半导体存储设备的布线面积的增加。较佳地，通过仅改变布线层，而不修改半导体衬底的外形，用虚拟存储单元的元件构成字线控制电路。这不会破坏存储单元阵列的加工定形。

在来自本发明半另一方面的导体存储器装置中，上述第一字线控制元件的电流驱动能力小于上述字线驱动器中相应一个驱动器的电流驱动能力。

用这种配置，能够实现能保证有断点字线的冗余卸放并能以低功耗地稳定运行的半导体存储设备。

特别在附加要得要求中阐明本发明的新颖功能。当参考附图，从详细的描述中最能理解本发明的有关结构和内容，及其他目的，和功能。

附图说明

图1是按照本发明的第一实施例的半导体存储设备的配置图；

图2是按照本发明的第二实施例的半导体存储设备的配置图；

图3是按照本发明的第三实施例的半导体存储设备的配置图；

图4是按照本发明的第四实施例的半导体存储设备的配置图；

图5是配置图，示出按照本发明的第五实施例的半导体存储设备的存储单元阵列；

图6是特定电路配置的一个实例，在该电路配置中，用按照本发明的第五实施例的半导体存储设备的虚拟存储单元配置字线控制电路；

图7是特定电路配置的一个实例，在该电路配置中，用按照本发明的第五实施例的半导体存储设备的虚拟存储单元配置字线控制电路；

图8是特定电路配置的一个实例，在该电路配置中，用按照本发明的第五实施例的半导体存储设备的虚拟存储单元配置字线控制电路。

图9是特定电路配置的一个实例，在该电路配置中，用按照本发明的第五实施例的半导体存储设备的虚拟存储单元配置字线控制电路；

图10是按照本发明的第六实施例的半导体存储设备的配置图；

图11是按照本发明的第七实施例的半导体存储设备的配置图；

图12是按照本发明的第八实施例的半导体存储设备的配置图；

图13是按照本发明的第九实施例的半导体存储设备的配置图；

图14是第一传统实例的半导体存储设备的配置图；

图15是存储单元的特定电路配置图；

图16是位线预充电电路的特定电路配置；

图17是第二传统实例的半导体存储设备的配置图；

部分或所有的附图原理性画出图形表示，并应当认为它们并不需要反映其上所示的相对尺寸和位置。

具体实施方式

下面参考附图描述实施例，这些实施例专门描述实现本发明的最佳方式。

《实施例1》

图1显示按照本发明的第一实施例的半导体存储设备(SRAM)的配置图。

图1中所示的半导体存储设备含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6a，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，以及位线预充电控制信号线PCGL。字线控制电路6a含有反相器元件7和字线控制元件8。

WLCG1到WLCG3和PCG分别指明字线控制信号和位线预充电控制信号，而“A”表示字线中的一个断点。

字线驱动器2是连接到相应字线WL1，WL2的一个端点的缓冲器，并经过相应的字线WL1，WL2将输入的相应字线控制信号WLCG1，WLCG2传送到相应的存储单元1。

冗余字线驱动器3是连接到冗余字线RWL的一个端点的缓冲器，并经该冗余字线RWL将待输入的字线控制信号WLCG3传送到相应的存储单元1。

位线预充电控制信号线驱动器4是连接到位线预充电控制信号线PCGL的缓冲器，将输入的位线预充电控制信号PCG输出到位线预充电控制信号线PCGL，并使位线预充电电路5激活或非激活。每个存储单元1连接到字线WL和RWL中的一条(包括一条冗余字线)和一对位线。

字线控制电路6a分别连接到包括冗余字线的所有字线WL1，WL2和RWL的另一端点(与连接到字线驱动器2和冗余字线驱动器3的每条字线等的一端点相对的另一端点，即远侧端)。每个字线控制电路6a包括反相器元件7和字线控制元件8(在本实施例中为N型MOS晶体管)。反相器元件7接收来自字线WL1，WL2和RWL的信号输入并输出反相的信号电平。字线控制元件8在其栅极端上接收反相器元件7的输出信号。字线控制元件8的漏极端连接到字线WL1，WL2或RWL，而其上的源极端连接到接地点。字线控制元件8的驱动能力比字线驱动器2和冗余字线驱动器3的驱动能力小。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例的配置相同，并因此省略了相关描述。

下面描述按上面所述构成的本实施例半导体存储器的操作。

首先，解释字线上非发生断点的情况。

当所有字线驱动器2和冗余字线驱动3输出L电平的字线控制信号WLCG1到WLCG3时，字线WL1，WL2和冗余字线RWL变成L电平，并且连接到其上的每个反相器元件7的输出信号变成H电平。在栅极端上接收反相器元件7的输出信号(H电平)的字线控制元件8变成激活状态(导电状态)。字线WL1，WL2和冗余字线RWL变成地电平(L电平)。

因此，字线控制电路6a的操作没有影响到字线驱动器2和冗余字线驱动器3的输出信号。结果，所有存储单元1变成高阻状态(不能进行数据输入/输出的状态)。

接着，位线预充电控制信号PCG(位线预充电控制信号线驱动器4的输出信号)变成L电平，而位线预充电电路5变成激活状态。所有位线对BL和/BL都由位线预充电电路5充电到H电平(VDD电平)。

接着，当位线预充电控制信号PCG变成H电平时，所有位线预充电电路5变成非激活状态(高阻状态)。当所有字线驱动器2和冗余字线驱动器3中的任何一个驱动器输出H电平时，经过字线WL或RWL(包括冗余字线)接收H电平输入的存储单元1变成激活状态(能执行数据读或写)。

这时，在连接到H电平的字线WL和冗余字线RWL中一条字线的控制电路6a中，输入H电平的反相器元件7的输出信号变成L电平，并且在其栅极端接收反相器元件7的输出信号(L电平)的字线控制元件8变成非激活状态(阻塞状态)。字线控制元件8没有影响字线WL或RWL的H电平。因此，字线控制电路6a不会经字线WL或RWL影响由激活的存储单元1执行的数据读或写操作。在接收H电平的字线控制信号WLCG的存储单元1中，存取晶体管Q1和Q2的栅极开启，经过连接到存取晶体管Q1和Q2的位线对BL和/BL分别对闩锁电路Q3到Q6进行数据读或写操作。

当完成对存储单元1的数据读或写操作时，字线控制信号从H电平变回L电平，并且所有存储单元1变成非激活状态(高阻状态)。在这时，在字线控制电路6a中，字线WL1，WL2和冗余字线RWL为L电平，并这样，反相器元件7的输出信号变成H电平。在其栅极端接收反相器元件7的输出信号(H电平)的字线控制元件8变成非激活状态(导电状态)。字线WL1，WL2和冗余字线RWL变成L电平。因此，字线控制电路6a的操作没有影响字线驱动器2和冗余字线驱动器3的输出信号。此外，位线充电控制信号PCG变成L电平，位线充电电路5变为激活状态，并且所有的位线对BL，/BL预充电到H电平(VDD电平)。随后，重复上述处理过程。

如上所述，在字线无断点的情况下，这个实施例的半导体存储设备的操作基本上与传统实例的操作相同。

将描述字线上产生断点A的情况。通过冗余卸放，用冗余字线RWL替代有断点的字线(图1的WL1)。使有断点A的字线WL1变成L电平(连接到字线WL1的字线驱动器2的输入端连接到接地点)，因此连接到字线WL1的存储单元1变成非激活状态(高阻状态)。

当所有字线驱动器2和冗余字线驱动器3输出L电平的字线控制信号WLCG1到WLCG3时，所有存储单元1变成高阻状态(不能进行数据输入/输出操作的状态)。接着，位线预充电控制信号PCG(位线预充电控制信号线驱动器4的输出信号)变成L电平，而位线预充电电路5变成激活状态。所有位线对BL和/BL都由位线预充电电路5预充电到H电平(VDD电平)。

接着，当位线预充电控制信号PCG变成H电平时，所有位线预充电电路5变成非激活状态(高阻状态)。当所有字线驱动器2和冗余字线驱动3中的字线驱动器2或3中的任何一个驱动器输出H电平时，经过字线WL或RWLZ(包括冗余字线)接收H电平输入的存储单元1变成激活状态(能进行数据读或写操作)。在输入H电平的字线控制信号的存储单元1中，经过位线对BL，/BL进行数据读或写操作。

不带断点的字线WL或RWL(在图1中，除断点A右边的部分字线WL外)执行与上述的字线上没有断点的情况相同的操作。字线控制电路6a的操作没有影响来自字线驱动器2和冗余字线驱动器3的输出信号。

如果在带有断点的字线WL1中不用字线控制电路6a，在断点A右边的部分字线WL1变成浮动状态。按照本发明，字线控制电路6a将断点A右边的部分字线WL1锁定在L电平。因此，断点A右边的部分字线WL1决不会变成浮动状态。直到打开电源前，字线控制电路6a的所有节点都为L电平。在打开电源后，接收L电平输入的反相器7的输出信号变成H电平。在其栅极端接收反相器元件7的输出信号(H电平)的字线控制元件8通过反相器元件7的输出信号(H电平)变成激活状态(导电状态)。字线控制元件8稳定处在导电状态。字线控制电路6a将断点A右边的部分字线WL1锁定在L电平。

如果将具有反相窄带效应的MOS晶体用作字线控制元件8，在打开电源后，由MOS晶体管的断开漏电流使字线WL1的断点A右边节点更可靠地设置在L电平。(反相窄带效应是一种现象，在这种现象中，由于微型处理引起MOS晶体管的宽度尺寸变得很小，因此降低了MOS晶体管的阀值电压，并增加了MOS晶体管宽度尺寸的每单位长度的漏极电流。因为MOS晶体管的阀值电压降低了，断开时的漏电流增大了。依据测量数据，这种现象在使用0.10微米处理技术的宽度尺寸约为0.25微米或更小的MOS晶体管中变得更为显著)。

按照本发明，即使在字线WL1发生断点A，仅连接到H电平的任何其他字线的存储单元1的存取晶体管Q1和Q2导通，并通过连接到存取晶体管Q1和Q2的位线对BL和/BL分别对闩锁电路Q3到Q6进行数据读或写操作(存储单元1为激活状态)。

当完成对存储单元1的数据读或写操作时，字线控制信号从H电平返回L电平，并且所有存储单元1变成非激活状态(高阻状态)。位线预充电控制信号PC又变成L电平，并且位线预充电电路5激活，因此，所有位线BL和/BL预充电到H电平(VDD电平)。在这时，不带断点的字线WL或RWL(在图1中，除断点A右边的部分字线WL1外)执行与上述字线无断点的情况相同的操作。字线控制电路6a的操作不会影响来自字线驱动器2和冗余驱动器3的输出信号。因为字线控制电路6a将断点A右边的部分字线WL1一直锁定在L电平，断点A右边的部分字线WL1决不会变成浮动状态。

为了可靠地卸放字线上的断点，在离连接到字线驱动器2或冗余字线驱动器3的相应的字线一端的最远侧端点(远侧端或字线等的另一端)，将字线控制电路6a连接到包括冗余字线的所有字线。除非字线控制电路6a连接到字线或冗余字线的远侧端，在与字线控制电路6a的连接点和字线或冗余字线的远侧端间的字线上发生断点的情况下，不可能卸放该半导体存储设备。

在图1所示的半导体存储设备中，在当字线或冗余字线处于L电平时存储单元激活的情况中，不用说：通过用P型MOS晶体管替代由字线控制电路6a构成的字线控制元件8并且将该晶体管的源极端接VDD，可以获得相同的效果。

为了便于解释本发明的概念，虽然图1的半导体存储设备包括：小量的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种元件数量可以很多(或无数)，当然不会改变效果。

如上所述，在字线上发生断点的情况下，通过将字线控制电路连接到包含冗余字线的所有字线的远侧端(离字线驱动器连接端的最远点)，可以防止带有断点的字线变成浮动状态。由此，能避免连接到断点字线的存储单元和连接到正常字线的存储单元之间经位线对发生数据冲突，并在位线对预充电期间，能避免穿透电流在连接到断点字线的存储单元和位线预充电电路之间流动。这样，能高可靠地卸放由断点引起的字线缺陷。此外，与传统实例相比，因为半导体装置配置成，在字线激活期间能使断点字线决不能变成浮动状态，可以更可靠地实现冗余卸放。此外，因为字线控制电路如此地构成，以使由字线本身控制，不需要构成考虑字线和其他信号定时操作所需的电路，导致较低的功耗。此外，通过使用含有反相窄带效应的MOS晶体管作为字线控制元件，在启动等时能操作连接到有断点字线的字线控制电路。

《实例2》

图2示出按照本发明的第二实施例的半导体存储设备(SRAM)的配置图。

图2所示的半导体存储设备包括：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4。位线预充电电路5，字线控制电路6b，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，以及位线预充电控制信号线PCGL。字线控制电路6b含有反相器元件7和字线控制元件8，9。

WLCG1到WLCG3，PCG和RESET分别指明字线控制信号，位线预充电控制信号，及字线初始化信号。“A”表示字线中的一个断点。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。这些配置与传统实例的配置相同，并因此省略了相关描述。

字线控制电路6b连接到所有字线WL1，WL2和冗余字线RWL的另一末端(与连接到字线驱动器2和冗余字线驱动器3的每条字线等的一个末端相对的末端，即，远侧端)。

这个实施例的半导体存储设备的字线控制电路6b具有这样一种配置，将字线控制元件9(这个实施例中为N型晶体管)添加到图1所示第一实施例的半导体存储设备的字线控制电路6a的元件上。

字线控制元件9的漏极端连接到字线WL1，WL2或RWL，其源极端连接到接地点，而其上的栅极端由字线初始化信号RESET控制。字线控制元件9的电流驱动能力小于字线驱动器2和冗余字线驱动器3。下面将描述如上面所述构成的这个实施例的半导体存储设备的操作。

当字线初始化信号RESET为L电平时，由字线初始化信号RESET控制的所有字线控制元件9变成非激活状态，并因此，显然能执行与第一实施例相同的操作。

在这个实施例中，在打开电源和启动正常操作期间(能执行数据读或写的状态)，至少有一次使字线初始化信号RESET处于H电平，由此激活字线控制元件9，以保证断点A右边的带有断点的部分字线WL1变成L电平。

从打开电源到正常操作期间，通过字线控制元件9使断点A右边带有断点的部分字线WL1变成L电平。如同在第一实施例中所述的，这允许这部分字线一直稳定地锁定在L电平。这样，断点A右边的部分字线WL1决不会变成浮动状态。

在半导体存储设备(SRAM)内可以产生字线初始化信号RESET。换句话说，它可以是从不是半导体存储设备(SRAM)的任何装置输入的一个信号。

如在第一实施例中所述的，为了可靠地卸放字线上的断点，在远离连接到字线驱动器2和冗余字线驱动器3的相应字线一个末端的最远末端(字线的远侧端或另一端等)，将字线控制电路6b连接到包括冗余字线的所有字线。

在图2所示的半导体存储设备中，在当字线或冗余字线处于L电平时能激活存储单元的配置中，用P型MOS晶体管替代构成字线控制电路6b的字线控制元件8，9，并将该晶体管的源极端连接到VDD，由此，反相了字线初始化信号RESET的极性(在L电平激活字线控制元件9)。不必要说，这能实现相同的效果。

为了便于解释本发明的概念，虽然图2的半导体存储设备包括：小量的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等等，每个元件的数量可以很多(或无数)，当然，不会改变效果。

如上面所述，在本实施例的半导体存储设备中，能够比第一实施例更可靠地运行连接到有断点字线(包括冗余字线)的字线控制电路。

《实施例3》

图3显示按照本发明的第三实施例的半导体存储设备的配置图。

图3所示半导体存储设备包括：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电信号线驱动器4，位线预充电电路5，字线控制电路6c，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，以及位线预充电控制信号线PCGL。字线控制电路6c含有字线控制元件8，9和逻辑电路10。WLCG1到WLCG3，PCG，RESET及RED分别指明字线控制信号，位线预充电控制信号，字线初始化信号，及冗余选择信号。“A”表示字线上的一个断点。

图15是电路图，示出存储单元1的特定配置，而图16视图，示出位线预充电电路5的特定配置。这种配置与传统实例的配置相同，并因此省略相关描述。

字线控制电路6c连接到所有字线WL1，WL2和冗余字线RWL的另一端(与连接到字线驱动器2和冗余字线驱动器3的每条字线等的一个末端的相对末端，即，远侧端)。

这个实施例的半导体存储设备的字线控制电路6c含有这样一种配置，在该配置中，用逻辑电路10(这个实施例中为或非门电路)替代第二实施例中的半导体存储设备的字线控制电路6b中的反相器7，该逻辑电路10由冗余选择信号RED控制。当字线未发生断点时，冗余选择信号设置为H电平(未用冗余字线)，而当字线上发生断点时设置为L电平(使用冗余字线)。下面描述如同上面所述构成的这个实施例半导体存储设备的操作。

在第一或第二个实施例中，不管在冗余字线RWL或字线WL上存在或不存在断点，当字线WL1，WL2和RWL中任一条字线电平变化时，反相器元件7的输出电平也同时随之改变。然而，在所有字线上未发生断点的情况下，可容许字线控制元件8保持非激活状态(断开状态)。这样，到字线控制元件8栅极端的输入要求固定在L电平。

在这个实施例中，由冗余选择信号RED和逻辑电路10控制字线控制元件8。该冗余选择信号RED在字线未发生断点时输出H电平(不使用冗余字线)而在字线上发生断点时输出L电平。逻辑电路10接收来自字线(包括冗余字线)的信号输入。

换句话说，因为在字线未发生断点的情况下冗余选择信号RED输出H电平，逻辑电路10(或非门电路)不管字线的输入，一直输出L电平。因此，所有字线控制元件8变成一直为非激活状态，逻辑电路10的输出到所有字线控制元件8的栅极端。

因为在字线上发生断点情况下，冗余选择信号RED输出L电平，逻辑电路10起着反相器相同的功能，图3所示这个实施例电路执行与图2所示第二实施例电路相同的操作。

如第二实施例中所述的，字线初始化信号RESET可以在半导体存储设备(SRAM)内产生，或可以是从任何其他装置输入的，而不是从半导体存储设备(SRAM)输入的一个信号。类似于第二实施例，该实施例也含有能合并字线初始化信号RESET和字线控制元件9的配置。然而，没有这些元件，该实施例还能获得与第一实施例相同的效果。

如第二实施例所述，为了可靠地卸放字线上的断点，在离连接到字线驱动器2和冗余字线驱动器3的相应字线一端的最远点(字线远侧端)，将字线控制电路6c连接到包括冗余字线的所有字线。

在图3所示半导体存储设备中，在当字线或冗余字线为L电平时能激活存储单元的配置中，字线控制电路6c内的逻辑电路10(或非门电路)变成与非门电路(NAND)，使冗余选择信号RED的极性反相，字线控制元件8，9由P型MOS晶体管替代，并将该晶体管的源极端连接到VDD，由此使字线初始化信号RESET(字线控制元件9在L电平时激活)的极性反相。不用说，这能实现相同的效果。

为了便于解释本发明的概念，虽然图3的半导体装置包括小量的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种部件的数量可以很多(或无数)，当然，不会改变效果。

如上所述，在按照本发明的半导体存储设备中，在字线上未发生断点(未执行冗余卸放)的情况下，通过用冗余选择信号RED控制构成字线控制电路6c的逻辑电路10，中止构成字线控制电路6c的逻辑电路10的操作。这可防止在切换逻辑电路10及产生充电电流或放电电流时穿透电流的流动，导致半导体存储装置更低的功耗。

《实施例4》

图4示出按照本发明的第四实施例半导体存储设备的配置图。

图4所示的半导体存储设备包括：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6d，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，以及位线预充电控制信号线PCGL。字线控制电路6d含有：字线传送元件11，反相器元件7和字线控制元件8，9。

WLCG1到WLCG3，PCG，RESET，RED和/RED分别指明字线控制信号，位线预充电控制信号，字线初始化信号，冗余选择信号和冗余选择反相信号。“A”表示字线上的一个断点。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例相同，并因此省略相关描述。

字线控制电路6d连接到所有字线WL1和WL2和冗余字线RWL的另一端(与连接到字线驱动器2和冗余字线驱动器3的每一条字线等一端的相对一端，即远侧端)。

这个实施例的半导体存储设备的字线控制电路6d含有这样一种配置，在该配置中，由冗余选择信号RED和冗余选择反相信号/RED控制的字线传送元件11(在这个实施例中，是由N型MOS晶体管和P型MOS晶体管构成的传送门电路)，插在图2所示的第二实施例半导体装置的字线控制电路6d和字线(包括冗余字线)之间。

由冗余选择信号RED和冗余选择反相信号/RED控制字线传送元件11。在字线上未发生断点的情况下，字余选择信号RED变成H电平，冗余选择反相信号/RED变成L电平，且字线传送元件11变成阻塞状态。在字线上发生断点的情况下，冗余选择信号RED变为L电平，冗余选择反相信号/RED变为H电平，且字线传送元件11变为导电状态。

下面将描述按上面所述构成的这个实施例的半导体存储设备的操作。

如同第三实施例所述，在第一或第二实施例中，不管冗余字线RWL或字线WL上是否存在断点，当任何一条字线WL1，WL2和RWL上的电平改变时，反相器元件7的输出电平也随之一起改变。然而，在所有字线上未发生断点的情况下，可容许字线控制电路总是维持非激活状态(非运行状态)。

在该实施例中，该电路(图4的字线控制电路6d)配置成：通过将由冗余选择信号RED和冗余选择反相信号/RED控制的字线传送元件11插在字线(包括冗余字线)和字线控制电路6b(图2)之间，免得在未产生冗余卸放的情况下，将字线上的变化传送到下一级的反相器元件7。

在字线未发生断点的情况下，冗余选择信号RED输出H电平，冗余选择反相信号/RED输出L电平，以阻塞字线传送元件11。字线传送元件11不将该信号从字线传送到下一级的反相器元件7。在字线上发生断点的情况下，冗余选择信号RED输出L电平，冗余选择反相信号/RED输出H电路，以使字线传送元件导电。字线传送元件11将该信号从字线实际上传送到反相器元件7。

换句话说，因为在字线上未发生断点的情况下阻塞了字线传送元件11，下一级的反相器元件7变成非激活状态(非运行状态)。因为在字线上发生断点情况下，字线传送元件11处于导电状态，字线控制电路6d执行与图2所示的字线控制电路6b相同的操作，并且图4所示的实施例的电路执行与图2所示第二实施例电路相同的操作。

如同第二实施例所述，字线初始化信号RESET可在半导体存储设备(SRAM)内产生，或可以是从任何其他装置输入的，而不是从半导体存储设备(SRAM)输入的一个信号。类似于第一实施例，该实施例含有这样一种配置，在该配置中，合并字线初始化信号RESET和字线控制元件9。然而，不用这些元件，这个实施例也能获得与第一实施例相同的效果。

如同第二实施例所述，为了可靠卸放字线上的断点，在离连接到字线驱动器2和冗余字线驱动器3的相应字线一端的最远点(字线等的远侧端)，将字线控制电路6d连接到包括冗余字线的所有字线。

在图4所示半导体存储设备中，在字线或冗余字线为L电平时能使存储单元激活的这样一种配置中，用P型MOS晶体和替代构成字线控制电路6d的字线控制元件8，9，并将该晶体管的源极端连接到VDD。由此使字线初始化信号RESET的极性反相(字线控制元件9在L电平激活)。不用说，这可以实现相同效果。

为了便于解释本发明概念，虽然图4的半导体存储设备包括小量的存储单元，字线驱动器，冗余字经驱动器，字线，冗余字线，位线对，字线控制电路等，每个部件的数量可以很多(或无数)，当然，不会改变效果。

如上所述，在按照本实施例的半导体存储设备中，在字线上未发生断点的情况下(未产生冗余卸放)，通过用冗余选择信号RED和冗余选择反相信号/RED控制构成字线控制电路6d的字线传送元件11，以使阻塞构成字线控制电路6d的字线传送元件11，中止反相器元件7的操作。这防止穿透电流在切换反相器元件7时的流动，并防止产生放电电流或充电电流，导致该半导体存储设备更低的功耗。

《实施例5》

图5示出按照本发明的第五实施例的半导体存储设备(SRAM)的配置图。

图5所示的半导体存储设备包括：存储单元1，虚拟存储单元1d，字线驱动器2，冗余字线驱动器3，存储单元阵列12，虚拟存储单元阵列13，字线WL1和WL2，冗余字线RWL，位线对BL1，/BL1和BL2，/BL2，及虚拟位线对DBL1，/DBL1和DBL2，/DBL2(未示出位线预充电电路5等)。

图5中的存储单元1和虚拟存储单元1d的特定电路配置与图15所示的相同。

现在，在半导体存储设备中，为了将存储单元阵列的形状可靠地定型成能更精密地进行处理(P-60～P-61：to process the shape of the memory cell array 12stable as the process becomes more minute)，通常将虚拟存储单元阵列13放置在存储单元阵列12的四周。典型地，虚拟存储单元13含有与存储单元1相同的配置。仅将虚拟存储单元1d放置在存储单元阵列12的周围。因为不同于存储单元1，虚拟存储单元1d，不依赖于电路操作，不用于存储和保持数据。

在这个实施例中，通过修改所有或部分虚拟存储单元1d的电路配置实现字线控制电路6a到6d。在这个实施例中，通过仅修改虚拟存储单元1d的布线层，实现字线控制电路。

图6示出第一实施例半导体存储设备中的虚拟存储单元的特定电路的一个实例。通过使用虚拟存储单元1d实现字线控制电路6a。

图6示出存取晶体管Q2，驱动晶体管Q3，负载晶体管Q5，字线WL，虚拟位线对DBL，/DBL以及电源端VDD。

分别起作一般存储单元中的驱动晶体管和负载晶体管功能的Q4和Q6用作这个实施例存储单元的反相器元件7。一般起作存取晶体管功能的Q1用作字线控制元件8。

构成反相器7的驱动晶体管Q4和负载晶体管Q6的栅极端连接到字线WL，并且反相器元件7的输出连接到用作字线控制元件的存取晶体管Q1的栅极端。用作字线控制元件8的存取晶体管Q1的漏极端连接到接地点，而其上的源极端连接到字线WL。

其他晶体管Q2，Q3和Q5中未用的每个栅极端连接到接地点，以便防止不需要的电流流动。通过使用虚拟存储单元1d可构成字线控制电路6a。

图6所示的配置只是一个实例，不必说，即虚拟存储单元1d的晶体管Q1到Q6的连接途径改变了，可以实现相同的配置。

图7示出第二实施例半导体存储设备中的虚拟存储单元的特定电路图的一个实例。通过使用虚拟存储单元1d实现字线控制电路6b。

图7示出驱动晶体管Q3，负载晶体管Q5，字线WL，虚拟位线对DBL，/DBL和电源端VDD。

分别起作一般存储单元中的驱动晶体管和负载晶体管功能的Q4和Q6用作这个实施例存储单元中的反相器元件7。一般起着存取晶体管功能的Q1用作字线控制元件7。此外，一般起着存取晶体管功能的Q2用作字线控制元件9。

用作反相器7的驱动晶体管Q4和负载晶体管Q6的栅极端连接到字线WL，并将反相器元件7的输出连接到用作字线控制元件的存取晶体管Q1的栅极端。用作字线控制元件8的存取晶体管Q1的漏极端连接到接地点，并且其上的源极端连接到字线WL。字线初始化信号RESET输入到用作字线控制元件9的存取晶体管Q2的栅极端。晶体管Q2的源极端连接到字线WL并将其上的漏极端连接到接地点。

未用的其他晶体管Q3和Q5的每个栅极端连接到接地点，以便防止不需要的电流流动。通过用虚拟存储单元1d构成字线控制电路6b。

图7所示的配置只是一个实例，不用说，即使虚拟存储单元1d中晶体管Q1到Q6的连接途径改变了，还能实现相同的配置。

图8示出第三实施例的半导体存储设备中的虚拟存储单元的特定电路图的一个实例。通过用虚拟存储单元1d实现字线控制电路6c。

图8示出字线WL，虚拟位线对DBL，/DBL和电源端VDD。

起着一般存储单元中的驱动晶体管功能的Q3和Q4和起着一般存储单元中的负载晶体管功能的Q5和Q6都用作这个实施例存储单元中的逻辑电路10(或非门电路)。一般起着存取晶体管功能的Q1用作字线控制元件8，此外，一般起着存取晶体管功能的Q2用作字线控制元件9。

驱动晶体管Q3和Q4及用作逻辑电路10(NOR电路)的负载晶体管Q5和Q6的一个输入端(晶体管Q4和Q6的栅极端)连接到字线WL，而其他输入端(晶体管Q3和Q5的栅极端)连接到冗余选择信号RED。逻辑电路10的输出连接到有作字线控制元件8的存取晶体管Q1的栅极端。

用作字线控制元件8的存取晶体管Q5漏极端连接到接地点，而其上的源极端连接到字线WL。字线初始化信号RESET输入到用作字线控制元件9的存取晶体管Q2的栅极端。存取晶体管Q2源极端连接到字线WL，而其上的漏极端连接到接地点。通过使用虚拟存储单元1d构成字线控制电路6c。

图8所示的配置只是一个实例，不用说，即使虚拟存储单元1d内的晶体管Q1到Q6的连接途径改变了，还可以实现相同的配置。

图9示出第四实施例半导体存储设备中的虚拟存储单元的特定电路图的一个实例。通过使用虚拟存储单元1d实现字线控制电路6d。

图9示出字线WL，虚拟位线对DBL，/DBL和电源端VDD。

分别起着一般存储单元中的驱动晶体管和负载晶体管功能的Q4和Q6用作反相器元件7。一般起着存取晶体管功能的Q1用作字线控制元件8。此外，一般起着存取晶体管功能的Q2用作字线控制元件9。此外，分别一般起着驱动晶体管和负载晶体管功能的Q3和Q5用作字线传送元件11。

冗余选择信号RED输入到用作字线传送元件11的驱动晶体管Q3和负载晶体管Q5的负载晶体管Q5的栅极端(由N型MOS晶体管和P型晶体管构成的传送门电路)，而冗余选择反相信号/RED输入到驱动晶体管Q3的栅极端。

字线传送元件11的一端(输入端)连接到字线WL。字线传送元件11的另一端(输出端)连接到字线控制元件8，9的漏极端，并连接到用作反相器元件7的驱动晶体管Q4和负载晶体管Q6的栅极端。

反相器元件7的输出端是用作字线控制元件的Q1的栅极端。

用作字线控制元件8的存取晶体管Q1的漏极端连接到接地点，而其上的源极端连接到字线传送元件11的另一端。字线初始化信号RESET输入到用作字线控制元件9的存取晶体管Q2的栅极端。存取晶体管Q2的源极端连接到字线传送元件11的输出端，而其上的漏极端连接到接地点。通过使用虚拟存储单元1d可构成字线控制电路6d。

图9所示配置只是一个实例，不用说，即使虚拟存储单元1d的晶体管Q1到Q6的连接途径改变了，还可以实现相同的配置。

如同第一到第四实施例中所述，为了可靠地卸放字线上的断点，希望使用位于离连接到字线驱动器2和冗余字线驱动器3的相应字线一端的最远点(字线等远侧端)的虚拟存储单元1d。

较佳地，通过仅改变布线层，不修改半导体衬底的外形，用虚拟存储单元1d构成字线控制电路6a到6d。即使通过使用构成虚拟存储单元1d的任何晶体管Q1到Q6构成字线控制电路，不会损坏存储单元阵列12的处理外形。

通过利用构成图5虚拟存储单元1d的晶体管构成第一到第四实施例的字线控制电路6a到6d。能够压制半导体存储设备的布线面积的增加。

《实施例6》

图10示出按照本发明的第六实施例的半导体存储设备(SRAM)的配置图。

图10所示半导体存储设备含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6a，字线WL1和WL2，冗余字线RWL，位线对BL1到BL4和/BL1到/BL4，以及位线预充电控制信号线PCGL。字线控制电路6a含有反相器元件7和字线控制元件8。WLCG1到WLCG3和PCB分别指明字线控制信号和位线预充电控制信号。“A”和“B”表示同一条字线上的多个断点。

图15是线路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例的配置相同，并因此省略相关描述。

这个实施例的半导体存储设备含有与第一实施例类似的配置。虽然在第一实施例中，仅在离连接到字线驱动器2或冗余字线驱动器3的相应字线一端的最远一点(远侧端)，将字线控制电路6a连接到字线，在这个实施例中，在不是相应字线两端的任意点上，字线控制电路6a也可连接到字线(不是连接到字线驱动器和冗余字线驱动器的相应字线的一端和另一端的任何一点)。每个字线控制电路操作与第一实施例相同。

下面描述按上面所述构成的这个实施例的半导体存储设备的操作。

虽然第一实施例的配置能够寻址(address)同一字线上仅发生一个断点(图1中的A)的情况，它不能寻址如图10所示的同一字线上发生多个断点(A和B)的情况。即，在图10中，假定字线控制电路6a未连接到位于任意点，而不在字线两端的有断点字线，断点A和B之间的字线变为浮动状态。因为那原因，会引起下列问题：在存储单元的数据之间产生冲突，因此损坏连接到正常字线的存储单元1内的数据，并在位线对预充电期间，穿透电流在存储单元和位线预充电电路之间流动。

在这个实施例中，如图10所示，通过将字线控制电路6a连接到包括冗余字线的所有字线的远侧端(与连接到字线驱动器2和冗余字线驱动器3等的每条字线一端相对的一端)，并连接到不是所有字线两端的任意点上，能够解决上述问题。

如图10所示，这个实施例的半导体存储设备具有能执行同一字线上发生两个或多个断点情况的冗余卸放操作的配置。通过将字线控制电路6a连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端的多个点，当同一条字线上发生两个断点或即使当同一条字线上发生三个或更多个断点时，能以更高的概率执行冗余卸放操作。

在图10所示半导体存储设备中，在当字线或冗余字线为L电平时能激活存储单元的配置中，用P型MOS晶体管替代字线控制电路6a的字线控制元件8，并将该晶体管的源极端连接到VDD。不用说，这能实现相同的效果。

为了便于解释本发明的概念，虽然图10的半导体存储设备包括小量的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种元件数量可以很多(或无数)，当然不会改变效果。

如上所述，在按照本发明的半导体存储设备中，通过将字线控制电路连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端的一个或多个点，可以防止下列问题：连接到具有多个断点的一条字线的存储单元数据和连接到正常字线的存储单元数据之间会通过位线对发生冲突，在位线对预充电期间，穿透电流会在连接到具有多个断点的一条字线的存储单元和位线预充电电路之间流动。此外，有可能改善可靠地执行冗余卸放半导体存储设备的字线上断点的概率。此外，与传统实例相比，因为这个实施例的半导体存储设备这样一种配置，在该配置中，激活字线时含有断点的字线决不会变为激动状态，能更可靠地进行冗余卸放。而且，因为字线控制电路构成能由字线本身进行控制，不需要构成考虑字线和其他信号的定时操作的所需电路，导致更低的功耗。此外，通过使用含有反相窄带效应的MOS晶体管作为字线控制元件，连接到有断点字线的字线控制电路能在启动等时可靠地运行。

通过将这个实施例的发明与第五实施例的发明组合在一起，并通过使用构成虚拟存储单元1d的晶体管(图15中的Q1到Q6晶体管)构成字线控制电路6a，能压制半导体存储设备的布线面积的增加。

《实施例7》

图11示出按照本发明第7实施例的半导体存储设备(SRAM)的配置图。

图11所示半导体存储设备含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6b，字线WL1和WL2，冗余字线RWL，位线对BL1到BL4和/BL1到BL4，以及位线预充电控制信号线PCGL。字线控制电路6b含有反相器元件7和字线控制元件8，9。

WLCG1到WLCG3，PCG和RESET分别指明字线控制信号，位线预充电控制信号和字线初始化信号。“A”和“B”表示同一条字线上的多个断点。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例相同，并因此省略相关描述。

这个实施例的半导体存储设备含有这样一种配置，在该配置中，用字线控制电路6b(第二实施例)替代图10所示第六实施例的半导体存储设备的字线控制电路6a。虽然在第二实施例中，仅在离连接到字线驱动器2或冗余字线驱动器3的相应字线一端的最远点(远侧端)，将字线控制电路6b连接到字线，在这个实施例中，在不是离连接到字线驱动器2或冗余字线驱动器3的相应一条字线一端的最远点的任何点(不是字线两端点的任何点)上，将字线控制电路6b连接到字线。每个字线控制电路6b的操作与第二实施例相同。

下面描述按上面所述构成的这个实施例的半导体存储设备的操作。

当字线初始化信号RESET为L电平时，由字线初始化信号RESET控制的所有字线控制元件9变成非激活状态，并因此，显然能执行与第一或第六实施例相同的操作。

在这个实施例中，在打开电源和启动正常操作间的期间内，至少一次迫使字线初始化信号RESET变成H电平(在该状态能进行数据读或写操作)，由此激活字线控制元件9。

在打开电源到正常运行期间，通过字线控制元件9，确使断点A和B之间带有多个断点的以及在断点B右边的部分字线WL1变为L电平。一旦断点A和B之间以及断点B右边的部分字线WL1变为L电平，这些部分字线始终稳定地锁在L电平。这样，断点A和B之间以及断点B右边的部分字线WL1决不会变为浮动状态。字线初始化信号RESET可在半导体存储设备(SRAM)内产生。作为选择，它可以是从任何其他设备输入的，而不是从半导体存储设备(SRAM)的输入的一个信号。

如图11所示，这个实施例的半导体存储设备具有这样一种配置：能在同一字线发生两个断点情况下执行冗余卸放操作。通过将字线控制电路6b连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端的多个点上，当同一字线上发生两个断点或即使在同一条字线上发生三个或更多个断点时能够高概率地进行冗余卸放操作。

在图11所示半导体存储设备中，在当字线或冗余字线为L电平时能激活存储单元的配置中，用P型MOS晶体管替代字线控制元件8，9，并将该晶体管的源极连接到VDD，由此，将字线初始化信号RESET的极性反相(在L电平激活字线控制元件9)。不用说，这能实现相同的效果。

为了便于描述本发明的概念，虽然图11的半导体存储设备包括小量的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种部件的数量可以很多(或无数)，当然不会改变效果。

如上面所述，在这个实施例的半导体存储设备中，连接到有断点字线的字线控制电路(包括冗余字线)能比第六实施例更可靠地运行。

通过将这个实施例的本发明与第五实施例组合在一起，并通过使用构成虚拟存储单元1d的晶体管(图15中的Q1到Q6晶体管)构成字线控制电路6b，可以压制半导体存储设备布线面积的增加。

《实施例8》

图12示出按照本发明第八实施例的半导体存储设备的配置图。

图12所示的半导体存储设备含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6c，字线WL1和WL2，冗余字线RWL，位线对BL1到BL4和/BL1到/BL4，以及位线预充电控制信号线PCGL。字线控制电路6c含有字线控制元件8，9和电路10。

WLCG1到WLCG3，PCG，RESET和RED分别指明字线控制信号，位线预充电控制信号，字线初台化信号和冗余选择信号。“A”和“B”表示同一字线的多个断点。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例相同，并因此省略了相关描述。

这个实施例的半导体存储设备含有这样的配置，在该配置中，用字线控制电路6c(第三实施例)替代图10所示第六实施例的半导体存储设备的字线控制电路6a。虽然在第三实施例中，仅在离连接到字线驱动器2或冗余字线驱动器3的相应字线一端的最远点上(远侧端)，将字线控制电路6c连接到字线，在这个实施例中，在任何其他点上而不是离连接到字线驱动器或冗余字线驱动器的相应字线一端的最远点(远侧端)上，将字线控制电路6c连接到字线(字线上的任何点而不是两个端点上)。每个字线控制电路6c的操作与第三实施例相同。

下面描述按上面所述构成的这个实施例的半导体存储设备的操作。

在第六或第七实施例中，不管在冗余字线RWL或字线WL上是否存在断点，当字线WL1，WL2和RWL任意一条字线上的电平改变时，反相器元件7的输出电平也同时随之改变。然而，在所有字线上未发生断点的情况下，可容许字线控制元件8始终维持非激活状态(阻塞状态)。这样，对字线控制元件8的栅极端的输入需要固定在L电平。

在这个实施例中，由冗余选择信号RED和逻辑电路10控制字线控制元件8。冗余选择信号RED在字线上未发生断点时，输出H电平(不使用冗余字线)，并在字线上发生断点时，输出L电平。逻辑电路10接收来自字线(包括冗余字线)的信号输入。

换句话说，因为在字线上未发生断点情况下，冗余选择信号RED输出H电平，不管字线的输入，逻辑电路10(NOR电路)始终输出L电平。逻辑电路10的输出输入到所有字线控制元件8的栅极端，因此，所有字线控制元件8变成始终为非激活状态。

因为在字线上发生断点的情况下，冗余选择信号RED输出L电平，逻辑电路10扮演着与反相器相同的功能，并且图12所示的这个实施例电路执行与图11所示的第七实施例电路相同的操作。

如同第二或第七实施例中所描述，字线初始化信号RESET可以在半导体存储设备(SRAM)内产生，或可以是从任何其他装置输入的，而不是从半导体存储设备(SRAM)输入的一个信号。这个实施例具有这样的配置，在该配置中，可以将在第二和第七实施例描述的字线初始信号RESET和字线控制元件9合并在一起。然而，不用这些元件，这个实施例可以获得与第一和第六

实施例相同的效果。

如图12所示，这个实施例的半导体存储设备具有这样的配置，在同一条字线上发生两个或多个断点的情况下，能执行冗余卸放操作。通过将字线控制电路6c连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端点的其他多点上，当同一条字线发生两个断点或即使当同一条字线发生三个或更多个断点时，能高概率地执行冗余卸放操作。

在图12所示半导体存储设备中，在当字线或冗余字线为L电平时能激活存储单元的配置中，用NAND(与非门)电路替代字线控制电路6c中的逻辑电路10(NOR电路)，使冗余选择信号RED的极性反相，用P型MOS晶体管替代字线控制元件8，9，并将该晶体管的源极端连接到VDD，由此使字线初始化信号RESET的极性(字线控制元件9在L电平时激活)反相。不用说，这可以实现相同的效果。

为便于解释本发明的概念，虽然图12的半导体存储设备含有：小量存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种部件的数量可以很大(或无数)，当然不会改变效果。

如上所述，在按照本实施例的半导体存储设备中，在字线上未发生断点的情况下(未产生冗余卸放)，通过用冗余选择信号RED控制构成字线控制电路6c的逻辑电路10，中止构成字线控制电路6c的逻辑电路10的操作。这防止在逻辑电路10切换时有穿透电流流动，或防止产生充电或放电电流，导致半导体存储设备更低的功耗。

通过将这个实施例的发明与和五实施例的发明组合在一起，并通过利用构成虚拟存储单元1d的晶体管(图15中的Q1到Q6晶体管)构成字线控制电路6c，能够压制半导体存储设备的布线面积的增加。

《实施例9》

图13示出按照本发明第九实施例的半导体存储设备(SRAM)的配置图。

图13所示的半导体存储设备中含有：存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制电路6d，字线WL1和WL2，冗余字线RWL，位线对BL1到BL4和/BL1到/BL4，以及位线预充电控制信号线PCGL。字线控制电路6d含有：反相器元件7，字线控制元件8，9和字线传送元件11。

WLCG1到WLCG3，PCG，RESET，RED和/RED分别指明字线控制信号，位线预充电控制信号，字线初始化信号，冗余选择信号和冗余选择反相信号。“A”和“B”表示同一字线内的多个断点。

图15是电路图，示出存储单元1的特定配置，而图16是视图，示出位线预充电电路5的特定配置。该配置与传统实例相同，并因此省略了相关描述。

这个实施例的半导体存储设备含有这样的配置，在该配置中，用字线控制电路6d(第四实施例)替代图10所示第六实施例的半导体存储设备的字线控制电路6a。虽然在第四实施例中，仅在连接到字线驱动器2或冗余字线驱动器3的相应字线一端的最远点(远侧端)，将字线控制电路6d连接到字线，在这个实施例中，在任何其他点上，而不是离连接到字线驱动器或冗余字线驱动器的相应字线一端的最远点(远侧端)上，将字线控制电路6d连接到字线(字线上的任何点而不是两个端点上)。每个字线控制电路6d的操作与第四实施例相同。

下面描述按上面所述构成的这个实施例的半导体存储设备的操作。

如同第八实施例所述的，在第六或第七实施例中，不管在冗余字线RWL或字线WL上是否存在断点，当字线WL1，WL2和RWL中任意一条上的电平改变时，反相器元件7的输出电平也同时随之改变。然而，在所有字线上未发生断点的情况下，可容许字线控制元件8始终维持非激活状态(阻塞状态)。

这样，在这个实施例中，将该电路(图13中的字线控制电路6d)配置成：在未发生冗余卸放的情况下，通过将由冗余选择信号RED和冗余选择反相信号/RED(在这个实施例中，是由N型MOS晶体管和P型MOS晶体管构成的传送门)控制的字线传送元件11插入字线(包括冗余字线)和字线控制电路6b(图11)之间，以使不能将字线上的变化传送到下一级的反相器元件7。

当字线上未发生断点时，冗余选择信号RED输出H电平，而冗余选择反相信号/RED输出L电平，以阻塞字线传送元件11。字线传送元件11不将来自字线的信号传送给下一级的反相器元件7。在字线上发生断点情况下，冗余选择信号RED输出L电平，而冗余选择反相信号/RED输出H电平，以使字线传送元件11导电。字线传送元件11将来自字线的信号实际上传送给下一级的反相器元件7。

换句话说，因为在字线上未发生断点情况下，阻塞了字线传送元件11，下一级的反相器元件7变成非激活状态(非操作状态)。因为在字线上发生断点的情况下，字线传送元件11为导电状态，字线控制电路6d执行与图11所示字线控制电路6b相同的操作，而图13所示的这个实施例的电路执行与图11所示第七实施例电路相同的操作。

如第二或第七实施例中所述的，字线初始化信号RESET可以在半导体存储设备内产生，或可以是从任何其他装置输入的，而不是从半导体存储设备(SRAM)输入的一个信号。这个实施例含有这样的配置，在该配置中，可以合并第二和第七实施例中描述的字线初始化信号RESET和字线控制元件9。然而不用这些元件，这个实施例可以获得与第一和第六实施例相同的效果。

如图13所示，这个实施例的半导体存储设备具有这样的配置，在同一字线上发生两个断点的情况下，能执行冗余卸放操作。通过将字线控制电路6d连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端点的其他多点上，当同一条字线发生两个断点或即使在同一条字线发生三个或更多个断点时，能高概率地执行冗余卸放操作。

在图13所示半导体存储设备中，在当字线或冗余字线为L电平时能激活存储单元的配置中，用P型MOS晶体管替代构成字线控制电路6d的字线控制元件8，9，并将该晶体管的源极端连接到VDD，由此使字线初始化信号RESET的极性(字线控制元件9在L电平时激活)反相。不用说，这可以实现相同的效果。

为便于解释本发明的概念，虽然图13的半导体存储设备含有：小量存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制电路等，每种部件的数量可以很大(或无数)，当然不会改变效果。

如上所述，在按照本实施例的半导体存储设备中，在字线上未发生断点的情况下(未进行冗余卸放)，通过用冗余选择信号RED和冗余选择反相信号/RED控制构成字线控制电路6d的字线传送元件11，中止构成字线控制电路6d的字线传送元件11的操作。结果，中止了下一级反相器元件11的操作，并防止在反相器元件7切换时有穿透电流流动，或防止产生充电或放电电流，导致半导体存储设备更低的功耗。

通过将这个实施例的发明与和第五实施例的发明组合在一起，并通过利用构成虚拟存储单元1d的晶体管(图15中的Q1到Q6晶体管)构成字线控制电路6d，能够压制半导体存储设备的布线面积的增加。

如上所述，在按照本实施例的半导体存储设备中，通过将由字线本身控制的字线控制电路连接到包括冗余字线的所有字线的远侧端，能防止下列问题：经过位线对在连接到带有多个断点的字线的存储单元数据和连接到正常字线的存储单元数据之间发生冲突，并在位线对在预充电期间，穿透电流在连接到带有多个断点的字线的存储单元和位线预充电电路之间流动。此外，有可能改善可靠地进行冗余卸放半导体存储设备字线上断点的概率(probability)。此外，与传统实例相比，因为该实施例的半导体存储设备具有这样一种配置，在该配置中，当字线激活时，带有断点的字线决不能变成浮动状态，能更可靠地进行冗余卸放。而且，因为字线控制电路构成能由字线本身控制，就不需要构成考虑字线和其他信号的定时操作所需的电路。

此外，在本实施例的半导体存储设备中，通过将由字线本身控制的字线控制电路连接到包括冗余字线的所有字线的远侧端，并连接到不是字线两端点的一个或多个点上，能以较高概率地防止带有多个断点的一条字线变成浮动状态。

此外，通过将具有反相窄带效应的MOS晶体管用作字线控制元件，在启动等时，连接到有断点字线的字线控制电路能可靠地运行。

此外，通过将由字线初始化信号控制的字线控制元件添加到字线控制电路，在启动等时，连接到有断点字线的字线控制电路能可靠地运行。

此外，通过构成由字线控制电路中的冗余选择信号控制的逻辑电路，在字线上没有断点的情况下能够中止字线控制电路的操作，导致半导体存储设备更低的功耗。

此外，通过构成由字线控制电路中的冗余选择信号控制的字线传送元件，在字线上没有断点的情况下能够中止字线控制电路的操作，导致半导体存储设备更低的功耗。

此外，通过用虚拟存储单元构成字线控制电路，能够压制半导体存储设备的布线面积的增加。

虽然相当详细地描述了本发明的较佳实施例，应当理解：在这儿要权利要求所述范畴和精神内，可以按与这特定描述不同的方式实现本发明，可以在排列和细节上修改本发明，并没有背离本发明范畴和精神。

Claims (9)

1、一种半导体存储设备，其特征在于，包括：

大量的字线，含有一条或多条冗余字线；

大量的位线对；

大量的存储单元，连接到所述字线和所述位线对；

大量的字线驱动器，每个驱动器连接到每条所述字线的一个端点，并由大量的字线控制信号控制；及

大量的第一字线控制电路，分别位于所述字线的所述另一端点，每个所述第一字线控制电路接收所述字线中相应一条的信号电平，其中

在所述相应字线的所述电平为第一种电平情况下，每个所述第一字线控制电路切换成导电状态，并将所述第一电平的信号输出到所述相应字线，在所述第一种电平，连接到所述相应字线的所述存储单元中相应的存储单元变成高阻状态，及

在所述相应字线的所述信号电平为第二种电平的情况下，每个所述第一字线控制电路切换成非导电状态，在所述第二种电平，所述相应存储单元变成能执行数据输入/输出的一种状态。

2、按照权利要求1所述半导体存储设备，其特征在于，进一步包括大量的第二字线控制电路，分别位于非所述字线两端的其他点上，每个所述第二字线控制电路接收所述字线中相应一条的信号电平，其中

在所述相应字线的所述信号电平为第一种电平的情况下，每个所述第二字线控制电路切换成导电状态，并将所述第一种电平的信号输出到所述相应字线，在所述第二种电平，连接到所述相应字线的所述存储单元中相应存储单元变成高阻状态，及

在所述相应字线的所述信号电平为第二种电平的情况下，每个所述多个第二字线控制电路切换成非导电状态，在所述第二种电平，所述相应存储单元变成能执行数据输入/输出的一种状态。

3、按照权利要求1所述的半导体存储设备，其特征在于，每个所述第一字线控制电路包括：

反相器元件，接收所述字线的所述信号电平的输入；及

第一字线控制元件，连接到所述相应字线，所述第一字线控制元件接收所述反相器元件的输出信号。

4、按照权利要求3所述半导体存储设备，其特征在于，每个所述第一字线控制电路进一步包括第二字线控制元件：

当输入在初始化时输入的字线初始化信号时，切换到导电状态，并将信号的所述第一种电平输出到所述相应字线，及

当没有输入所述字线初始化信号时，切换到非导电状态。

5、按照权利要求3所述半导体存储设备，其特征在于，每个所述第一字线控制元件是由具有反相窄带效应的MOS晶体管构成。

6、按照权利要求1所述半导体存储设备，其特征在于，每个所述多个第一字线控制电路包括：

逻辑电路，接收表示字余卸放是否进行的冗余选择信号输入和所述相应字线的所述信号电平；及

第一字线控制元件，耦合到所述相应字线，接收所述逻辑电路的输出信号，其中

在所述冗余选择信号表示执行冗余卸放以及所述相应字线的所述信号电平是所述第一种电平的情况下，所述第一字线控制元件切换成导电状态，并将所述第一电平的信号输出所述相应字线，及

在所述冗余选择信号表示没有执行冗余卸放或所述相应字线的所述信号电平是所述第二种电平的情况下，所述第一字线控制元件切换成非导电状态。

7、按照权利要求1所述半导体存储设备，其特征在于，每个所述第一字线控制电路包括字线传送元件，由表示是否执行冗余卸放的冗余选择信号控制，位于所述相应字线和一个输入/输出端之间，所述输入/输出端用于接收所述相应字线的所述信号电平，并将一个输出信号输出到所述相应字线，其中

在所述冗余选择信号表示执行冗余卸放的情况下，所述字线传送元件切换成导电状态，并将所述输入/输出端连接到所述相应字线，及

在所述冗余选择信号表示没有执行冗余卸放的情况下，所述字线传送元件断开所述输入/输出端与所述相应字线的连接。

8、按照权利要求1所述半导体存储设备，其特征在于，采用位于构成所述大量存储单元的存储单元阵列周围的虚拟存储单元元件构成所述大量的第一字线控制电路。

9、按照权利要求3所述半导体存储设备，其特征在于，所述第一字线控制元件的电流驱动能力小于相应的所述字线驱动器的电流驱动能力。

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