CN1518115A - 半导体器件 - Google Patents

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Abstract

本发明的课题是在半导体基板上形成的半导体器件，提供了可以有效利用半导体基板的特长的半导体器件。在使支撑基板1的晶向<110>与SOI层3的晶向<100>一致而形成的SOI衬底上形成P沟道MOS晶体管。然后，借助于设置开口部HL1去除掉其下部的支撑基板，对沟道形成区施加应变。借助于去除掉支撑基板1的一部分，对该部分的上层氧化膜层2和SOI层3施加应变应力。因此，可以对包含MOS晶体管的沟道形成区的SOI层3施加应变，能够提高沟道内的载流子的迁移率。

Description

半导体器件
技术领域
本发明涉及在半导体基板上形成的半导体器件。
背景技术
作为现有的半导体器件之一例，有在SOI(绝缘体上的硅或绝缘体上的半导体)衬底上形成的P沟道MOS(金属-氧化物-半导体)晶体管。
在SOI衬底中，依次层叠了硅基板等支撑基板、氧化膜层和SOI层。另外，P沟道MOS晶体管具有栅电极、栅绝缘膜和P型源/漏有源层。
在SOI衬底上形成P沟道MOS晶体管的场合，在SOI层的表面上形成栅电极和栅绝缘膜的叠层结构，在夹着SOI层内的栅电极的下方区域的位置处形成源/漏有源层。
现有的半导体器件一般被配置成使MOS晶体管的源/漏间的沟道方向与半导体晶片的晶向<110>平行。
但是，通过将沟道方向配置成不与晶向<110>平行，而与晶向<100>平行，可以改变晶体管的特性。具体地说，已知借助于将沟道方向配置成与晶向<100>平行，P沟道MOS晶体管的电流驱动能力提高约15％，另外，还减小了短沟道效应(参照后面将要述及的专利文献1)。
电流驱动能力提高的理由是由于空穴在晶向<100>的迁移率比在晶向<110>的高，短沟道效应减小的理由可以认为是由于硼在晶向<100>的扩散系数的值比在晶向<110>的小。
因此，在SOI衬底上形成P沟道MOS晶体管的场合，其沟道方向最好也配置成与SOI层的晶向<100>平行。为此，例如可采用以使支撑基板的晶向<110>与表面侧的SOI层的晶向<100>相一致的方式形成的SOI衬底，并且在其表面上形成P沟道MOS晶体管等器件。
在(100)晶片的场合，晶面{110}为解理面。因此，若使SOI层用晶片的晶向<100>与支撑基板的晶片的晶向<110>一致地进行贴合，则在试验研究的解理时，可以沿占据了晶片厚度的大部分的支撑基板的晶片的解理面分割整个晶片。这样一来，具有可以既在支撑基板上露出晶向<110>的截面，又在SOI层上露出晶向<100>的截面的优点。
这种使SOI层的晶向<100>与支撑基板1的晶向<110>一致的技术例如在专利文献1或专利文献2中有记述。
另外，作为与本申请的发明相关的以前的技术文献信息有非专利文献1～3。
使支撑基板的晶向<110>与SOI层的晶向<100>一致地形成的SOI衬底虽然由于电流驱动能力提高等原因适合于P沟道MOS晶体管的形成，但在提高P沟道MOS晶体管的电流驱动能力方面还有改善的余地。
专利文献1
特开2002-134374号公报
专利文献2
特开平7-335511号公报
非专利文献1
Y.Hirano等人，「Bulk-Layout-Compatible 0.18μm SOI-CMOS Tech nologyUsing Body-Fixed Partial Trench Isolation(PTI)」，(美国)，IEEE 1999 SOIconf.，p.131-132
非专利文献2
S.Maeda等人，「Suppression of Delay Time Instability on Freq uencyusing Field Shield Isolation Technology for Deep Sub-Mi cron SOI Circuits」，(美国)，IEDM，1996，p.129～132
非专利文献3
L.-J.Huang等人，「Carrier Mobility Enhancement in Strained Si-On-Insulator Fabricated by Wafer Bonding」，(美国)，2001 Symposium onVLSI Technology，p.57-58
发明内容
因此，本发明的课题在于：提供能够提高在半导体基板上形成的MOS晶体管的电流驱动能力的半导体器件。
第1方面所述的发明是具备：依次层叠了支撑基板、氧化膜层和SOI(绝缘体上的半导体)层的SOI衬底；以及包含在上述SOI层上形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极、在上述SOI层内在与上述栅电极邻接的位置处形成的源/漏有源层的MIS(金属-绝缘体-半导体)晶体管，去除了上述支撑基板中的至少位于上述MIS晶体管的下方的部分的半导体器件。
附图说明
图1是示出实施例1的半导体器件的俯视图。
图2是示出实施例1的半导体器件的剖面图。
图3是示出实施例1的半导体器件的变例的俯视图。
图4是示出实施例1的半导体器件的变例的剖面图。
图5是示出实施例1的半导体器件的变例的制造方法的俯视图。
图6是示出实施例1的半导体器件的变例的制造方法的剖面图。
图7是示出实施例1的半导体器件的变例的制造方法的俯视图。
图8是示出实施例1的半导体器件的变例的制造方法的剖面图。
图9是示出实施例1的半导体器件的变例的俯视图。
图10是示出实施例2的半导体器件的剖面图。
图11是示出实施例3的半导体器件的剖面图。
图12是示出实施例4的半导体器件的剖面图。
图13是示出实施例4的半导体器件的剖面图。
图14是示出实施例4的半导体器件的剖面图。
具体实施方式
实施例1
在本实施例中，在使支撑基板的晶向<110>与SOI层的晶向<100>一致而形成的SOI衬底上形成P沟道MOS晶体管，借助于在除掉其下部的支撑基板，对沟道形成区施加应变。
在图1和图2中示出了本实施例的半导体器件。另外，图2是示出图1中的剖开线II-II的剖面的图。
该半导体器件是P沟道MOS晶体管，它在依次层叠了硅基板等支撑基板1、氧化膜层2和硅层等SOI层3的SOI衬底的表面上形成。另外，该P沟道MOS晶体管具备栅电极12、栅绝缘膜11和P型源/漏有源层5。
栅电极12和栅绝缘膜11的叠层结构在SOI层3的表面上形成，P型源/漏有源层5在SOI层3内从平面上看在与栅电极12邻接的位置处形成。另外，源/漏有源层5的外边沿由部分隔离型的元件隔离区4规定。
侧壁绝缘膜13在栅电极12和栅绝缘膜11的侧面形成，硅化物区12b、5a分别在栅电极12和源/漏有源层5的表面形成。另外，为了缩短栅的长度，将栅电极12中的从平面上看与源/漏有源层5邻接的部分形成得较细，而将用于与接触栓(未图示)连接的引出部分12a形成得较宽。另外，SOI层3中栅电极12下方的部分为浓度较低(N-)的N型体层3a。
如图1和图2所示，在该半导体器件中，去除掉支撑基板1中位于MOS晶体管下方的部分，形成开口部HL1。
这样，按照本实施例，去除掉SOI衬底的支撑基板1中位于P沟道MOS晶体管下方的部分，形成开口部。借助于去除掉支撑基板1的一部分形成开口部，对该部分的上层氧化膜层2和SOI层3施加了应变应力。因此，可以对包含MOS晶体管的沟道形成区的SOI层3施加应变，能够提高沟道内的载流子的迁移率。
另外，下面对在对SOI层3施加应变时提高沟道内的载流子的迁移率进行说明。
存在将SOI层中的表面侧(沟道形成区)作为晶格常数比通常的硅大的硅应变沟道层，将SOI层的其余部分(沟道形成区的邻接区)作为晶格常数比硅大的硅锗层的结构的MOS晶体管(参照非专利文献3)。这就是所谓的应变沟道结构的MOS晶体管。
在晶格常数也比硅大的邻接区外延生长的表面侧的硅层的晶格常数的值受邻接区的晶格配置的影响，变得大致等于邻接区的晶格常数的值，具有比通常的硅大的晶格常数。因此，表面侧的硅层处于承受拉伸应力(strain stress)的状态。这样一来，发现沟道内的载流子的迁移率上升，能够得到提高了特性的MOS晶体管。
在本实施例的场合，通过去除掉支撑基板1的一部分形成开口部，对该部分的上层氧化膜层2和SOI层3施加应变应力。由此，当然可以得到与上述的应变沟道结构的MOS晶体管相同的效果。
另外，在本实施例的SOI衬底中，支撑基板1与SOI层3的晶向相互偏离。由此，能够使支撑基板1的解理面与SOI层3的解理面不同，能够使SOI衬底难以割裂。
另外，由于晶体管的特性随应力发生变化，所以应力控制很重要。特别是在本实施例中，通过去除掉支撑基板1的一部分形成开口部，对该部分的上层氧化膜层2和SOI层3施加应变应力，所以需要更高精度的应力控制。借助于使用本SOI衬底，除可以提高P沟道MOS晶体管中的电流驱动能力外，还可以减小在各制造工序中产生的不确定的应力，提高对应力的控制。
另外，图1和图2的结构能够容易地形成。例如，在支撑基板1的相对的表面中的距氧化膜层2远的表面上形成光致抗蚀剂，对其构制图形，形成开口部HL1的刻蚀用掩模。然后，进行刻蚀，除掉光致抗蚀剂，得到图1和图2的结构。
另外，图3和图4是图1和图2的结构的变例。图4是示出图3中的剖开线IV-IV的剖面的图。在该变例中，在P沟道MOS晶体管的源/漏有源层5的正下方的支撑基板1上设置了与源/漏有源层5的尺寸大致相同的从平面上看为长方形的开口部HL2。另外，向开口部HL2露出、并围绕在其四周的支撑基板1的端面全部是(111)面。
由于(111)面是与晶向<110>平行的面，所以若进行使(111)面露出的刻蚀，可以在支撑基板1上设置具有与支撑基板1的晶向<110>平行的边的开口部。因此，能够将支撑基板1的去除部分从平面上看形成为长方形，能够根据MOS晶体管的尺寸将要去除部分的尺寸固定在必要的最小限度。
使(111)面露出的刻蚀例如也可以以如下的方法进行。
如图5和图6所示，首先，在支撑基板1的相对的表面中距氧化膜层2远的表面上，在MOS晶体管正下方的位置形成光致抗蚀剂RM2，在光致抗蚀剂RM2上设置开口面积比开口部HL2小的开口OP1。另外，图6是示出图5中的剖线VI-VI的剖面的图。
接着，用氢氧化钾溶液等强碱性溶液进行湿法刻蚀。这样，如图7和图8所示，在支撑基板1上形成了由作为(111)面的支撑基板1的端面规定的开口部HL2。由于氢氧化钾溶液几乎不刻蚀氧化硅膜，所以氧化膜层2成了刻蚀终止层。另外，图8是示出图7中的剖开线VIII-VIII的剖面的图。
其后，去除掉光致抗蚀剂RM2，可得到图3和图4所示的结构。
另外，除氢氧化钾溶液外，也可以用氢氧化钠、氢氧化四甲铵(Tetramethyl Ammonium Hydroxide)等强碱性溶液。
图9是示出在相邻的2个MOS晶体管之间共有源/漏有源层5而形成多个MOS晶体管的情形的图。这时，也可以在支撑基板1是表面上形成开口部HL2。开口部HL2也可以以覆盖共有和非共有的任何一种的源/漏有源层5的全部的形式形成。
实施例2
本实施例是实施例1的半导体器件的变例，是完全去除掉支撑基板1，而代之以在形成于MOS晶体管上的层间绝缘膜上贴合了另外的支撑基板的半导体器件。
在图10中示出了本实施例的半导体器件。在该半导体器件中，支撑基板1完全被除掉。因此，氧化膜层2成了半导体器件的底面。然后，再形成覆盖住形成于SOI层3上的MOS晶体管的第1至第3层间绝缘膜IL1～IL3。
另外，在第2层间绝缘膜IL2内形成了第2层布线LN1，在第3层间绝缘膜IL3内形成了第3层布线LN2。还有，第2层布线LN1利用接触栓PG1与源/漏有源层5连接，第3层布线LN2经接触栓PG2与第2层布线LN1连接。
在该半导体器件中，在最上层的第3层间绝缘膜IL3的表面上贴合了新的另外的支撑基板100。关于该支撑基板100，也可以使其晶向<110>与SOI层3的晶向<100>一致地进行贴合。另外，对另外的支撑基板100可以采用硅基板，但不必限于此，只要是具有支撑作用的基板，例如玻璃基板、塑料基板等半导体以外的基板都可以采用。
在本实施例的场合，支撑基板1只承担制造工序中的支撑功能，在新的另外的支撑基板100被贴合后它将通过刻蚀或CMP(化学机械抛光)等被去除掉。
在本实施例中，由于完全去除掉支撑基板1，所以对在MOS晶体管及其附近产生的热的散热性能良好。此外，由于具备另外的支撑基板100，所以也不存在强度方面的问题。
实施例3
本实施例也是实施例1的半导体器件的变例，是以覆盖包含向开口部HL1或HL2露出的端面的支撑基板1的表面的方式形成金属膜的半导体器件。
图11是根据图4的结构来说明本实施例的图。如图11所示，在本实施例中，在支撑基板1的相对的表面中距氧化膜层2远的表面上以及向开口部HL2露出的端面和氧化膜层2上，例如通过金属蒸镀等方法形成Au、Al、W、Cu等的金属膜MT1。
这样，借助于形成金属膜MT1，可以实现对在MOS晶体管及其附近产生的热的散热性能良好的半导体器件。另外，若在数百℃的高温下形成金属膜MT1，在返回到室温时金属膜MT1比氧化膜层2及SOI层3收缩得厉害。这是由于金属膜MT1的热膨胀系数比氧化膜层2及SOI层3大的缘故。因此，这也具有对SOI层3施加应变的效果，能够提高沟道内的载流子的迁移率。
实施例4
本实施例是实施例3的变例，是将在支撑基板1的相对的表面中距氧化膜层2远的表面上设置的金属膜MT1与SOI层3内的源/漏有源层5的一部分进行电连接的半导体器件。
图12示出了本实施例的半导体器件。在图12中示出了两组MOS晶体管。而且，在它们的任何一组中都是贯通氧化膜层2的接触栓PG3的一端与源/漏有源层5的例如源侧相连接。另外，接触栓PG3借助于如下的方法在氧化膜层2内形成：利用光刻技术及刻蚀技术从支撑基板1侧将氧化膜层2的一部分开口后，将金属膜埋入。然后，接触栓PG3的另一端与金属膜MT1连接。
据此，对金属膜MT1例如施加电源电位Vdd，可以将MOS晶体管的源/漏有源层5的电位固定。另外，若在支撑基板1的整个表面上形成金属膜MT1，则能够将金属膜MT1的电阻值压低，从而可以既抑制功耗又进行电位固定。
另外，本实施例的思想当然也可以应用于实施例2的半导体器件。在图13中示出了该场合的半导体器件的结构。这时，由于支撑基板1被完全去除掉，氧化膜层2成了半导体器件的底面，所以金属膜MT1变为在氧化膜层2的表面上形成。但是，除此以外的接触栓PG3等的形成与图12的场合相同。
另外，也可以取代与源/漏有源层5直接连接的接触栓PG3，采用不直接与源/漏有源层5连接，而是经布线等将源/漏有源层5与金属膜MT1电连接的接触栓。图14所示的接触栓PG4就是其一例。该接触栓PG4贯通氧化膜层2、元件隔离区4a和第1层间绝缘膜IL1与第2层布线LN1连接。另外，元件隔离区4a不是部分隔离型，而成为完全隔离型。
发明的效果
按照第1方面所述的发明，去除掉SOI衬底的支撑基板中至少位于MIS晶体管的下方的部分。因此，可以对包含MIS晶体管的沟道形成区的SOI层施加应变，能够提高沟道内的载流子的迁移率。

Claims (6)

1.一种半导体器件，其特征在于：
具备：
依次层叠了支撑基板、氧化膜层和SOI(绝缘体上的半导体)层的SOI衬底；以及
包含在上述SOI层上形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极、在上述SOI层内在与上述栅电极的下方部分邻接的位置形成的源/漏有源层的MIS(金属-绝缘体-半导体)晶体管，
去除掉上述支撑基板中的至少位于上述MIS晶体管的下方的部分，从而形成了开口部。
2.如权利要求1所述的半导体器件，其特征在于：
上述开口部被上述支撑基板的4个端面包围，上述端面向上述开口部露出，上述端面全部是(111)面。
3.如权利要求1所述的半导体器件，其特征在于：
不具备上述支撑基板，而代之以还具备：
覆盖上述MIS晶体管的层间绝缘膜；以及
贴合在上述层间绝缘膜上的另外的支撑基板。
4.如权利要求1所述的半导体器件，其特征在于：
还具备以覆盖上述支撑基板的包含向上述开口部露出的端面的表面和向上述开口部露出的上述氧化膜层的方式形成的金属膜。
5.如权利要求4所述的半导体器件，其特征在于：
还具备贯通上述氧化膜层，将上述MIS晶体管的上述源/漏有源层与上述金属膜进行电连接的接触栓。
6.如权利要求1所述的半导体器件，其特征在于：
上述支撑基板与上述SOI层的晶向相互偏离。
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