KR20040067786A - 반도체 장치 - Google Patents

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KR20040067786A
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이뽀시다까시
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본원 발명은, 반도체 기판 상에 형성되는 반도체 장치로서, 반도체 기판의 특징을 유효하게 이용하는 것이 가능한 반도체 장치를 제공한다. SOI층(3)의 결정 방위 <100>에 지지 기판(1)의 결정 방위 <110>을 일치시켜 형성된 SOI 기판 상에, P채널 MOS 트랜지스터를 형성한다. 그리고, 개구부 HL1을 형성하여 그 하부의 지지 기판을 제거함으로써 채널 형성 영역에 변형을 가한다. 지지 기판(1)의 일부가 제거됨으로써, 그 부분의 상층의 산화막층(2) 및 SOI층(3)에는 변형 응력이 걸리게 된다. 따라서, MOS 트랜지스터의 채널 형성 영역을 포함하는 SOI층(3)에 변형을 가하는 것이 가능해져, 채널에서의 캐리어 이동도를 향상시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판 상에 형성되는 반도체 장치에 관한 것이다.
종래의 반도체 장치의 일례로서, SOI(Silicon On Insulator 또는 Semiconductor On Insulator) 기판 상에 형성된 P채널 MOS(Metal Oxide Semiconductor) 트랜지스터가 있다.
SOI 기판에서는, 실리콘 기판 등의 지지 기판, 산화막층 및 SOI층이 이 순서대로 적층된다. 또한, P채널 MOS 트랜지스터는 게이트 전극, 게이트 절연막 및 P형의 소스/드레인 활성층을 포함한다.
SOI 기판에 P채널 MOS 트랜지스터를 형성하는 경우, 게이트 전극 및 게이트 절연막의 적층 구조는 SOI층의 표면 상에 형성되며, 소스/드레인 활성층은 SOI층 내의 게이트 전극의 하방 영역을 사이에 두는 위치에 형성된다.
그런데, 종래의 반도체 장치에서는, MOS 트랜지스터의 소스/드레인 사이의 채널 방향이 반도체 웨이퍼의 결정 방위 <110>과 평행하게 되도록 배치되는 것이 일반적이었다.
그러나, 채널 방향을 결정 방위 <110>이 아니라, 결정 방위 <100>과 평행하게 되도록 배치함으로써, 트랜지스터 특성을 변화시킬 수 있다. 구체적으로는, 채널 방향을 결정 방위 <100>과 평행하게 배치함으로써, P채널 MOS 트랜지스터의 전류 구동력이 15퍼센트 정도 향상되고, 또한, 단채널 효과도 작아지는 것을 알 수 있다(일본 특개2002-134374호 공보).
전류 구동력이 향상되는 이유는, 결정 방위 <100>의 정공의 이동도가 결정 방위 <110>의 정공의 이동도보다 크기 때문이며, 단채널 효과가 작아지는 이유는, 결정 방위 <100>의 붕소의 확산 계수의 값이 결정 방위 <110>의 봉소의 확산 계수의 값보다 작기 때문으로 생각된다.
따라서, P채널 MOS 트랜지스터를 SOI 기판 상에 형성하는 경우에도, 그 채널 방향이 SOI층의 결정 방위 <100>과 평행하게 되도록 배치되면 된다. 그를 위해서는 예를 들면, 표면측의 SOI층의 결정 방위 <100>에 지지 기판의 결정 방위 <110>을 일치시켜 형성된 SOI 기판을 채용하여, 그 표면에 P채널 MOS 트랜지스터 등의 디바이스를 형성하는 것이 바람직하다.
(100) 웨이퍼인 경우, 결정면 {110}이 벽개면(cleavage plane)으로 된다. 따라서, SOI층용 웨이퍼의 결정 방위 <100>을 지지 기판의 웨이퍼의 결정 방위 <110>에 일치시켜 접합하면, 시험 연구를 위한 벽개 시에, 웨이퍼 두께의 대부분을 차지하는 지지 기판의 웨이퍼의 벽개면을 따라 웨이퍼 전체를 분할할 수 있다. 그렇게 하면, 지지 기판에서 결정 방위 <110>의 단면을 노출시키면서, SOI층에서 결정 방위 <100>의 단면을 노출시키는 것이 가능해지는 이점을 갖는다.
이러한 SOI층의 결정 방위 <100>과 지지 기판(1)의 결정 방위 <110>을 일치시키는 기술은, 예를 들면 일본 특개2002-134374호 공보 또는 일본 특개평7-335511호 공보에 기재되어 있다.
그 밖에, 이 출원의 발명에 관련되는 선행 기술 문헌 정보로서는 Y.Hirano et al., 「Bulk-Layout-Compatible 0.18㎛ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)」, (미국), IEEE1999 SOI conf., p.131-132; S.Maeda et al., 「Suppression of Delay Time Instability on Frequency using Field Shield Isolation Technology for Deep Sub-Micron SOI Circuits」, (미국), IEDM, 1996, p.129-132; L.-J.Huang et al., 「Carrier Mobility Enhancement in Strained Si-On-Insulator Fabricated by Wafer Bonding」, (미국), 2001 Symposium on VLSI Technology, p.57-58이 있다.
그런데, SOI층의 결정 방위 <100>에 지지 기판의 결정 방위 <110>을 일치시켜 형성된 SOI 기판은, 전류 구동력의 향상 등의 이유로부터 P채널 MOS 트랜지스터의 형성에는 적합하지만, P채널 MOS 트랜지스터의 전류 구동력의 향상에는 아직 개선의 여지가 있다.
따라서, 본 발명의 과제는, 반도체 기판 상에 형성되는 MOS 트랜지스터의 전류 구동력을 향상시키는 것이 가능한 반도체 장치를 제공하는 것이다.
도 1은 실시예 1에 따른 반도체 장치를 도시하는 상면도.
도 2는 실시예 1에 따른 반도체 장치를 도시하는 단면도.
도 3은 실시예 1에 따른 반도체 장치의 변형예를 도시하는 상면도.
도 4는 실시예 1에 따른 반도체 장치의 변형예를 도시하는 단면도.
도 5는 실시예 1에 따른 반도체 장치의 변형예의 제조 방법을 도시하는 상면도.
도 6은 실시예 1에 따른 반도체 장치의 변형예의 제조 방법을 도시하는 단면도.
도 7은 실시예 1에 따른 반도체 장치의 변형예의 제조 방법을 도시하는 상면도.
도 8은 실시예 1에 따른 반도체 장치의 변형예의 제조 방법을 도시하는 단면도.
도 9는 실시예 1에 따른 반도체 장치의 변형예를 도시하는 상면도.
도 10은 실시예 2에 따른 반도체 장치를 도시하는 단면도.
도 11은 실시예 3에 따른 반도체 장치를 도시하는 단면도.
도 12는 실시예 4에 따른 반도체 장치를 도시하는 단면도.
도 13은 실시예 4에 따른 반도체 장치를 도시하는 단면도.
도 14는 실시예 4에 따른 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 지지 기판
2 : 산화막층
3 : SOI층
3a : 보디층
4 : 소자 분리 영역
5 : 소스/드레인 활성층
HL1, HL2 : 개구부
MT1 : 금속막
PG3 : 컨택트 플러그
본 발명에 따른 반도체 장치는, 지지 기판, 산화막층 및 SOI(Semiconductor On Insulator)층이 순서대로 적층된 SOI 기판과, 상기 SOI층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 SOI층 내에서 상기 게이트 전극에 인접하는 위치에 형성된 소스/드레인 활성층을 포함하는 MIS(Metal Insulator Semiconductor) 트랜지스터를 포함하며, 상기 지지 기판 중 적어도 상기 MIS 트랜지스터의 하방에 위치하는 부분이 제거된다.
<실시예 1>
본 실시예는, SOI층의 결정 방위 <100>에 지지 기판의 결정 방위 <110>을 일치시켜 형성된 SOI 기판 상에, P채널 MOS 트랜지스터를 형성하고, 그 하부의 지지 기판을 제거함으로써 채널 형성 영역에 변형을 가하는 것이다.
본 실시예에 따른 반도체 장치를 도 1 및 도 2에 도시한다. 또한, 도 2는 도 1에서의 절단선 Ⅱ-Ⅱ에서의 단면을 도시한 도면이다.
이 반도체 장치는 P채널 MOS 트랜지스터로서, 실리콘 기판 등의 지지기판(1), 산화막층(2), 및 실리콘층 등의 SOI층(3)이 순서대로 적층된 SOI 기판의 표면에 형성되어 있다. 또한, 이 P채널 MOS 트랜지스터는, 게이트 전극(12), 게이트 절연막(11) 및 P형의 소스/드레인 활성층(5)을 포함한다.
게이트 전극(12) 및 게이트 절연막(11)의 적층 구조는 SOI층(3)의 표면 상에 형성되며, P형 소스/드레인 활성층(5)은 SOI층(3) 내에서 평면에서 보았을 때, 게이트 전극(12)에 인접하는 위치에 형성된다. 또한, 소스/드레인 활성층(5)의 외주(periphery)는 부분 분리형의 소자 분리 영역(4)에 의해 규정되어 있다.
게이트 전극(12) 및 게이트 절연막(11)의 측면에는 측벽 절연막(13)이 형성되고, 게이트 전극(12) 및 소스/드레인 활성층(5)의 표면에는 각각 실리사이드화 영역(12b, 5a)이 형성되어 있다. 또한, 게이트 전극(12) 중 평면에서 보았을 때 소스/드레인 활성층(5)에 인접하는 부분은 게이트 길이를 짧게 하기 위해 가늘게 형성되어 있지만, 컨택트 플러그(도시 생략)와 접속하기 위한 인출 부분(12a)은 폭 넓게 형성되어 있다. 또한, SOI층(3) 내 게이트 전극(12) 하방 부분은 비교적 저농도(N-)의 N형 보디층(3a)으로 되어 있다.
도 1 및 도 2에 도시한 바와 같이, 이 반도체 장치에서는, 지지 기판(1) 내 MOS 트랜지스터의 하방에 위치하는 부분이 제거되고, 개구부 HL1이 형성되어 있다.
이와 같이 본 실시예에 따르면, SOI 기판의 지지 기판(1) 중 P채널 MOS 트랜지스터의 하방에 위치하는 부분이 제거되고 개구부가 형성되어 있다. 지지 기판(1)의 일부가 제거되고 개구부가 형성됨으로써, 그 부분의 상층의 산화막층(2)및 SOI층(3)에는 변형 응력이 걸리게 된다. 따라서, MOS 트랜지스터의 채널 형성 영역을 포함하는 SOI층(3)에 변형을 제공하는 것이 가능해져, 채널에서의 캐리어의 이동도를 향상시킬 수 있다.
또한, SOI층(3)에 변형을 가하면 채널에서의 캐리어 이동도가 향상되는 것에 대하여 이하에 설명한다.
SOI층 중 표면측(채널 형성 영역)을 통상의 실리콘보다 격자 상수가 커진 실리콘 스트레인 채널층(strained silicon channel layer)으로 하고, SOI층의 나머지 부분(채널 형성 영역의 인접 영역)을 실리콘보다 격자 상수가 큰 실리콘 게르마늄층으로 하는 구조의 MOS 트랜지스터가 존재한다(상술한 Huang 문헌 참조). 소위 스트레인 채널 구조의 MOS 트랜지스터이다.
실리콘보다 격자 상수가 큰 인접 영역에 에피택셜 성장시킨 표면측의 실리콘층의 격자 상수의 값은, 인접 영역의 격자 배치의 영향을 받아 인접 영역의 격자 상수의 값과 대략 동일하며, 통상의 실리콘보다 큰 격자 상수를 갖는다. 따라서, 표면측의 실리콘층은, 인장 응력(strain stress)을 받은 상태로 된다. 그렇게 하면, 채널에서의 캐리어 이동도가 상승되어, 특성을 향상시킨 MOS 트랜지스터가 얻어진다.
본 실시예의 경우에는, 지지 기판(1)의 일부를 제거하여 개구부를 형성함으로써, 그 부분의 상층의 산화막층(2) 및 SOI층(3)에 변형 응력이 가해진다. 이에 의해, 상기 스트레인 채널 구조의 MOS 트랜지스터와 마찬가지의 효과가 얻어진다.
또한, 본 실시예의 SOI 기판에서는, 지지 기판(1)과 SOI층(3)에서 서로의 결정 방위를 어긋나게 한다. 이에 의해, 지지 기판(1)의 벽개면과 SOI층(3)의 벽개면을 다르게 할 수 있어, SOI 기판이 분할되기 어렵게 할 수 있다.
또한, 스트레스에 의해 트랜지스터의 특성은 변화되기 때문에, 스트레스 제어는 중요하다. 특히, 본 실시예에서는, 지지 기판(1)의 일부를 제거하여 개구부를 형성함으로써, 그 부분의 상층의 산화막층(2) 및 SOI층(3)에 변형 응력이 가해지므로, 보다 고정밀도의 스트레스 제어가 필요하다. 본 실시예의 SOI 기판을 이용함으로써, P채널 MOS 트랜지스터에서의 전류 구동 능력의 향상 외에, 각 제조 공정에서 발생하는 불확정한 스트레스를 작게 하여 스트레스 제어를 향상시킬 수 있다.
또한, 도 1 및 도 2의 구조는 용이하게 형성할 수 있다. 예를 들면 지지 기판(1)의 대향하는 표면 중 산화막층(2)으로부터 먼 쪽의 표면 상에 포토레지스트를 형성하고, 이것을 패터닝하여 개구부 HL1의 에칭용 마스크로 형성한다. 그리고 에칭을 행하여, 포토레지스트를 제거하면, 도 1 및 도 2의 구조가 얻어진다.
또한, 도 3 및 도 4는 도 1 및 도 2의 구조의 변형예이다. 도 4는 도 3에서의 절단선 Ⅳ-Ⅳ에서의 단면을 도시한 도면이다. 이 변형예에서는, P채널 MOS 트랜지스터의 소스/드레인 활성층(5) 바로 아래의 지지 기판(1)에, 소스/드레인 활성층(5)과 동일한 정도의 크기로 평면에서 보았을 때 장방형의 개구부 HL2가 형성되어 있다. 또한, 개구부 HL2에 노출된 사방을 둘러싸는 지지 기판(1)의 단면은 모두 (111)면이다.
(111)면은 결정 방위 <110>에 평행한 면이기 때문에, (111)면을 노출시키는에칭을 행하면, 지지 기판(1)의 결정 방위 <110>에 평행한 변을 갖는 개구부를 지지 기판(1)에 형성할 수 있다. 따라서, 지지 기판(1)의 제거 부분을 평면에서 보았을 때 장방형으로 형성할 수 있어, 제거 부분의 사이즈를 MOS 트랜지스터의 사이즈에 따라 필요 최소한으로 하는 것이 가능해진다.
(111)면을 노출시키는 에칭은, 예를 들면 이하와 같이 행하면 된다.
도 5 및 도 6에 도시한 바와 같이, 우선, 지지 기판(1)의 대향하는 표면 중 산화막층(2)으로부터 먼 쪽의 표면 상에서 MOS 트랜지스터 바로 아래의 위치에 포토레지스트 RM2를 형성하고, 포토레지스트 RM2에 개구부 HL2보다는 개구 면적이 작은 개구 OP1을 형성한다. 또한, 도 6은 도 5에서의 절단선 Ⅵ-Ⅵ에서의 단면을 도시한 도면이다.
다음으로, 수산화칼륨 용액 등의 강알칼리 용액으로 웨트 에칭을 행한다. 그렇게 하면, 도 7 및 도 8에 도시한 바와 같이, 지지 기판(1)에 (111)면인 지지 기판(1)의 단면으로 규정되는 개구부 HL2가 형성된다. 수산화칼륨 용액은 실리콘 산화막을 거의 에칭하지 않기 때문에, 산화막층(2)이 에칭 스토퍼로 된다. 또한, 도 8은 도 7에서의 절단선 Ⅷ-Ⅷ에서의 단면을 도시한 도면이다.
그 후, 포토레지스트 RM2를 제거하면, 도 3 및 도 4에 도시한 구조가 얻어진다.
또한, 수산화칼륨 용액 이외에도, 수산화나트륨 용액, 수산화테트라메틸암모늄(Tetramethyl Ammonium Hydroxide) 등의 강알칼리 용액을 이용해도 된다.
도 9는 복수의 MOS 트랜지스터가 인접하는 2개의 MOS 트랜지스터 사이에서소스/드레인 활성층(5)을 공유하여 형성되는 경우를 도시한 도면이다. 이 경우에도, 지지 기판(1)의 표면에 개구부 HL2를 형성할 수 있다. 개구부 HL2는, 공유, 비공유 모두 소스/드레인 활성층(5) 전체를 피복하는 형태로 형성되면 된다.
<실시예 2>
본 실시예는, 실시예 1에 따른 반도체 장치의 변형예로서, 지지 기판(1)이 모두 제거되고, 그 대신에 MOS 트랜지스터 상에 형성된 층간 절연막 상에 다른 지지 기판을 접합한 반도체 장치이다.
본 실시예에 따른 반도체 장치를 도 10에 도시한다. 이 반도체 장치에서는, 지지 기판(1)이 모두 제거되어 있다. 그 때문에, 산화막층(2)이 반도체 장치의 저면이 된다. 그리고, SOI층(3) 상에 형성된 MOS 트랜지스터를 피복하는 제1 내지 제3 층간 절연막 IL1∼IL3이 더 형성되어 있다.
또한, 제2 층간 절연막 IL2 내에는 제2층 배선 LN1이, 제3 층간 절연막 IL3 내에는 제3층 배선 LN2가, 각각 형성되어 있다. 또한, 제2층 배선 LN1은 컨택트 플러그 PG1에 의해 소스/드레인 활성층(5)과, 제3층 배선 LN2는 컨택트 플러그 PG2에 의해 제2층 배선 LN1과, 각각 접속되어 있다.
그런데, 이 반도체 장치에서는, 최상층의 제3 층간 절연막 IL3의 표면에, 새로운 다른 지지 기판(100)이 접합되어 있다. 이 지지 기판(100)에 대해서도, 그 결정 방위 <110>을 SOI층(3)의 결정 방위 <100>에 일치시켜 접합하면 된다. 또한, 다른 지지 기판(100)에는 실리콘 기판을 채용하면 되지만, 이에 한정할 필요는 없고, 지지 기능을 갖는 기판이면, 예를 들면 유리 기판이나 플라스틱 기판 등 반도체 이외의 기판을 채용해도 된다.
본 실시예의 경우에는, 지지 기판(1)은 제조 공정 상에서의 지지 기능을 담당할 뿐이며, 새로운 다른 지지 기판(100)이 접합된 후에는 에칭이나 CMP(Chemical Mechanical Polishing) 등에 의해 제거된다.
본 실시예에서는 지지 기판(1)을 완전히 제거하기 때문에, MOS 트랜지스터와 그 근방에서 발생한 열에 대한 방열성이 우수하다. 또한, 다른 지지 기판(100)을 포함하기 때문에, 강도적인 문제도 발생하지 않는다.
<실시예 3>
본 실시예도, 실시예 1에 따른 반도체 장치의 변형예로서, 개구부 HL1 또는 HL2에 노출되는 단면을 포함하는 지지 기판(1)의 표면을 피복하도록 금속막을 형성한 반도체 장치이다.
도 11은 도 4의 구조에 기초하여 본 실시예를 설명하는 도면이다. 도 11에 도시한 바와 같이, 본 실시예에서는, 지지 기판(1)의 대향하는 표면 중 산화막층(2)으로부터 먼 쪽의 표면과 개구부 HL2에 노출된 단면 및 산화막층(2)에, Au, Al, W, Cu 등의 금속막 MT1이 예를 들면 금속 증착 등에 의해 형성된다.
이와 같이, 금속막 MT1을 형성함으로써, MOS 트랜지스터와 그 근방에서 발생한 열에 대한 방열성이 우수한 반도체 장치를 실현할 수 있다. 또한, 금속막 MT1을 수백℃의 고온에서 형성하면, 실온으로 되돌아갔을 때에 금속층 MT1이 산화막층(2)이나 SOI층(3)보다 크게 축소된다. 금속층 MT1쪽이 산화막층(2)이나 SOI층(3)보다 열 팽창율이 크기 때문이다. 따라서, SOI층(3)에 변형을 가하는 효과도 있어, 채널에서의 캐리어 이동도를 향상시킬 수 있다.
<실시예 4>
본 실시예는, 실시예 3의 변형예로서, 지지 기판(1)의 대향하는 표면 중 산화막층(2)으로부터 먼 쪽의 표면 상에 형성된 금속층 MT1과, SOI층(3) 내의 소스/드레인 활성층(5)의 일부를 전기적으로 접속한 반도체 장치이다.
본 실시예에 따른 반도체 장치를 도 12에 도시한다. 도 12에서는, MOS 트랜지스터가 2조 표시되어 있다. 그리고, 그 어느 것에서나, 소스/드레인 활성층(5)의 예를 들면 소스측에 산화막층(2)을 관통하는 컨택트 플러그 PG3의 일단이 접속되어 있다. 또한, 컨택트 플러그 PG3은, 지지 기판(1)측으로부터 포토리소그래피 기술이나 에칭 기술을 이용하여 산화막층(2)의 일부가 개구된 후, 금속막을 매립함으로써 산화막층(2) 내에 형성된다. 그리고, 컨택트 플러그 PG3의 타단은 금속막 MT1에 접속된다.
이에 의해, 금속막 MT1에 예를 들면 전원 전위 Vdd를 인가하여, MOS 트랜지스터의 소스/드레인 활성층(5)의 전위를 고정할 수 있다. 또한, 금속막 MT1을 지지 기판(1)의 표면 전면에 형성하면, 금속막 MT1의 저항값을 낮게 억제할 수 있으므로, 전력 소비를 억제하면서 전위 고정을 행할 수 있다.
또한, 본 실시예의 아이디어는, 물론 실시예 2에 따른 반도체 장치에도 적용하는 것이 가능하다. 도 13에 그 경우의 반도체 장치의 구조를 도시한다. 이 경우에는, 지지 기판(1)이 완전히 제거되어 산화막층(2)이 반도체 장치의 저면으로 되어 있기 때문에, 금속막 MT1은 산화막층(2)의 표면에 형성되게 된다. 그러나,그 이외의 컨택트 플러그 PG3 등의 형성은 도 12의 경우와 마찬가지이다.
또한, 소스/드레인 활성층(5)에 직접 접속하는 컨택트 플러그 PG3 대신에, 이와 같이, 소스/드레인 활성층(5)에 직접 접속되어 있지 않아도, 배선 등을 통해 전기적으로 소스/드레인 활성층(5)과 금속막 MT1을 접속하는 컨택트 플러그를 채용해도 된다. 도 14에 도시한 바와 같은 컨택트 플러그 PG4는 그 일례이다. 이 컨택트 플러그 PG4는, 산화막층(2), 소자 분리 영역(4a) 및 제1 층간 절연막 IL1을 관통하여 제2층 배선 LN1에 접속되어 있다. 또한, 소자 분리 영역(4a)은 부분 분리형이 아니라, 완전 분리형으로 되어 있다.
본 발명에 따르면, SOI 기판의 지지 기판 중 적어도 MIS 트랜지스터의 하방에 위치하는 부분이 제거된다. 따라서, MIS 트랜지스터의 채널 형성 영역을 포함하는 SOI층에 변형을 가하는 것이 가능해져, 채널에서의 캐리어 이동도를 향상시킬 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    지지 기판, 산화막층 및 SOI(Semiconductor On Insulator)층이 순서대로 적층된 SOI 기판과,
    상기 SOI층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 SOI층 내에 상기 게이트 전극의 하방 부분에 인접하는 위치에 형성된 소스/드레인 활성층을 포함하는 MIS(Metal Insulator Semiconductor) 트랜지스터
    를 포함하며,
    상기 지지 기판 중 적어도 상기 MIS 트랜지스터의 하방에 위치하는 부분이 제거되어 개구부가 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 지지 기판을 포함하는 대신에,
    상기 MIS 트랜지스터를 피복하는 층간 절연막과,
    상기 층간 절연막 상에 접합된 다른 지지 기판
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 지지 기판의 상기 개구부에 노출된 단면(end face)을 포함하는 표면, 및 상기 개구부에 노출된 상기 산화막층을 피복하도록 형성된 금속막을 더 포함하는 반도체 장치.
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