CN1484862A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，具有存储型SiC－MISFET结构，包括在SiC基板上形成的p型SiC层(10)、n型沟道层(20)、栅极绝缘膜(11)、栅极(12)、n型沟道层(13a、13b)。沟道层(20)具有非掺杂层(22)、和在非掺杂层(22)的下端部附近设置的δ掺杂层(21)。由于在沟道层(20)的深部区域中具有高浓度的δ掺杂层(21)，从而可以使沟道层的表面区域中的电场减弱，提高电流驱动能力。

Description

半导体装置
技术领域
本发明涉及一种具有存储(累积)型MISFET(金属绝缘半导体场效应晶体管)结构的半导体装置，特别涉及功率元件中常截止动作的实现方式。
背景技术
碳化硅(以下称为「SiC」)，由于带隙大，与其它半导体材料相比具有高的绝缘击穿特性，可以期待在低损耗功率器件中使用。在SiC层上，通过对SiC热氧化可形成比较优质的二氧化硅(SiO2)膜，因此作为功率变换用的SiC器件的结构，采用绝缘栅型的结构是非常有利的。
但是，对于在SiC层上形成的栅极绝缘膜用的热氧化膜，还存在许多需要克服的课题。例如，由于氧化膜中的缺陷而引起的在与所产生的SiC层绝缘膜之间的界面附近区域中存在的高密度的界面能级陷阱(trap)，会在MIS沟道中对电子输送机理产生很大的影响。例如，在与SiC层绝缘膜之间的界面附近区域中存在的的界面能级陷阱，会成为绝缘栅型SiC器件的沟道电导显著下降的原因。但是，关于由于热氧化膜中的缺陷在SiC层中的氧化膜附近区域形成界面能级陷进的机理，到目前为止基本上还没有查明。
特别是，在由4H-SiC构成的SiO2/SiC界面中，由于氧化膜中的缺陷而引起的，在禁带内的导带附近的势能位置上产生被称为E′1中心的受主型陷阱。该受主型陷阱对电子输送会产生很大影响。4H-SiC，比6H-SiC结晶等其它多型结晶相比由于具有更宽的带隙，更高的绝缘击穿电压，更高的体(bulk)移动度，因而是用于功率器件的最佳多型结晶。但是，由于上述受主型陷阱的存在，采用由4H-SiC构成的SiC层的MISFET的沟道移动度极端低，成为SiC器件的实用化的大的障碍。
如上所述，在采用4H-SiC的反转型MISFET中，界面能级陷阱对电子输送机理的影响是深刻的，所以针对提高MISFET的沟道移动度进行了各种各样的研究。特别是在存储型MISFET的研究中，沟道移动度与反转型MISFET相比，已经成功提高到了2倍。这时，存储型MISFET的本质上的意义是，在沟通中流动的电流在深度方向上的电流密度分布中，成为在深部流动的电流与在沟道区域表层流动的电流之比、比反转型MISFET增加的结构。
然而，在现有的ACCUFET等存储型MISFET中，尽管载流子移动度已经比较高，但仍可能由于MOS界面的界面能级陷阱的影响，不能获得足够大的沟道移动度，而不能获得功率元件所需要的电流密度。
相反，在存储型MISFET中，在深部流动的电流与在沟道区域表层流动的电流之比如果太大，则在不施加栅极偏置的状态下就会有电流流动，容易形成所谓的常导通型结构。这从采用功率晶体管的机器的安全性的观点看，是不希望的。
发明内容
本发明的目的在于提供一种在存储型MISFET结构中通过构成可以有效提高在沟道区域流动的电流移动度的结构，可以实现作为采用SiC等宽带隙半导体的功率元件的功能的半导体装置。
本发明的第1半导体装置包括半导体基板、在上述半导体基板的至少一部分上设置的第1导电型半导体区域、在上述第1导电型半导体区域上形成的、具有不均匀的杂质浓度分布的、平均上是第2导电型的、调制掺杂的沟道层、在上述沟道层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极、在上述第1导电型半导体区域中设置在上述栅极的侧方上的第2导电型的源极层，假定在上述沟道层中距离表面的深度为y，在深度方向上杂质浓度为深度y的函数N(y)，沟道层的平均杂质浓度为Ncm，则上述沟道层中杂质浓度在深度方向上分布的重心深度yc由下式
yc＝|{∫N(y)·y·dy}/Ncm|表示时，假定沟道层整体的厚度为Tch，通过使满足下式
yc≥Tch/2那样，构成沟道层。
这样，由于在沟道层中在其深部施加比较的大的电场，在表面部施加比较小的电场，在表面部的载流子移动度高。其结果，可以抑制栅极绝缘膜形成的影响，并且减小沟道电阻，获得高的电流量，可以形成电流驱动能力高的半导体装置。
通过使上述半导体基板是SiC基板，利用SiC的宽带隙特性，作为功率晶体管，可以获得具有高性能的半导体装置。
当上述栅极的电位约为0时，上述沟道层优选构成为由从上述栅极绝缘膜开始延伸的耗尽层、和从上述第1导电型半导体区域开始延伸的耗尽层所夹断。
上述沟道层的厚度Tch，当上述第1导电型半导体区域中第1导电型杂质的浓度绝对值为|Nbs|、上述沟道层的平均杂质浓度的绝对值为|Ncm|、真空的介电常数为εs，元电荷(elementary charge)为q，基层(base)层的杂质浓度为Nbs，沟道层的表明势能为φms，栅极绝缘膜中的电荷为Q，栅极绝缘膜的容量为Cox，沟道部和第1导电型半导体层之间的内部电位差为Vb1时，优选满足下式关系。
Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]
    +√[(2εs/q)(1/Ncm)(φms-(Q/Cox)}]
这些沟道层的平均杂质浓度Tch、和沟道层的厚度Ncm，在设计常截止型的功率晶体管时成为重要的参数之一，与沟道层的结构相关的电特性，根据该沟道层的平均杂质浓度、沟道层的厚度、以及基层区域中的杂质浓度可以大致估算。然后，确定Ncm、Nbs后采用上式计算Tch，只要沟道的厚度在Tch以下，从第1导电型半导体区域(基层)侧开始延伸的耗尽层和从栅极侧开始延伸的耗尽层在厚度层中被夹断，可以实现常截止的结构。
通过使在上述第1导电型半导体区域中第1导电型杂质浓度的绝对值|Nbs|、比上述沟道层的平均上第2导电型杂质浓度的绝对值|Ncm|要高，可以降低在栅极截止状态下的漏电流。
通过使上述沟道层具有包含第2导电型杂质的高浓度掺杂层、和杂质浓度在上述高浓度掺杂层的最大浓度的1/10以下的第2导电型的低浓度掺杂层，可以容易实现最佳沟道结构。
通过使上述高浓度掺杂层是设置在上述沟道层的中间位置的下方的δ掺杂层，容易将沟道层中杂质浓度的分布重心调整到更深的地方。然后，δ掺杂层位于接近第1导电型半导体区域的深部处，由于在该δ掺杂层附近施加高电场，可以将夹断点尽可能固定在沟道层的深部，容易抑制沟道层的表层附近的电场。
上述δ掺杂层的厚度优选在10nm以下。这样的结构，通过利用采用脉冲阀的脉冲掺杂进行杂质掺入，可以容易实现。
上述第1导电型半导体区域的第1导电型杂质浓度优选提高到使上述δ掺杂层在浓度分布中到上述栅极侧的杂质浓度的低的曲线部分为止可以耗尽化的程度。
通过使上述δ掺杂层的上述第1导电型半导体区域侧的端部，距离上述第1导电型半导体区域不超过20nm，可以避免δ掺杂层的耗尽化成为困难的状态，抑制漏电流。
当在上述栅极上施加的电压约为0V时，在上述沟道层中，优选使从上述栅极侧开始延伸的耗尽层、和从上述第1导电型半导体区域开始延伸的耗尽层，在上述δ掺杂层的浓度分布中上述栅极侧的杂质浓度的低的曲线的区域中相互接触，产生夹断。
具体讲，通过使上述波脚的区域的夹断点中的杂质浓度在上述低浓度掺杂层的杂质浓度以上，而在上述δ掺杂层的最大浓度以下，可以使半导体装置稳定动作，提高可靠性。
在以上那样设计的晶体管中，从第1导电型半导体区域侧开始延伸的耗尽层，即使改变施加在栅极上的电压，也很稳定基本上不变。并且，当在上述栅极上施加从0V到成为沟道导通状态的电压时，耗尽层夹断点的δ掺杂层的上述波脚部分开始张开，耗尽层扩展到上述沟道层和上述栅极绝缘膜之间的界面，进行沟道的打开动作。因此，电流从低电阻的沟道内部开始流动，耗尽层即使达到栅极绝缘膜，由于大部分电流在厚度内部基本上均匀流动，不容易受到沟道层的表面的界面能级陷阱等的影响。另外，由于耗尽层一直张开到栅极绝缘膜为止，在Id-Vg特性中不会产生纽结，在沟道电阻中，也可以获得最佳性能。
上述高浓度掺杂层是设置在上述沟道层的中间位置的下方的一个深部δ掺杂层，也可以进一步包括设置在上述沟道层的中间位置的上方的表面部δ掺杂层。这时，可以从表面部δ掺杂层向沟道层供给载流子，可以提高电流驱动能力。
上述表面部δ掺杂层的杂质浓度优选比上述深部δ掺杂层的杂质浓度低。
上述高浓度掺杂层也可以是从下方向上方杂质浓度减少的倾斜掺杂层。即使这时，由于在沟道层的深部施加强电场，在表面部施加比较弱的电场，可以获得和在沟道层的深部设置了δ掺杂层的情况基本上相同的效果。
当在上述栅极上施加的电压约为0V时，优选在上述沟道层中，使从上述栅极侧开始延伸的耗尽层、和从上述第1导电型半导体区域开始延伸的耗尽层，在上述倾斜掺杂层的杂质浓度分布中的倾斜区域中相互接触，产生夹断。
上述高浓度掺杂层也可以是与上述第1导电型半导体区域相接设置的、具有大致均匀杂质浓度的均匀掺杂层。
上述均匀掺杂层也可以具有使从上述第1导电型半导体区域开始延伸的耗尽层停止、使夹断点的位置大致恒定稳定的功能。
上述均匀掺杂层的杂质浓度优选在上述第1导电型半导体区域的杂质浓度以上。
假定上述均匀掺杂层的杂质浓度为Ns，通过使上述均匀掺杂层的的厚度Tds具有满足下式
Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)
    ·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]的厚度，作为上述均匀掺杂层的耗尽层挡层，可以确保其功能。
另外，假定上述沟道层的低浓度掺杂层中的杂质浓度为Nud，上述均匀掺杂层的厚度Tud优选具有满足下式
Tud≤√[(2εs/q)(1/Nud)(φms-(Q/Cox)}]的厚度。
因此，上述沟道层整体的厚度Tud+Tds优选具有满足下式
Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]
        +√[(2εs/q)(1/Nud)(φms-(Q/Cox)}]的厚度。
然后，当在上述栅极上施加约0V的电压时，通过在从上述均匀掺杂层向上述低浓度掺杂层的杂质浓度分布的迁移区域中，使从上述栅极侧开始延伸的耗尽层、和从上述第1导电型半导体区域开始延伸的耗尽层，相互接触，产生夹断，可以使夹断点在沟道层的深部稳定存在。
当在上述栅极上施加的电压为Vg，阈值电压为Vt，Vg-Vt的绝对值在0V以上5V以下的范围内时，通过使在沟道层的中间位置下方的区域中的电流比沟道层的上述中间位置上方的区域中流动的电流要多，可以获得高的电流驱动能力。
可以进一步包括上述半导体基板的下部掺杂高浓度的第2导电型杂质的漏极层，作为纵型MISFET的功能。
本发明的第2半导体装置至少包括半导体基板、在上述半导体基板的至少一部分上设置的第1导电型半导体区域、在上述第1导电型半导体区域上形成的、具有不均匀的杂质浓度分布的、平均上是第2导电型的、调制掺杂的沟道层、在上述沟道层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极、在上述第1导电型半导体区域中设置在上述栅极的侧方上的第2导电型的源极层，上述第1导电型半导体区域中的第1导电型杂质的浓度，比上述沟道层中的平均上的第2导电型杂质浓度的绝对值高，上述沟道层，当在上述栅极上施加比阈值电压大的电压处于导电时，从上述沟道层的表面到某一深度的区域的表层中的平均电流密度、和沟道层的超过上述某一深度的区域的深部中的平均电流密度之比值，比用均匀浓度的第2导电型半导体层置换上述沟道层时这两者的比值要小。
这样，在半导体装置导通时，由于在调制掺杂后的沟道层中流动的电流中在深部流动的电流的比例高，可以减弱界面能级陷阱等对在沟道中流动的载流子的影响，可以实现高的移动度。
当上述半导体基板时SiC基板时，上述某一深度约为5nm。
通过使所述沟道层由至少一个高浓度层和杂质浓度在上述高浓度层的1/10以下的低浓度掺杂层交互积层所构成，可以特别有效避免界面能级陷阱的影响。
假定上述高浓度层和低浓度掺杂层的重复数为m(m为整数)，低浓度掺杂层的厚度为Ls时的杂质浓度为Nn-，高浓度层的厚度为Lδ时的杂质浓度为Nn+，通过使下式成立，
(Ls×Nn-+Lδ×Nn+×m)/(Ls+Lδ×m)≤Np+
可以可靠实现半导体装置的常截止动作。
通过使上述半导体基板是SiC硅基板，利用特别大的宽带隙，可以获得适合功率元件的半导体装置的结构。
附图说明
图1表示有关本发明第1实施方案的半导体装置的基本结构的截面图。
图2表示第1实施方案的d-DACFET的I-V特性曲线图。
图3表示第1实施方案的d-DACFET的沟道层以及pSiC层的杂质浓度和耗尽层之间的关系图。
图4表示第1实施方案的d-DACFET、现有的存储型SiC-MISFET以及现有的反转型SiC-MISFET的沟道的在深度方向上的电流密度变化图。
图5表示第1实施方案的d-DACFET、现有的存储型SiC-MISFET以及现有的反转型SiC-MISFET的沟道的在深度方向上的电场分布图。
图6表示第1实施方案的d-DACFET、现有的存储型SiC-MISFET以及现有的反转型SiC-MISFET的沟道的在深度方向上的移动度的分布图。
图7表示有关本发明第2实施方案的半导体装置的基本结构的截面图。
图8表示有关本发明第3实施方案的半导体装置的沟道层以及pSiC层的杂质浓度和耗尽层之间的关系图。
图9表示有关本发明第4实施方案的半导体装置的沟道层以及pSiC层的杂质浓度和耗尽层之间的关系图。
图10表示有关本发明第5实施方案的半导体装置的基本结构的截面图。
图11表示有关本发明第6实施方案的半导体装置的基本结构的截面图。
图12表示有关本发明第7实施方案的半导体装置的基本结构的截面图。
图13表示有关本发明第8实施方案的半导体装置的基本结构的截面图。
图14表示本发明第8实施方案的SiC-MISFET的漏极电流-栅极电压特性的仿真结果图。
图15表示本发明第8实施方案的SiC-MISFET的栅极绝缘膜直下的在深度方向上全电流密度的仿真结果图。
图16表示为满足常截止条件的δ掺杂层的数量和p型区域的p型杂质浓度之间的关系图。
图17表示具有调制掺杂的沟道层的存储型SiC-MISFET、反转型SiC-MISFET以及具有均匀浓度的沟道区域层的存储型SiC-MISFET在深度方向上电流密度的仿真结果图。
图18表示在第1导电型半导体区域中杂质浓度在给定浓度时的δ掺杂层的数量和阈值电压VT之间的关系表。
图19表示沟道层中的δ掺杂层的数量和沟道移动度之间的关系的仿真结果图。
具体实施方式
第1实施方案
图1表示有关本发明第1实施方案的半导体装置(SiC-MISFET(d-DACFET))的基本结构的截面图。
如该图所示，本实施方案的SiC-MISFET，包括在具有4H-SiC结构的SiC基板(图中未画出)上通过外延生长形成的外延SiC层9。外延SiC层9包括在基层区域的p型SiC层10、和在p型SiC层10上形成的、通过现场掺杂法调制掺杂的n型沟道层20、在沟道层20上通过热氧化形成的栅极绝缘膜11、在栅极绝缘膜11上形成的栅极12、在沟道层20以及SiC层10的位于栅极12两侧方的区域中分别注入n型杂质所形成的n型源极层13a以及n型漏极层13b。
然后，上述沟道层20包括杂质浓度约为1.0×1016·cm-3、厚度约为200nm的n型非掺杂层22(低浓度掺杂层)、和介入在非掺杂层22中的、杂质浓度约为3.2×1018·cm-3、厚度约为10nm的n型δ掺杂层21(高浓度掺杂层)。但是，在δ掺杂层21的下面和p型SiC层10的上面(p型SiC层10和沟道层20之间的接合面)之间只是相隔10nm的距离。另外，在n型源极、漏极层13a、13b中杂质浓度约为1.0×1020·cm-3、n型源极、漏极层13a、13b的厚度约为350nm。p型SiC层10的p型杂质浓度约为5.0×1017·cm-3。本实施方案的SiC-MISFET的沟道层20具有约为2.0×1017·cm-3的平均杂质浓度，200nm的厚度。
这样的结构，例如，如本申请人所申请的特開平2000-340512号公报所示，通过采用脉冲阀的脉冲掺杂进行掺杂，可以容易实现。
即，本实施方案的SiC-MISFET，由于具有由n型源极、漏极层13a、13b、大致均匀浓度掺杂的p型基层区域的p型SiC层10、调制掺杂的n型沟道层20构成的存储型MISFET结构，并且在沟道层20的深部区域上具有高浓度的δ掺杂层21，以下将本实施方案的SiC-MISFET称为「d-DACFET(略称为d-DACFET)」。
在本实施方案的d-DACFET中，假定在沟道层20中距离表面的深度为y，在沟道层20的深度方向上杂质浓度为深度y的函数N(y)，沟道层20的平均杂质浓度为Ncm，则杂质浓度在深度方向上分布的重心深度yc，由下式(1)给出。
yc＝|{∫N(y)·y·dy}/Ncm|        (1)
这时，沟道层整体的厚度为Tch，使满足下式(2)的条件下构成沟道层。
yc≥Tch/2                        (2)
进一步，假定真空的介电常数为εs，元电荷为q，基层层的杂质浓度为Nbs，沟道层的表明势能为φms，栅极绝缘膜中的电荷为Q，栅极绝缘膜的容量为Cox，沟道部和基层部之间的内部电位差为Vb1，则下式(3)、(4)成立。
Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]
    +√[(2εs/q)(1/Ncm)(φms-(Q/Cox)}]    (3)
|Ncm|≤|Nbs|                       (4)
沟道层的平均杂质浓度的|Ncm|由下式表示。
|Ncm|＝|∫N(y)dy}/Tch|
在本实施方案中，d-DACFET由于满足上述式(1)～(4)，可以实现高电流驱动能力、和常截止型的动作。
另外，通过使pSiC层(基层层)中p型杂质浓度的绝对值|Nbs|比沟道层20中平均的n型杂质浓度的绝对值|Ncm|高，在栅极关断状态下可以减少漏极电流。
图2表示本实施方案的d-DACFET的漏极电流Id-栅极电压Vg特性的仿真结果(I-V特性曲线)图。在该图中，为了进行比较，也在图中表示和本实施方案的d-DACFET具有相同结构，沟道层大致均匀浓度掺杂的现有的存储型SiC-MISFET(用ACCUFET表示)、以及和本实施方案的d-DACFET具有相同结构，但沟道层的杂质的导电型不同并且大致均匀浓度掺杂的现有的反转型SiC-MISFET(用Inv表示)的I-V特性。该图所示的I-V特性曲线，均是将漏极-源极之间的电压固定在1V时的I-V特性。另外，如该图所示作为反转型SiC-MISFET(用Inv表示)，pSiC层的杂质浓度约为5.0×1015·cm-3、约为5.0×1016·cm-3的仿真结果也作为Inv-5E15、Inv-5E16表示。
如该图所示，在本实施方案的d-DACFET中，当栅极电压Vg为0时，源极电流基本上没有，表明d-DACFET是常截止动作。另外，现有的存储型MISFET、反转型MISFET，也是按照常截止动作调整杂质浓度。但是，本实施方案的d-DACFET，与现有的存储型MISFET、反转型MISFET相比，但栅极电压Vg增高时，表示出大的漏极电流Ids，表明具有高的电流驱动能力。即，表明本实施方案的d-DACFET是具有优异性能的常截止动作的晶体管。
并且，如后所述，由于耗尽层一直打开到栅极绝缘膜，在Id-Vg特性中不会产生纽结，沟道电阻也可以获得有最佳性能。
以下，对本实施方案的d-DACFET的动作原理进行说明。图3表示第1实施方案的d-DACFET的沟道层20以及pSiC层10的杂质浓度和耗尽层之间的关系图。如该图所示，从基层(pSiC层10)延伸的耗尽层Rdepb，向δ掺杂层21扩展。而当在栅极12上施加约0V的偏置时，因栅极12的内部电位，在沟道层20中耗尽层Rdepg从栅极侧开始延伸，向δ掺杂层21扩展。这样，2个耗尽层Rdepb、Rdepg，在δ掺杂层21的上面附近的杂质浓度的低的曲线部分(夹断点Ppo)处相互接触，形成夹断状态。在栅极12的电位增加的过程中，在初期，δ掺杂层21的上面附近的低的曲线部分，与非掺杂层22相比由于具有比较高的杂质浓度，耗尽层Rdepg的延伸变化小。但是，一旦耗尽层Rdepb的前端到达非掺杂层22(δ掺杂层21？)之后，耗尽层Rdepb快速被吸入到栅极11中，沟道成为打开状态。另一方面，从基层开始延伸的耗尽层Rdepb的宽度对于栅极偏置的变化基本上不受到影响。因此，在本实施方案的d-DACFET中，非掺杂层22之中δ掺杂层21的上方的部分整体直接成为沟道。然后，即使栅极偏置变化，夹断点Ppo的位置基本上不变化。
对此，在现有的存储型MISFET中，由于沟道层以大致均匀浓度被掺杂，从基层开始延伸的耗尽层Rdepg、和从基层区域开始延伸的耗尽层Rdepb之间的接触点(夹断点)，根据栅极偏置的变化而变化。即，但栅极偏置小时夹断点处在沟道层的比较深的位置上，但随着栅极偏置增高，夹断点向沟道层比较浅的位置移动。然后，由于夹断点的位置不同等，造成了本实施方案的d-DACFET和现有的存储型MISFET之间具有上述不同的特性。关于其机理，以下更进一步详细说明。
图4表示本实施方案的d-DACFET、现有的存储型SiC-MISFET(ACCUFET)以及现有的反转型SiC-MISFET(Inv)的沟道在深度方向上的电流密度(A/μm2)变化图。该图所示的数据是在栅极偏置设定成10V、漏极电位为1V、源极电位为0V的情况下的仿真结果获得的数据。
如该图所示，如果对各FET的沟道层的表面区域的电流密度进行比较，在现有的存储型SiC-MISFET中，电流密度比现有的反转型SiC-MISFET要稍微高一些。对此，在本实施方案的d-DACFET中，沟道层的表面区域的电流密度比现有的存储型SiC-MISFET(ACCUFET)要高出2倍左右。其理由有如下可能。
图5表示本实施方案的d-DACFET、现有的存储型SiC-MISFET(ACCUFET)以及现有的反转型SiC-MISFET(Inv)的沟道在深度方向上的电场强度(V/cm)的分布图。该图所示的数据是栅极偏置、漏极电位、源极电位设定成与图4所述数据的条件相同的条件下的仿真结果获得的数据。
如该图所示，在本实施方案的d-DACFET中，电场在表面极其附近的区域(深度在0～0.02μm)和内部的δ掺杂层21附近的区域(深度在0.18～0.25μm)比较大，而在沟道层中δ掺杂层21上方的区域(深度在0.025～0.18μm)、即大部分区域中，除了表面极其附近的区域以外，电场均非常小。对此，在现有的存储型SiC-MISFET中，在表面附近的区域(深度在0～0.04μm)中，虽然具有和本实施方案的d-DACFET大致相同的电场，但在沟道层的中央部(深度在0.04～0.18μm)中，表明产生相当大的电场。另外，在现有的反转型SiC-MISFET中，特别是在沟道区域的表面附近区域中产生非常大的电场。这样，由于在沟道层中电场分布状态的不同，如下所述，可以认为在各FET中产生不同的载流子的移动度。
图6表示本实施方案的d-DACFET、现有的存储型SiC-MISFET(ACCUFET)以及现有的反转型SiC-MISFET(Inv)的沟道在深度方向上的电子移动度(cm2/V·s)的分布图。该图所示的数据是栅极偏置、漏极电位、源极电位设定成与图4所述数据的条件相同的条件下的仿真结果获得的数据。
如该图所示，在本实施方案的d-DACFET中，移动度在表面极其附近的区域(深度在0～0.02μm)和内部的δ掺杂层21附近的区域(深度在0.18～0.25μm)比较小，除了表面极其附近的区域以外，在沟道层中δ掺杂层21上方的区域(深度在0.02～0.18μm)、即大部分区域中，移动度均非常大。对此，在现有的存储型SiC-MISFET中，在沟道层整体，表明移动度比较低。另外，在现有的反转型SiC-MISFET中，特别是在沟道区域的表面附近区域中移动度比较低。
如果比较图5和图6，可以认为由于以下的作用造成本实施方案的d-DACFET显示出高的电流驱动能力。
首先，一般认为在施加高电场的区域，移动度变低。然后，在本实施方案的d-DACFET的各区域中，当所施加的电场低时，移动度变高，而所施加的电场高时移动度变低。然后，在本实施方案的d-DACFET中，由于在沟道层的深部区域中设置了高浓度的δ掺杂层21，在δ掺杂层21附近的区域，即在沟道层的深部区域中虽然施加高电场，但在沟道层中δ掺杂层21上方的、除了表面极其附近的区域以外的区域中只施加低电场，在该区域中实际表现出高的移动度。其结果，如图4所示，在本实施方案的d-DACFET中，在表面附近的区域(深度在0～0.006μm)可以获得高电流密度。
另一方面，在现有的反转型SiC-MISFET中，在其机理上，由于形成了反转区域在栅极绝缘膜-沟道层界面上施加高电压，所以整体只能获得小的电流密度。
然后，在现有的存储型SiC-MISFET中，比反转型SiC-MISFET提高了电流密度。但是，在现有的存储型SiC-MISFET中，在表面附近区域中的电场强度，和本实施方案的d-DACFET基本上没有不同，在沟道层的表面直下的区域上施加高电场。为此，在沟道层中载流子在表面加速，容易受到界面能级等的影响，其结果造成在表面附近区域的电流密度不能到达很大。
此外，δ掺杂层21只要在沟道层20的中间位置的下方设置，就可以满足式(1)、(2)，可以发挥本实施方案的效果。
δ掺杂层21的厚度，由于受到只能是可以施加高电场的区域的限制，优选在10nm以下。
第2实施方案
图7表示有关本发明第2实施方案的半导体装置(SiC-MISFET(d-DACFET))的基本结构的截面图。
如该图所示，本实施方案的d-DACFET，包括在具有4H-SiC结构的SiC基板(图中未画出)上通过外延生长形成的外延SiC层29。外延SiC层29包括在基层区域的p型SiC层30、和在p型SiC层30上形成的、通过现场掺杂法调制掺杂的n型沟道层40。另外，本实施方案的d-DACFET，包括在沟道层20上通过热氧化形成的栅极绝缘膜31、在栅极绝缘膜31上形成的栅极32、在沟道层40以及SiC层30的位于栅极32两侧方的区域中分别注入n型杂质所形成的n型源极层33a以及n型漏极层33b。
然后，上述沟道层40包括杂质浓度约为1.0×1016·cm-3、厚度约为200nm的n型非掺杂层42(低浓度掺杂层)、介入在非掺杂层42中的、杂质浓度约为2.2×1018·cm-3、厚度约为10nm的n型深部δ掺杂层41(高浓度掺杂层)、以及介入在非掺杂层42中的、杂质浓度约为1.0×1018·cm-3、厚度约为10nm的n型表面部δ掺杂层43。但是，在深部δ掺杂层41的下面和p型SiC层30的上面(p型SiC层30和沟道层40之间的接合面)之间只是相隔10nm的距离。另外，在δ掺杂层43的上面和栅极绝缘膜31的下面(栅极绝缘膜31和沟道层40之间的界面)之间只是相隔10nm的距离。另外，在n型源极、漏极层33a、33b中杂质浓度约为1.0×1020·cm-3、n型源极、漏极层33a、33b的厚度约为350nm。p型SiC层30的p型杂质浓度约为5.0×1017·cm-3。本实施方案的SiC-MISFET的沟道层40具有约为2.0×1017·cm-3的平均杂质浓度，200nm的厚度。
即，本实施方案的d-DACFET，由于具有由n型源极、漏极层33a、33b、大致均匀浓度掺杂的p型基层区域的p型SiC层30、调制掺杂的n型沟道层40构成的存储型MISFET结构，并且在沟道层40的深部区域上具有高浓度的深部δ掺杂层41、同时也包括表面部δ掺杂层43。
在本实施方案的d-DACFET中，也具有满足上述式(1)～(4)的沟道层。即，表面部δ掺杂层43整体的杂质量比深部δ掺杂层41的杂质量少，即杂质浓度的重心设计成处在沟道层的中间位置偏下方的位置上。这样，可以容易实现常截止动作。
有关本实施方案的d-DACFET，沟道层的夹断点是在深部δ掺杂层41的表层侧的杂质浓度的低的曲线部分上，这一点和第1实施方案说明的结构相同。在此，本实施方案的d-DACFET的结构和第1实施方案的不同点在于，在非掺杂层42中设置了表面部δ掺杂层43。由于设置了该表面部δ掺杂层43，在沟道层40的表面附近的区域中供给多量的载流子，可以进一步降低沟道电阻。
另外，本实施方案的d-DACFET，由于满足式(1)～(4)，和第1本实施方案的d-DACFET同样，实现常截止动作，如果不需要进行常截止动作时，也可以使深部δ掺杂层41和表面部δ掺杂层43具有相同的杂质浓度。
第3实施方案
图8表示有关本发明第3实施方案的半导体装置(SiC-MISFET(d-DACFET))的沟道层以及pSiC层的杂质浓度和耗尽层之间的关系图。如该图所示，本实施方案的d-DACFET，采用在沟道层内从深部向表面杂质浓度逐渐降低的倾斜掺杂层(高浓度掺杂层)，替代图1所示第1实施方案的d-DACFET的δ掺杂层21。但是，倾斜掺杂层的下端与pSiC层相接。倾斜掺杂层的最深部的杂质浓度约为5.0×1018·cm-3，直到非掺杂层的杂质浓度(约为1.0×1016·cm-3)杂质浓度基本上是连续减少。倾斜掺杂层的厚度约为10nm。
在本实施方案的d-DACFET中，从基层(pSiC层)开始延伸的耗尽层Rdepb、和从栅极侧开始延伸的耗尽层Rdepg，在倾斜掺杂层的倾斜区域相互接触，处于夹断状态。即，夹断点Ppo，在倾斜区域中存在。然后，在沟道层的深部，作用比较大的电场，在除表面附近的区域之外的沟道层的在倾斜掺杂层上方的区域中，只作用比较小的电场。因此，和第1实施方案同样，在除表面附近的区域之外的沟道层的在倾斜掺杂层上方的区域中，可以实现高的载流子移动度，获得高的电流驱动能力。
第4实施方案
图9表示有关本发明第4实施方案的半导体装置(SiC-MISFET(d-DACFET))的沟道层以及pSiC层的杂质浓度和耗尽层之间的关系图。如该图所示，本实施方案的d-DACFET，采用在沟道层内具有大致均匀杂质浓度的均匀掺杂层(高浓度掺杂层)，替代图1所示第1实施方案的d-DACFET的δ掺杂层21。但是，均匀掺杂层的下端与pSiC层相接。均匀掺杂层的最深部的杂质浓度约为5.0×1017·cm-3，均匀掺杂层的厚度约为10nm。
在本实施方案的d-DACFET中，从基层(pSiC层)开始延伸的耗尽层Rdepb、和从栅极侧开始延伸的耗尽层Rdepg，在均匀掺杂层的上端部分(夹断点Ppo)相互接触，处于夹断状态。然后，均匀掺杂层稳定从基层开始延伸的耗尽层Rdepb对栅极偏置的影响的作用，作为所谓的耗尽层挡层的作用。为此，均匀掺杂层的最深部的杂质浓度优选在约5.0×1017·cm-3以上，并且均匀掺杂层的厚度比从基层开始延伸的耗尽层Rdepb的厚度大。
假定耗尽层挡层的杂质浓度为Ns，则耗尽层挡层(均匀掺杂层)的厚度Tds优选设计成满足下式(5)。
Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)
    ·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]        (5)
为了在耗尽层挡层(均匀掺杂层)和沟道之间的边界上进行夹断，假定非掺杂层的杂质浓度为Nud，则非掺杂层的厚度Tud优选设计成满足下式(6)。
Tud≤√[(2εs/q)(1/Nud){φms-(Q/Cox)}]  (6)
因此，器件的沟道层整体的厚度Tud+Tds，如果设计成满足下式(7)，
Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]
        +√[(2εs/q)(1/Nud){φms-(Q/Cox)}]  (7)本实施方案的d-DACFET，进行常截止动作，使性能最优化。
然后，依据本实施方案的d-DACFET，在沟道层的深部，作用比较大的电场，在除表面附近的区域之外的沟道层的在均匀掺杂层上方的区域中，只作用比较小的电场。因此，和第1实施方案同样，在除表面附近的区域之外的沟道层的在均匀掺杂层上方的区域中，可以实现高的载流子移动度，获得高的电流驱动能力。
在本实施方案的d-DACFET的设计中，在栅极施加约“0”的电压的状态下，从耗尽层挡层(均匀掺杂层)向非掺杂层的迁移区域中，使从基层(pSiC层)开始延伸的耗尽层Rdepb、和从栅极侧开始延伸的耗尽层Rdepg，处于相互相接的状态，处于夹断状态。
第5实施方案
图10表示有关本发明第5实施方案的半导体装置(SiC-MISFET(d-DACFET))的基本结构的截面图。
如该图所示，本实施方案的d-DACFET，包括在具有4H-SiC结构的SiC基板(图中未画出)上通过外延生长形成的外延SiC层49。外延SiC层49包括在基层区域的p型SiC层50、和在p型SiC层50上形成的、通过现场掺杂法调制掺杂的n型沟道层60。另外，本实施方案的d-DACFET，包括在沟道层60上通过热氧化形成的栅极绝缘膜51、在栅极绝缘膜51上形成的栅极52、在沟道层60以及SiC层50的位于栅极52两侧方的区域中分别注入n型杂质所形成的n型源极层53a以及n型漏极层53b。
然后，上述沟道层60包括杂质浓度约为1.0×1016·cm-3、厚度约为200nm的n型非掺杂层62(低浓度掺杂层)、介入在非掺杂层62中的、杂质浓度约为4.2×1018·cm-3、厚度约为10nm的n型深部δ掺杂层61(高浓度掺杂层)、以及介入在非掺杂层62中的、杂质浓度约为1.0×1018·cm-3、厚度约为10nm的n型表面部δ掺杂层63。表面部δ掺杂层63和栅极绝缘膜51相互接触。另外，在n型源极、漏极层53a、53b中杂质浓度约为1.0×1020·cm-3、n型源极、漏极层53a、53b的厚度约为350nm。p型SiC层30的p型杂质浓度约为5.0×1017·cm-3。本实施方案的d-DACFET的沟道层60具有约为2.0×1017·cm-3的平均杂质浓度，200nm的厚度。
在本实施方案中，由于可以抑制栅极绝缘膜对沟道的不良影响，栅极偏置Vg在0～20V的范围内，d-DACFET的性能(电流驱动能力等)可以达到最大。
在本实施方案中，是在第1实施方案的结构的基础上，只是设置了表面部δ掺杂层63，在第3、第4实施方案中，也是通过设置这样的表面部δ掺杂层，可以发挥本实施方案相同的效果。
第6实施方案
图11表示有关本发明第6实施方案的半导体装置(SiC-MISFET(纵型d-DACFET))的基本结构的截面图。
如该图所示，本实施方案的纵型d-DACFET，包括在具有4H-SiC结构的SiC基板的高浓度n型SiC层(漏极层)86上通过外延生长形成的外延SiC层69。外延SiC层69包括低浓度n型SiC层85、和在低浓度n型SiC层85上形成的、通过现场掺杂法调制掺杂的n型沟道层80。另外，本实施方案的纵型d-DACFET，包括在沟道层80上通过热氧化形成的栅极绝缘膜71、在栅极绝缘膜71上形成的栅极72、在沟道层80以及低浓度n型SiC层85的位于栅极72一侧方的区域中注入n型杂质所形成的n型源极层73、在低浓度n型SiC层85内注入p型杂质所形成的、包围源极层73的底面的p阱84、设置在源极层73上的源极75、设置在高浓度n型SiC层86下面的漏极76。
上述沟道层80包括杂质浓度约为1.0×1016·cm-3、厚度约为200nm的n型非掺杂层82(低浓度掺杂层)、介入在非掺杂层82中的、杂质浓度约为3.2×1018cm-3、厚度约为10nm的n型δ掺杂层81(高浓度掺杂层)。但是，δ掺杂层81和p阱84、低浓度n型SiC层85之间只相隔10nm的距离。另外，n型源极层73和高浓度n型SiC层(漏极层)86中的杂质浓度约为1.0×1020·cm-3。p阱84的p型杂质浓度约为5.0×1017·cm-3。本实施方案的纵型d-DACFET的沟道层80具有约为2.0×1017·cm-3的平均杂质浓度，200nm的厚度。
依据本实施方案的纵型d-DACFET，在具有和第1实施方案相同的效果的基础上，可以发挥纵型晶体管特有的效果。即，通过确保电流I流动的区域(参见图11所示的实线箭头)的宽度，可以流动大电流。本实施方案的纵型d-DACFET，是特别适合作为大功率用的功率晶体管的结构。
第7实施方案
图11表示有关本发明第7实施方案的半导体装置(SiC-MISFET(UMOS型d-DACFET))的基本结构的截面图。
如该图所示，本实施方案的SiC-MISFET，包括在具有4H-SiC结构的SiC基板的高浓度n型SiC层(漏极层)106以及n-型漂移层105上通过外延生长形成的外延SiC层89。外延SiC层89包括在漂移层105上形成的、通过现场掺杂法调制掺杂的n型沟道层100、p阱104。另外，本实施方案的UMOS型d-DACFET，包括在沟道层100上通过热氧化形成的栅极绝缘膜91、在栅极绝缘膜91上形成的栅极92、在沟道层100以及p阱104的位于栅极92一侧方的区域中注入n型杂质所形成的n型源极层93、设置在源极层93上的源极95、设置在高浓度n型SiC层106下面的漏极106。
上述沟道层100包括杂质浓度约为1.0×1016·cm-3、厚度约为200nm的n型非掺杂层102(低浓度掺杂层)、介入在非掺杂层102中的、杂质浓度约为3.2×1018·cm-3、厚度约为10nm的n型δ掺杂层101(高浓度掺杂层)。但是，δ掺杂层81和源极层93、p阱84、型漂移层105之间只相隔10nm的距离。另外，n型源极层93和高浓度n型SiC层(漏极层)106中的杂质浓度约为1.0×1020·cm-3。p阱104的p型杂质浓度约为5.0×1017·cm-3。本实施方案的UMOS型d-DACFET的沟道层100具有约为2.0×1017·cm-3的平均杂质浓度，200nm的厚度。
依据本实施方案的UMOS型d-DACFET，在具有和第1实施方案相同的效果的基础上，可以发挥UMOS型晶体管特有的效果。即，通过确保电流I流动的区域(参见图12所示的实线箭头)的宽度，可以流动大电流。本实施方案的UMOS型d-DACFET，是特别适合作为大功率用的功率晶体管的结构。
第8实施方案
图1表示有关本发明的实施方案的半导体装置(SiC-MISFET)的基本结构的截面图。
如该图所示，本实施方案的SiC-MISFET，包括在具有4H-SiC结构的SiC基板(图中未画出)上通过外延生长形成的区域的p型SiC层110、和在p型SiC层110上形成的n型沟道层120、在沟道层120上通过热氧化形成的栅极绝缘膜111、在栅极绝缘膜111上形成的栅极112、在沟道层120以及SiC层110的位于栅极112两侧方的区域中分别注入n型杂质所形成的n型源极层113a以及n型漏极层113b。
然后，上述沟道层120，由杂质浓度约为1.0×1018·cm-3、厚度约为10nm的n型δ掺杂层121(高浓度层)、和杂质浓度约为1.0×1016·cm-3、厚度约为50nm的n型非掺杂层122(低浓度掺杂层)交互积层所形成，并被调制掺杂。但是，沟道层120中最上面的非掺杂层122的厚度约为15nm。另外，在n型源极、漏极层113a、113b中杂质浓度约为1.0×1018·cm-3、n型源极、漏极层113a、113b的厚度约为300nm。p型SiC层110的p型杂质浓度约为1.0×1018·cm-3。
即，本实施方案的SiC-MISFET，具有包括n型源极、漏极层113a、113b、p型区域的p型SiC层110、n型沟道层120的存储型MISFET结构。然后，本实施方案的沟道层120，由n型δ掺杂层121和非掺杂层122交互积层所形成。
图14表示本实施方案的SiC-MISFET的漏极电流Id-栅极电压Vg特性的仿真结果(I-V特性曲线)图。在该图中，该图所示的I-V特性曲线，是将漏极-源极之间的电压固定在1V时的I-V特性。另外，如该图所示，在本实施方案的SiC-MISFET中，当栅极电压Vg为0时，源极电流基本上没有，表明该SiC-MISFET是常截止动作。
图15表示本实施方案的SiC-MISFET的栅极绝缘膜直下的在深度方向上的全电流密度(A/μm2)变化图。该图的仿真是将Vg-VT固定在恒定值的情况下获得的。如该图所示，如果观察从沟道层120的表面垂直向内部的电流密度分布，在深度5nm以上的区域中电流密度比较大。该深部的平均电流密度，和后述的图17相同，比以均匀浓度的第2导电型半导体层作为沟道层的MISFET中深部的平均电流密度大。因此，在沟道层120内，不容易受到由于栅极绝缘膜中的缺陷引起的界面能级陷阱的影响，可以获得大的电流密度。并且，如后所述可以确保常截止的动作。即，调制掺杂后的沟道层120构成为，从沟道层120的表面到某一深度dl的区域的表层中平均电流密度和超过沟道层120的某一深度dl的区域的深部中平均电流密度之比值，要比用均匀浓度的第2导电型半导体层置换沟道层时的两者之比值小。
常截止动作的必要条件的探讨
以下，对本申请人等所进行的求出常截止动作所必要的条件的过程进行说明。
在采用4H-SiC的反转型MISFET中，界面能级陷阱对电子输送机理的影响是深刻的。为了提高MISFET的沟道移动度，进行了各种各样的研究。特别是采用存储型MISFT，成功将沟道移动度提高到反转型MISFET的2倍。
图17表示具有包含5层δ掺杂层的调制掺杂的沟道层的存储型SiC-MISFET(符号▲)、现有的反转型SiC-MISFET(符号■)以及具有没有进行调制掺杂的均匀掺杂浓度(1.0×1016·cm-3)的沟道区域层的存储型SiC-MISFET(符号●)在深度方向上电流密度的仿真结果图。但是，在图17的符号▲的数据中，沟道层中的δ掺杂层与非掺杂层具有和本实施方案的SiC-MISFET相同的杂质浓度，而沟道层的下方区域的p型SiC层的杂质浓度为6.0×1015·cm-3。
如图17所示，在深度约5nm之前的区域(表层)中，反转型SiC-MISFET、存储型SiC-MISFET以及带调制掺杂的存储型SiC-MISFET，均表示出大致相同的电流密度分布。但是，在超过深度5nm的区域(深部)中，与反转型SiC-MISFET相比，存储型SiC-MISFET的电流密度大。这样，表明存储型SiC-MISFET的电流驱动能力比反转型SiC-MISFET大。
即，存储型SiC-MISFET的本质的意义，如图17所示，在沟道中流动的电流在深度方向的电流密度分布中，沟道区域的在深部流动的电流与在表层中流动的电流之比值，比反转型SiC-MISFET中这两者之比值增加了。这并不限定于利用SiC的SiC-MISFET，对于Si-MISFET等MISFET整体都是共同的。但是，在具有现有结构的ACCUFET等存储型SiC-MISFET中，尽管沟道移动度比较高，仍然，由于MOS界面的界面能级陷阱的影响，不能获得足够大的沟道移动度，或者功率元件中不能获得所需要的电流密度。
对此，如图17所示，在具有δ掺杂层和非掺杂层交互积层、调制掺杂的沟道层的存储型SiC-MISFET中，在深度5nm以上的区域中的电流密度与具有均掺杂的沟道区域的存储型SiC-MISFET相比有大幅度增大。即，可以认为通过对沟道层调制掺杂，可以缓解界面能级陷阱的影响，实现沟道移动度的增大。
然而，虽然通过将调制掺杂结构在SiC-MISFET的沟道区域中适用可以通过沟道移动度，根据仿真结果阈值电压为-22V，在栅极电压为0V的状态下SiC-MISFET处于导通状态，有电流流动。这样，实现在功率晶体管实用化时所要求的常截止动作是困难的。为此，本发明人等，在图13所示的p型区域的p型SiC层110中尝试通过调整p型杂质浓度改变阈值电压。
图18表示在p型区域(p型SiC层)中的杂质浓度为2.0×1017·cm-3时的δ掺杂层的数量和阈值电压VT之间的关系表。在图18中，DAC1、DAC2、DAC3、…分别表示具有δ掺杂层的数量为1层、2层、3层…的沟道层的SiC-MISFET。在图18所示数据获得的存储型SiC-MISFET中的p型区域的杂质浓度是2.0×1017·cm-3，与在图17所示数据获得的存储型SiC-MISFET中的p型区域的杂质浓度(6.0×1015·cm-3)相比，要高出30倍左右。其结果，δ掺杂层的数量为5层时，阈值电压VT上升到-8V。即，通过提高p型区域的p型杂质浓度，可以提高具有调制掺杂后的沟道层的存储型SiC-MISFET的阈值电压VT。
但是，即使在种情况下，只要阈值电压是负值，就不能实现常截止动作。在此，本发明人等，根据图18所示的数据注意到δ掺杂层的数量越少阈值电压越高的情况。即，通过提高p型区域中的p型杂质浓度，同时减少沟道层中的δ掺杂层的数量，应该可以将阈值电压VT控制在0V甚至正值上。但是，如果减少δ掺杂层的数量，将减小沟道移动度，又不能使功率元件获得所需要的电流密度。因此，需要保持高的沟道移动度的情况下，将将阈值电压VT控制在0V或者正值上。
图16表示为满足常截止条件的δ掺杂层的数量和p型区域的p型杂质浓度之间的关系图。在仿真时，沟道层中的δ掺杂层的厚度为10nm，n型杂质浓度是1.0×1018·cm-3，非掺杂层的厚度为40nm，n型杂质浓度是1.0×1016·cm-3。如该图所示，当δ掺杂层的数量越多，如果不提高p型区域的p型杂质浓度，就不能确保常截止动作。
图19表示对本发明的常截止的半导体元件进行最佳设计时的沟道层中的δ掺杂层的数量和采用这时的p型区域的浓度的元件的沟道移动度之间的关系的仿真结果图。如该图所示，δ掺杂层的数量为1层、2层时，由于沟道移动度低，不能获得足够高的电流密度。另一方面，δ掺杂层的数量为5层和4层也只能获得相同的沟道移动度。另外，如果在6层以上，相反会降低沟道移动度。因此，表明为了使沟道移动度最大，需要使δ掺杂层的数量在适当的范围。
功率元件中常截止动作的条件
综合以上的仿真结果，确保作为功率元件的功能、并且确保常截止动作的条件如下形成。上述仿真结果均是针对具有由δ掺杂层和非掺杂层交互积层的多重δ掺杂层所构成的沟道层的存储型SiC-MISFET进行的。但是，一般讲，对于采用SiC以外的半导体材料的存储型SiC-MISFET，也具有和上述各特性相同的倾向的特性。作为调制掺杂后的沟道层的结构，并不是必须要具有由δ掺杂层(高浓度掺杂层)和非掺杂层(低浓度掺杂层)交互积层的结构。并且，沟道层不需要只由n型半导体层、或者只由p型半导体层所构成，也可以使n型半导体层和p型半导体层混存。但是，沟道层在平均、或者整体上看，必须是p型区域和反导电型。
为此，在本发明中，作为存储型SiC-MISFET的结构，以具有第1导电型(p型)区域(图13中p型SiC层110)、和设置在p型区域上的平均上为第2导电型(n型)的杂质浓度不均匀的调制掺杂的沟道层为前提。然后，在该前提下，对可以实现高沟道移动度和常截止动作的条件进行说明。
首先，图17表明，在反转型SiC-MISFET和存储型SiC-MISFET中，在某一深度dl(图5中的深度5nm)之前，表示出相同的电流密度分布。为此，在某一深度dl之前的电流量、和比某一深度dl深的区域中的电流量之间的比值，如果比具有均匀掺杂的沟道层的存储型SiC-MISFET小，可以避免界面能级陷阱的影响，获得高电流量。
在此，第1导电型半导体区域为p型区域，调制掺杂后的沟道层为n型沟道层。然后，在p型区域中p型杂质浓度为Np+，n型沟道层中平均的n型杂质浓度为NaV，在具有具有由δ掺杂层和非掺杂层交互积层的沟道层时，沟道层整体中的平均杂质浓度为NaV。这时，根据图4的δ掺杂层的数量和p型区域的杂质浓度之间的关系，为了确保常截止动作，沟道层的平均第2导电型杂质浓度的绝对值高时，与此相应，需要将第1导电型半导体区域的第1导电型杂质的浓度提高。
满足上述条件的调制掺杂方案的实现方法，可以考虑几种。但是，作为器件的设计方针，在MISFET中，沟道导通时，即Vg-VT固定在正值时，如果在栅极绝缘膜直下流动的电流中，使沟道层的从表面到上述某一深度dl之间的区域(表层)中的平均电流密度、和某一深度dl下方的区域(深部)中的平均电流密度之间的比值减小那样，调整沟道层以及p型区域的杂质浓度，可以不容易受到界面能级陷阱的影响，获得高的沟道移动度。即，只要使表层中的电流密度和深部中的电流密度之间的比值，比沟道层的杂质浓度分布均匀时的情况下要小即可。在此，某一深度dl，是指存储型SiC-MISFET处于导通状态下图17所示反转型SiC-MISFET和存储型SiC-MISFET具有相同电流密度的区域的深度。在上述实施方案中，某一深度dl为5nm。
例如，如果沟道层的大半为n型半导体层，与栅极绝缘膜相接的最上层为p型的薄半导体层，则在沟道层中的深部有沟道电流流动，可以提高沟道移动度。
在此，作为最容易进行VT(阈值电压)控制的调制掺杂的沟道层，是将δ掺杂层(高浓度掺杂层)和非掺杂层(低浓度掺杂层)交互积层构成的沟道层。在沟道层中假定δ掺杂层和非掺杂层重复数为m(m为整数)，非掺杂层的厚度为Ls(nm)时的杂质浓度为Nn-(/cm3)。另外，δ掺杂层的厚度用半值Lδ(nm)表示，杂质浓度为Nn+(/cm3)。但是，非掺杂层(低浓度掺杂层)的杂质浓度在δ掺杂层(高浓度掺杂层)的杂质浓度的1/10以下。这时，通过使下式(8)成立那样，
(Ls×Nn-+Lδ×Nn+×m)/(Ls+Lδ×m)≤Np+    (8)对各参数进行设计，可以容易实现常截止型MISFET。
即，图16表示Lδ＝10、Ls＝40、Nn-＝1.0×1016·cm-3、Nn+＝1.0×1018·cm-3时的δ掺杂层的数量和p型区域的p型杂质浓度之间的关系图。图16表明，当p型区域的p型杂质浓度为2.0×1017·cm-3时，为了满足常截止的条件，δ掺杂层的数量必须为1层。但是，当p型区域的p型杂质浓度为1.0×1018·cm-3时，即使δ掺杂层的数量为4层或者5层，都可以容易满足常截止条件。
另一方面，如果提高p型区域的p型杂质浓度，虽然可以提高阈值电压VT，在存储型MISFET处于导通状态下，如果沟道层的从表面到上述某一深度dl之间的区域(表层)中的电流密度、和某一深度dl下方的区域中的电流密度之间的比值过大，将减少沟道移动度。即，图15表明，即使增大δ掺杂层的数量的，只是只是多余增加δ掺杂层的数量，在深部流动的电流减少，而且沟道移动度，也如图19所示反而减小。
此外，图15的虚线所示，通过使多重δ掺杂层的各δ掺杂层的杂质浓度越到深度越高，可以在深部施加大的电场，而在表面只施加小的电场，和第1实施方案等同样，可以更加提高沟道层的表面区域中的电流密度。
其它实施方案
在上述仿真和实施方案中，虽然只是对由第1导电型半导体区域为p型区域，调制掺杂后的沟道层为平均上为n型半导体层构成的情况进行了说明，本发明的存储型MISFET，也可以是由n型区域，和平均上为p型半导体层构成的调制掺杂的沟道层的结构。这时，源极、漏极层为p型半导体层。
进一步，在本实施方案中，虽然是将本发明在面接触型的MISFET中适用的例子进行了说明，即使将本发明适用于漏极设置在基板背面的纵型的功率MISFET中，也可以获得本实施方案相同的效果。
本发明的存储型MISFET的结构，是对于采用以例如碳化硅为代表的宽带隙半导体的存储型SiC-MISFET特别有效的结构。作为适用本发明的宽带隙半导体，除了SiC以外，有GaN、AlGaN、AlN、GaAs、AlGaAs等比Si更宽带隙的半导体，均也可以适用。
本发明的半导体装置，可以在电子机器中搭载的存储型MISFET、ACCUFET、纵型MISFET等器件，特别是处理高频信号的器件、和功率器件中利用。

Claims (26)

1.一种半导体装置，其特征是包括
半导体基板；
在所述半导体基板的至少一部分上设置的第1导电型半导体区域；
形成在所述第1导电型半导体区域上、具有不均匀的杂质浓度分布的、平均上是第2导电型的、经调制掺杂的沟道层；
在所述沟道层上形成的栅极绝缘膜；
在所述栅极绝缘膜上形成的栅极；以及
设置在所述第1导电型半导体区域中的所述栅极的侧方上的第2导电型的源极层，
假定在所述沟道层中距离表面的深度为y，在深度方向上杂质浓度为深度y的函数N(y)，沟道层的平均杂质浓度为Ncm，所述沟道层中杂质浓度在深度方向上分布的重心深度yc由下式表示时，
yc＝|{∫N(y)·y·dy}/Ncm|假定沟道层整体的厚度为Tch，则使构成的沟道层满足下式
yc≥Tch/2。
2.根据权利要求1所述的半导体装置，其特征是所述半导体基板是SiC基板。
3.根据权利要求1所述的半导体装置，其特征是当所述栅极的电位约为0时，
所述沟道层构成为由从所述栅极绝缘膜开始延伸的耗尽层、和从所述第1导电型半导体区域开始延伸的耗尽层所夹断。
4.根据权利要求3所述的半导体装置，其特征是所述沟道层的厚度Tch，当把所述第1导电型半导体区域中第1导电型杂质的浓度绝对值设为|Nbs|、所述沟道层的平均杂质浓度的绝对值设为|Ncm|、真空的介电常数设为εs，元电荷设为q，基层层的杂质浓度设为Nbs，沟道层的表面势能设为φms，栅极绝缘膜中的电荷设为Q，栅极绝缘膜的容量设为Cox，沟道层与第1导电型半导体层之间的内部电位差设为Vb1时，则满足下式关系。
Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]
      +√[(2εs/q)(1/Ncm){φms-(Q/Cox)}]
5.根据权利要求4所述的半导体装置，其特征是所述第1导电型半导体区域中第1导电型杂质浓度的绝对值|Nbs|、比所述沟道层的平均上第2导电型杂质浓度的绝对值|Ncm|要高。
6.根据权利要求4或5所述的半导体装置，其特征是所述沟道层具有包含第2导电型杂质的高浓度掺杂层、和杂质浓度在所述高浓度掺杂层的最大浓度的1/10以下的第2导电型的低浓度掺杂层。
7.根据权利要求6所述的半导体装置，其特征是所述高浓度掺杂层是设置在所述沟道层的中间位置的下方的δ掺杂层。
8.根据权利要求7所述的半导体装置，其特征是所述δ掺杂层的厚度在10nm以下。
9.根据权利要求7所述的半导体装置，其特征是所述第1导电型半导体区域的第1导电型杂质浓度，提高到使所述δ掺杂层在浓度分布中到所述栅极侧的杂质浓度的低的曲线部分为止可以耗尽化的程度。
10.根据权利要求7所述的半导体装置，其特征是所述δ掺杂层的所述第1导电型半导体区域侧的端部，距离所述第1导电型半导体区域不超过20nm。
11.根据权利要求7所述的半导体装置，其特征是当在所述栅极上施加的电压约为0V时，在所述沟道层中，使从所述栅极侧开始延伸的耗尽层、和从所述第1导电型半导体区域开始延伸的耗尽层，在所述δ掺杂层的浓度分布中所述栅极侧的杂质浓度的低的曲线的区域中相互接触，产生夹断。
12.根据权利要求11所述的半导体装置，其特征是所述波脚区域的夹断点处的杂质浓度在所述低浓度掺杂层的杂质浓度以上，而在所述δ掺杂层的最大浓度以下。
13.根据权利要求11所述的半导体装置，其特征是当在所述栅极上施加从0V开始向成为沟道导通状态的电压时，进行沟道的打开动作，使得从夹断点的δ掺杂层的所述波脚部分开始张开，直到耗尽层扩展到所述沟道层和所述栅极绝缘膜之间的界面。
14.根据权利要求6所述的半导体装置，其特征是所述高浓度掺杂层是设置在所述沟道层的中间位置的下方的一个深部δ掺杂层，
还具有设置在所述沟道层的中间位置的上方的表面部δ掺杂层。
15.根据权利要求14所述的半导体装置，其特征是所述表面部δ掺杂层的杂质浓度，比所述深部δ掺杂层的杂质浓度低。
16.根据权利要求6所述的半导体装置，其特征是所述高浓度掺杂层是从下方开始向上方杂质浓度减少的倾斜掺杂层。
17.根据权利要求16所述的半导体装置，其特征是当在所述栅极上施加的电压约为0V时，在所述沟道层中，使从所述栅极侧开始延伸的耗尽层、和从所述第1导电型半导体区域开始延伸的耗尽层，在所述倾斜掺杂层的杂质浓度分布中的倾斜区域中相互接触，产生夹断。
18.根据权利要求6所述的半导体装置，其特征是所述高浓度掺杂层是与所述第1导电型半导体区域相接设置的、具有大致均匀杂质浓度的均匀掺杂层。
19.根据权利要求18所述的半导体装置，其特征是所述均匀掺杂层使从所述第1导电型半导体区域开始延伸的耗尽层停止，使夹断点的位置保持大致恒定。
20.根据权利要求19所述的半导体装置，其特征是所述均匀掺杂层的杂质浓度在所述第1导电型半导体区域的杂质浓度以上。
21.根据权利要求19所述的半导体装置，其特征是假定所述均匀掺杂层的杂质浓度为Ns，则所述均匀掺杂层的的厚度Tds具有满足下式
Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)
    ·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]的厚度。
22.根据权利要求19所述的半导体装置，其特征是假定所述沟道层的低浓度掺杂层中的杂质浓度为Nud，则所述低浓度掺杂层的厚度Tud具有满足下式
Tud≤√[(2cs/q)(1/Nud){φms-(Q/Cox)}]的厚度。
23.根据权利要求22所述的半导体装置，其特征是所述沟道层整体的厚度Tud+Tds，具有满足下式
Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]
         +√[(2εs/q)(1/Nud){φms-(Q/Cox)}]的厚度。
24.根据权利要求19～23中任一项所述的半导体装置，其特征是当在所述栅极上施加约0V的电压时，在从所述均匀掺杂层向所述低浓度掺杂层的杂质浓度分布的迁移区域中，使从所述栅极侧开始延伸的耗尽层、和从所述第1导电型半导体区域开始延伸的耗尽层，相互接触，产生夹断。
25.根据权利要求4～24中任一项所述的半导体装置，其特征是当在所述栅极上施加的电压为Vg，阈值电压为Vt，Vg-Vt的绝对值在0V以上5V以下的范围内时，在沟道层的中间位置下方的区域中的电流比沟道层的所述中间位置上方的区域中流动的电流要多。
26.根据权利要求1～25中任一项所述的半导体装置，其特征是进一步包括在所述半导体基板的下部通过掺杂高浓度的第2导电型杂质而构成的漏极层，
起到纵型MISFET的作用。
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