CN101312187B - 半导体器件逻辑电路 - Google Patents
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Abstract
公开了一种半导体器件逻辑电路，其中的半导体器件的结构之中，栅极沟道层中与源极和漏极中的带电离子为相同型态。栅极沟道层与两侧的源极和漏极之间的隔离无需依靠PN节，可以更加有效的利用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层厚度；在降低电压的同时，能达到所需的饱和电流，适用于制作更小与密度更高的半导体器件逻辑电路。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种金属氧化物半导体(MOS)器件的基础结构与运作原则以及由其组成的逻辑电路。
背景技术
传统半导体器件逻辑电路中的MOS器件结构，栅极沟道层的掺杂物与两侧的源极和漏极的掺杂物为不同型的带电离子型态，可参考Handbook of Semiconductor Manufacturing Technology，Edited by YoshioNishi and Robert Doering，publisher Marcel Dekker，Inc.in2000.Chapter5，by Robert B.Simonton，Walter Class，Yuri Erokhin，Michael Mack，andLeonard Rubin。图1是现有技术半导体器件的结构示意图。如图1所示的半导体器件100，半导体衬底101上依次形成有隔离浅沟槽102，P阱103与N阱104。在P阱103内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层105，介电层106和栅极107，源极与漏极的轻掺杂区108，源极与漏极的袋掺杂区109，以及栅极107两侧的间隙壁110，和源极与漏极的重掺杂区111，以及源极、漏极与栅极的连接界面层112。在N阱104内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层105’，介电层106’和栅极107’，源极与漏极的轻掺杂区108’，源极与漏极的袋掺杂区109’，以及栅极107’两侧的间隙壁110’，和源极与漏极的重掺杂区111’，以及源极、漏极与栅极的连接界面层112’。
在实际的应用与制作工艺上，由于栅极与源/漏极工程设计的考虑，栅极沟道层105与105’的形成可使用多次离子注入以形成反阱掺杂离子浓度分布；以控制阈值电压与亚阈值(Subthreshold)漏电流。可参考美国麻省理工学院的研究论文(Dimitri A.Antoniadis and James E.Chung，1991IEEE IEDM Technical Digest，第21-24页)，或法国格勒诺布尔通讯实验室的研究论文(T.Skotnicki & P.Bouillon，1996IEEE Symposium onVLSI Technology Technical Digest，第152-153页)与(Tomasz Skotnicki，Gerard Merckel，and Thierry Pedron，March1988，IEEE Electron DeviceLetters，Vol.9，No.2，第109-112页)。轻掺杂源/漏极108与108’可避免热载流离子效应，源/漏极的袋掺杂区109与109’可降低穿通漏电流，重掺杂源/漏极111与111’提供与外界连接的低电阻欧姆接触界面112与112’。较栅极沟道层为深的P阱103与N阱104的作用，一方面可降低衬底漏电流，另一方面将NMOS与PMOS隔离，以避免在NMOS与PMOS之间形成闩锁(latch-up)效应，使用多次离子注入P阱103与N阱104层，可以达到双重和更佳效果。有些应用，在P阱103与N阱104层更深处形成深P阱与深N阱(图1中未示出)；其用途包含避免宇宙射线引起的储存器乱码，可参考美国国际商业机械公司的研究专辑(IBM Journal of Research andDevelopment，Vol.40，No.1，January1996，第3-129页)。在同时包含模拟与数字讯号的晶片上，可降低数字讯号与模拟讯号之间的干扰，可参考美国史坦福大学整合系统中心的研究论文(David K.Su，Marc J.Loinaz，Shoichi Masui，Bruce A.Wooley，IEEE Journal of Solid-State Circuits，Vol.28，No.4，April1993，第420-430页)。
离子注入工艺是在半导体衬底中形成P型阱或N型阱，以及形成NMOS元件的栅极沟道层与源/漏极的轻掺杂区与源/漏极的袋掺杂区和源/漏极的重掺杂区，形成PMOS元件的栅极沟道层与源/漏极的轻掺杂区与源/漏极的袋掺杂区和源/漏极的重掺杂区的最常用方法。决定离子注入的深度和浓度分布的参数为离子的加速能量，离子的单位面积密度，离子注入角度，高温退火时所使用的温度和时间。高温退火的作用可以修补因高能量离子碰撞造成的缺陷，调整离子浓度的分布，同时将注入的离子激发。可参考美国史坦福大学电子中心的研究论文，James F.Gibbons IEEE Proceedings，Vol.56，No.3，March1968，第295-319页，与James F.Gibbons IEEE Proceedings，Vol.60，No.9，September1972，第1062-2006页。由于MOS元件在缩小过程中的要求，离子注入技术已延伸到更低和更高的能量，更高的单位面积密度。同时，高温退火所使用的温度也逐步降低，时间也缩短。可参考Source Drain and Wells by HiroshiIwai(Tokyo Institute of Technology)，1999IEDM Short Course onSub-100nm CMOS，Organizer：Mark Bohr，Washington，D.C.，USA。
传统的MOS半导体器件结构，基本上NMOS置于P阱内，PMOS置于N阱内；源/漏极与栅极沟道层则使用不同型导电离子。在无外加纵向电压的状态下，源/漏极在外加横向电压的作用下，由于通道之间的反向PN节，不传导电流。利用栅极沟道层在纵向外加电场的影响下，转换成反型导电离子的特性，形成电流通道。由于PN节的特性，在反型导电离子的界面层形成离子耗尽区。该离子耗尽区会影响到外加纵向电压所产生的反型导电离子数量，一部分外加电压虚耗在形成离子耗尽区。
上述具有间隙壁的MOS半导体元件结构成为半导体技术发展的推动力。半导体制造技术向着栅极沟道尺寸越做越小与外加电压愈来愈低的方向发展，传统的MOS结构采用愈来愈薄的介电质层，以加强电场的效应，并提高栅极沟道层的掺杂离子浓度，以控制饱和电流与漏电流。随着元件沟道长度的缩短，要求的掺杂源/漏极深度也愈来愈浅。可以用来控制反向PN节离子耗尽区的空间也愈来愈少。具有三面离子耗尽区的传统的MOS半导体器件，可利用的空间快速下降，在外加电压降低的情况，饱和电流将无法达到预期的数值。
发明内容
一种半导体器件逻辑电路，其中的半导体器件的结构之中，栅极沟道层与两侧的源极和漏极之间的隔离无需依靠PN节，可以更加有效的利用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层厚度；在降低电压的同时，能达到所需的饱和电流，适用于制作更小与密度更高的半导体器件逻辑电路。
为达到上述目的，提供了一种半导体器件逻辑电路，包括串联的第一PMOS器件(10)和第二PMOS器件(20)，以及并联的第一NMOS器件(30)和第二NMOS器件(40)；所述第一PMOS器件(10)的源极(12)接至高电位端(37)，所述第一PMOS器件(10)的漏极(13)与所述第二PMOS器件(20)的源极(22)相连；所述第一PMOS器件(10)的栅极(11)与所述第一NMOS器件(30)的栅极(31)相连后接至输入端(34)；所述第二PMOS器件(20)的栅极(21)与所述第二NMOS器件(40)的栅极(41)相连后接至输入端(35)；所述第二PMOS器件(20)的漏极(23)接输出端(36)；所述第一NMOS器件(30)的漏极(32)与第二NMOS器件(40)的漏极(42)相连后接输出端(36)，所述第一NMOS器件(30)的源极(33)与所述第二NMOS器件(40)的源极(43)相连后接低电位端(38)；所述第一PMOS器件(10)和第二PMOS器件(20)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；所述第一NMOS器件(30)和第二NMOS器件(40)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态。
优选地，所述第一PMOS器件(10)和第二PMOS器件(20)的栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述第一PMOS器件(10)和第二PMOS器件(20)的源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
优选地，所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
优选地，所述栅极沟道层中离子掺杂物的浓度为1E14到1E15/cm3。
优选地，所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
优选地，第一NMOS器件(30)和第二NMOS器件(40)的栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。第一NMOS器件(30)和第二NMOS器件(40)的源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
优选地，所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
优选地，所述栅极沟道层中离子掺杂物的浓度为1E14到1E15/cm3。
优选地，所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
优选地，所述第一PMOS器件(10)和第二PMOS器件(20)置于N型阱中。所述N型阱中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述N型阱中离子掺杂物的浓度为1E16到2E19/cm3。所述第一NMOS器件(30)和第二NMOS器件(40)置于P型阱中。所述P型阱中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述P型阱中离子掺杂物的浓度为1E16到2E19/cm3。
与现有技术相比，上述技术方案具有以下优点：
半导体器件逻辑电路中的半导体器件在衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。栅极沟道层与两侧的源极和漏极之间的隔离无需依靠PN节，栅极沟道层在较小的纵向外加电场的影响下，不需要转换成反型导电离子，即可形成电流通道。从结构上来分析，本发明的半导体器件相当于传统的半导体器件之栅极沟道层长度等于零的情况。本发明提供的半导体器件结构只在沟道与底层P阱或N阱之间有一纵向的PN节，加上利用同型带电离子的栅极沟道与源/漏极，离子耗尽区的空间大为减少，在外加电压降低的情况，亦可达到预期的饱和电流数值。由于栅极沟道层与两侧的源极和漏极之间的隔离无需PN节，直接利用同型离子在不同掺杂物浓度所产生的电位差来隔离，可以降低外加工作电压。本发明半导体器件逻辑电路在外加电压为0.4到0.6伏特即可运作，由于不需要经过形成反型导电离子，因此在较低的电场作用下即可完成电子传输，速度可以更快。在外加电压的作用下，由于没有离子耗尽区，电场更均匀的分布于整个沟道，使热载流离子效应大大的降低，因此可以使用较大范围的源极/漏极和栅极沟道层的掺杂离子浓度与较大范围的栅极介电层厚度，简化了半导体器件制程。
附图说明
通过附图中所示的优选实施例的更具体说明，本发明上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
图1为现有技术半导体器件的结构示意图；
图2为根据本发明实施例的半导体器件结构示意图；
图2A至图2B为图2所示半导体器件工作原理示意图；
图3为根据本发明实施例的半导体器件逻辑电路结构示意图。
所述示意图只是实例，其在此不应限制本发明保护的范围。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明的本质在于半导体器件结构的基础原则的改变，即衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。利用离子注入掺杂离子浓度的差异造成的电位势垒形成源极经栅极到漏极之间的隔离。由于结构内没有PN节，电位势垒低于通常含有PN节的0.7伏特，对应的运作区域电位变化，低于半导体的能带间隙的一半；以硅为衬底的半导体为例，约为0.55伏特。所述半导体器件的外加运作电压，可降低至0.4到0.6伏特。
图2为本发明逻辑电路的半导体器件结构示意图。图2为本发明逻辑电路的半导体器件结构示意图。参见图2所示的半导体器件结构200，半导体衬底201上依次形成有隔离浅沟槽202，P型阱203与N型阱204。在P型阱203内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层205，介电层206和栅极207，源极与漏极的掺杂区208与208”，和源极、漏极与栅极的连接界面层212。在N型井204内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层205’，介电层206’和栅极207’，源极与漏极的掺杂区208’与208”’，和源极、漏极与栅极的连接界面层212’。所述半导体衬底201为硅、或四价元素物质、或三价与五价元素的混合物。
在上述NMOS元件中，栅极沟道层205与两侧的源极与漏极的掺杂区208与208”中的带电离子为相同型态。所述栅极沟道层205中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种，离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极的掺杂区208与208”中也包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种，离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层212为金属硅化物，所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
在上述PMOS元件中，栅极沟道层205’中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述栅极沟道层205’中离子掺杂物的浓度为1E14到2E17/cm3。在所述源极和漏极的掺杂区208’与208”’中也包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极的掺杂区208’与208”’中离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层212’为金属硅化物，所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
本发明半导体器件的工作原理，参见图2A所示的能带图。为了便于说明，图2A中所示为本发明半导体器件的各区间导电能带的关系，即图2中位于P型阱203内的NMOS元件的源极208、栅极沟道层205、与漏极208“之间的导电区能带图。本图对应于图2中栅极沟道层205的掺杂离子浓度远低于源极208与漏极208”的情况。在无外加电压的热平衡状态下，半导体器件结构各区间的费米能阶为相同，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒220。在此条件下，实线208，205，208”表示各区间的导电区能带。漏极在外加正电压221时，漏极的导电区能带208”移至223，栅极沟道层的导电区能带205与源极的导电区能带208无变化，半导体器件处於不导电状态。当栅极有一外加电压222时，如果所加为负电压，电子被排斥远离沟道层，对应于栅极沟道层导电区能带205沿224方向加大栅极沟道层与源极导电区能带差，半导体器件处于不导电状态。如果所加为正电压，电子被吸引至沟道层，对应于栅极沟道层导电区能带205沿222方向变化，势垒降低，当电压达到阈值电压，如图中225虚线所示，半导体器件处於导电状态。电子从源极流向漏极，电流方向则为从漏极流向源极。
位于N型阱204内的PMOS元件的能带图如图2B所示。图2B所示为图2中源极208’”、栅极沟道层205’、与漏极208’之间的导电区能带图，本图对应于图2中栅极沟道层205’的掺杂离子浓度远低于源极208’”与漏极208’的情况。在无外加电压的热平衡状态下，半导体器件结构各区间的费米能阶为相同，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒230。在此条件下，实线208”’，205’，208’表示各区间的导电区能带。源极在外加正电压231时，源极的导电区能带208”’移至233，栅极沟道层的导电区能带205’与漏极的导电区能带208’无变化，半导体器件处于不导电状态。当栅极有一外加电压232时，如果所加为正电压，空穴被排斥远离沟道层，对应于栅极沟道层导电区能带205’沿234方向加大栅极沟道层与漏极导电区能带差，半导体器件处于不导电状态。如果所加为负电压，空穴被吸引至沟道层，对应于栅极沟道层导电区能带205’沿232方向变化，势垒降低，当电压达到阈值电压，如图中235虚线所示，半导体器件处于导电状态。空穴从源极流向漏极，电流的方向亦为从源极流向漏极。
图3为本发明半导体器件逻辑电路结构示意图。如图3所示，本发明的半导体器件逻辑电路，包括串联的PMOS器件10和PMOS器件20，以及并联的NMOS器件30和NMOS器件40；PMOS器件10的源极12接至高电位端37，PMOS器件10的漏极13与PMOS器件20的源极22相连；PMOS器件10的栅极11与NMOS器件30的栅极31相连后接至输入端34；PMOS器件20的栅极21与NMOS器件40的栅极41相连后接至输入端35；PMOS器件20的漏极23接输出端36；NMOS器件30的漏极32与NMOS器件40的漏极42相连后接输出端36，NMOS器件30的源极33与NMOS器件40的源极43相连后接低电位端38；其中，PMOS器件10和PMOS器件20的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；NMOS器件30和NMOS器件40的栅极沟道层中与源极和漏极中的主要带电离子为相同型态。
优选地，PMOS器件10和PMOS器件20的栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。在其它实施例中，所述栅极沟道层中离子掺杂物的浓度为1E14到1E15/cm3。
优选地，PMOS器件10和PMOS器件20的源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
优选地，NMOS器件30和NMOS器件40的栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。在其它实施例中，所述栅极沟道层中离子掺杂物的浓度为1E14到1E15/cm3。
优选地，NMOS器件30和NMOS器件40的源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
优选地，PMOS器件10和PMOS器件20置于N型阱中。N型阱中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。N型阱中离子掺杂物的浓度为1E16到2E19/cm3。
NMOS器件30和第二NMOS器件40置于P型阱中。P型阱中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述P型阱中离子掺杂物的浓度为1E16到2E19/cm3。
上述逻辑电路，当输入端34和35的电压不同时为低电平时，因为彼此并联的NMOS器件30和40中至少有一个处于“导通”的状态，使输出端36电位与低电位端38相同，输出端36为逻辑“0”；当输入端34和35同时为低电平时，由于两个NMOS器件均处于“截止”的状态，且两个PMOS器件均处于“导通”的状态，输出端36的电压将与高电位端37的电压相同，输出端36为高电平，使输出的逻辑为“1”。因此，本发明的半导体器件逻辑电路为或非(NOR)门逻辑电路，其真值表见表1。
表1：
虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种半导体器件逻辑电路，包括串联的第一PMOS器件(10)和第二PMOS器件(20)，以及并联的第一NMOS器件(30)和第二NMOS器件(40)；所述第一PMOS器件(10)的源极(12)接至高电位端(37)，所述第一PMOS器件(10)的漏极(13)与所述第二PMOS器件(20)的源极(22)相连；所述第一PMOS器件(10)的栅极(11)与所述第一NMOS器件(30)的栅极(31)相连后接至输入端(34)；所述第二PMOS器件(20)的栅极(21)与所述第二NMOS器件(40)的栅极(41)相连后接至输入端(35)；所述第二PMOS器件(20)的漏极(23)接输出端(36)；所述第一NMOS器件(30)的漏极(32)与第二NMOS器件(40)的漏极(42)相连后接输出端(36)，所述第一NMOS器件(30)的源极(33)与所述第二NMOS器件(40)的源极(43)相连后接低电位端(38)；其特征在于：所述第一PMOS器件(10)和第二PMOS器件(20)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；所述第一NMOS器件(30)和第二NMOS器件(40)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；其中，第一PMOS器件(10)和第二PMOS器件(20)、第一NMOS器件(30)和第二NMOS器件(40)的衬底为硅，所述栅极沟道层中离子掺杂的浓度为1E14到1E15/cm3，所述源极和漏极中离子掺杂浓度为1E19到4E21/cm3，在无外加电压热平衡状态下，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒，低于半导体的能带间隙的一半。
2.根据权利要求1所述的半导体器件逻辑电路，其特征在于：所述第一PMOS器件(10)和第二PMOS器件(20)的栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
3.根据权利要求1所述的半导体器件逻辑电路，其特征在于：所述第一PMOS器件(10)和第二PMOS器件(20)的源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
4.根据权利要求1所述的半导体器件逻辑电路，其特征在于：第一NMOS器件(30)和第二NMOS器件(40)的栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
5.根据权利要求1所述的半导体器件逻辑电路，其特征在于：第一NMOS器件(30)和第二NMOS器件(40)的源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
6.根据权利要求1所述的半导体器件逻辑电路，其特征在于：所述第一PMOS器件(10)和第二PMOS器件(20)置于N型阱中。
7.根据权利要求6所述的半导体器件逻辑电路，其特征在于：所述N型阱中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
8.根据权利要求7所述的半导体器件逻辑电路，其特征在于：所述N型阱中离子掺杂物的浓度为1E16到2E19/cm3。
9.根据权利要求1所述的半导体器件逻辑电路，其特征在于：所述第一NMOS器件(30)和第二NMOS器件(40)置于P型阱中。
10.根据权利要求9所述的半导体器件逻辑电路，其特征在于：所述P型阱中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
11.根据权利要求10所述的半导体器件逻辑电路，其特征在于：所述P型阱中离子掺杂物的浓度为1E16到2E19/cm3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2007100409846A CN101312187B (zh) | 2007-05-21 | 2007-05-21 | 半导体器件逻辑电路 |
Applications Claiming Priority (1)
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| CN101312187A CN101312187A (zh) | 2008-11-26 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101312187B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1004777B (zh) * | 1984-12-03 | 1989-07-12 | 株式会社日立制作所 | 半导体集成电路器件及其制造工艺 |
| CN1484862A (zh) * | 2001-09-14 | 2004-03-24 | 松下电器产业株式会社 | 半导体装置 |
| CN1828901A (zh) * | 2005-03-02 | 2006-09-06 | 株式会社东芝 | 半导体大规模集成电路及半导体大规模集成电路制造方法 |
-
2007
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| CN1004777B (zh) * | 1984-12-03 | 1989-07-12 | 株式会社日立制作所 | 半导体集成电路器件及其制造工艺 |
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| Publication number | Publication date |
|---|---|
| CN101312187A (zh) | 2008-11-26 |
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