CN101246903A - 半导体器件及其制作方法 - Google Patents
半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN101246903A CN101246903A CNA2007100376791A CN200710037679A CN101246903A CN 101246903 A CN101246903 A CN 101246903A CN A2007100376791 A CNA2007100376791 A CN A2007100376791A CN 200710037679 A CN200710037679 A CN 200710037679A CN 101246903 A CN101246903 A CN 101246903A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- channel layer
- source electrode
- alloy
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其制作方法，所述半导体器件包括半导体衬底，位于半导体衬底上的栅极、栅极介电层、位于栅极介电层上的栅极，以及半导体衬底内位于栅极沟道层两侧的源极和漏极。本发明半导体器件的特征在于衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。利用栅极沟道层半导体衬底上掺杂离子浓度与源极和漏极掺杂离子浓度的差异；源/漏极在外加横向电压的作用下，栅极沟道的电子或空穴束缚于不导电的状态。在纵向外加电场的影响下而处于自由移动状态，电子迁移率随横向电场而极快加速，以控制源极和漏极之间的电导率。本发明半导体器件可以提供更快速，供电压更低，与密度更高的半导体元件。
Description
技术领域
本发明涉及半导体器件及其制作方法，特别涉及一种金属氧化物半导体(MOS)器件的基础结构与运作原则。
背景技术
传统的MOS半导体器件结构，栅极沟道层的掺杂物与两侧的源极和漏极的掺杂物为不同型的带电离子型态，可参考Handbook ofSemiconductor Manufacturing Technology，Edited by Yoshio Nishi andRobert Doering，publisher Marcel Dekker，Inc.in 2000.Chapter 5，by RobertB.Simonton，Walter Class，Yuri Erokhin，Michael Mack，and LeonardRubin。图1是现有技术半导体器件的结构示意图。如图1所示的半导体器件100，半导体衬底101上依次形成有隔离浅沟槽102，P阱103与N阱104。在P阱103内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层105，介电层106和栅极107，源极与漏极的轻掺杂区108，源极与漏极的袋掺杂区109，以及栅极107两侧的间隙壁110，和源极与漏极的重掺杂区111，以及源极、漏极与栅极的连接界面层112。在N阱104内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层105’，介电层106’和栅极107’，源极与漏极的轻掺杂区108’，源极与漏极的袋掺杂区109’，以及栅极107’两侧的间隙壁110’，和源极与漏极的重掺杂区111’，以及源极、漏极与栅极的连接界面层112’。
在实际的应用与制作工艺上，由于栅极与源/漏极工程设计的考虑，栅极沟道层105与105’的形成可使用多次离子注入以形成反阱掺杂离子浓度分布；以控制阈值电压与亚阈值(Subthreshold)漏电流。可参考美国麻省理工学院的研究论文(Dimitri A.Antoniadis and James E.Chung，1991 IEEE IEDM Technical Digest，第21-24页)，或法国格勒诺布尔通讯实验室的研究论文(T.Skotnicki & P.Bouillon，1996IEEE Symposium onVLSI Technology Technical Digest，第152-153页)与(Tomasz Skotnicki，Gerard Merckel，and Thierry Pedron，March 1988，IEEE Electron DeviceLetters，Vol.9，No.2，第109-112页)。轻掺杂源/漏极108与108’可避免热载流离子效应，源/漏极的袋掺杂区109与109’可降低穿通漏电流，重掺杂源/漏极111与111’提供与外界连接的低电阻欧姆接触界面112与112’。较栅极沟道层为深的P阱103与N阱104的作用，一方面可降低衬底漏电流，另一方面将NMOS与PMOS隔离，以避免在NMOS与PMOS之间形成闩锁(latch-up)效应，使用多次离子注入P阱103与N阱104层，可以达到双重和更佳效果。有些应用，在P阱103与N阱104层更深处形成深P阱与深N阱(图1中未示出)；其用途包含避免宇宙射线引起的储存器乱码，可参考美国国际商业机械公司的研究专辑(IBM Journal of Research andDevelopment，Vol.40，No.1，January 1996，第3-129页)。在同时包含模拟与数字讯号的晶片上，可降低数字讯号与模拟讯号之间的干扰，可参考美国史坦福大学整合系统中心的研究论文(David K.Su，Marc J.Loinaz，Shoichi Masui，Bruce A.Wooley，IEEE Journal of Solid-State Circuits，Vol.28，No.4，April 1993，第420-430页)。
离子注入工艺是在半导体衬底中形成P型阱或N型阱，以及形成NMOS元件的栅极沟道层与源/漏极的轻掺杂区与源/漏极的袋掺杂区和源/漏极的重掺杂区，形成PMOS元件的栅极沟道层与源/漏极的轻掺杂区与源/漏极的袋掺杂区和源/漏极的重掺杂区的最方法。决定离子注入的深度和浓度分布的参数为离子的加速能量，离子的单位面积密度，离子注入角度，高温退火时所使用的温度和时间。高温退火的作用可以修补因高能量离子碰撞造成的缺陷，调整离子浓度的分布，同时将注入的离子激发。可参考美国史坦福大学电子中心的研究论文，James F.GibbonsIEEE Proceedings，Vol.56，No.3，March 1968，第295-319页，与James F.Gibbons IEEE Proceedings，Vol.60，No.9，September 1972，第1062-2006页。由于MOS元件在缩小过程中的要求，离子植入技术已延伸到更低和更高的能量，更高的单位面积密度。同时，高温退火所使用的温度也逐步降低，时间也缩短。可参考Source Drain and Wells by Hiroshi Iwai(Tokyo Institute of Technology)，1999IEDM Short Course on Sub-100nmCMOS，Organizer：Mark Bohr，Washington，D.C.，USA。
传统的MOS半导体器件结构，基本上NMOS置于P阱内，PMOS置于N阱内；源/漏极与栅极沟道层则使用不同型导电离子。在无外加纵向电压的状态下，源/漏极在外加横向电压的作用下，由于通道之间的反向PN节，不传导电流。利用栅极沟道层在纵向外加电场的影响下，转换成反型导电离子的特性，形成电流通道。由于PN节的特性，在反型导电离子的界面层形成离子耗尽区。该离子耗尽区会影响到外加纵向电压所产生的反型导电离子数量，一部分外加电压虚耗在形成离子耗尽区。
上述具有间隙壁的MOS半导体元件结构成为半导体技术发展的推动力。半导体制造技术向着栅极沟道尺寸越做越小与外加电压愈来愈低的方向发展，传统的MOS结构采用愈来愈薄的介电质层，以加强电场的效应，并提高栅极沟道层的掺杂离子浓度，以控制饱和电流与漏电流。随着元件沟道长度的缩短，要求的掺杂源/漏极深度也愈来愈浅。可以用来控制反向PN节离子耗尽区的空间也愈来愈少。具有三面离子耗尽区的传统的MOS半导体器件，可利用的空间快速下降，在外加电压降低的情况，饱和电流将无法达到预期的数值。
发明内容
本发明解决的问题是提供一种半导体器件及其制作方法，特别涉及一种半导体器件的基础结构与运作原理。由于本发明半导体器件的结构之中，栅极沟道层与两侧的源极和漏极之间的隔离无需依靠PN节，可以更加有效的利用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层厚度；在降低电压的同时，能达到所需的饱和电流。适用于制作更小与密度更高的半导体元件。
为达到上述目的，本发明提供一种半导体器件，包括半导体衬底，位于半导体衬底上的栅极、栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，其中，衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。不需要经过形成反型导电离子，在较低的外加电压下即可导电。半导体器件与衬底之间由垂直方向的PN节隔离，PN节亦可用以降低漏电流。半导体器件还包括位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层。
优选地，所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。所述栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
优选地，所述栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
本发明提供的另一种半导体器件，包括半导体衬底，位于半导体衬底上的P型阱，栅极沟道层、栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：所述衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。所述P型阱中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述P型阱中离子掺杂物的浓度为1E16到2E19/cm3。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。所述栅极介电层的厚度为10到100埃。所述连接界面层为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。所述栅极两侧的间隙壁为单层或多层硅化物介电质。所述半导体器件还包括位于栅极沟道层两侧的袋掺杂区。
本发明提供的另一种半导体器件，包括半导体衬底，位于半导体衬底上的N型阱，栅极沟道层、栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：所述衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。所述N型阱中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述N型阱中离子掺杂物的浓度为1E16到2E19/cm3。所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。所述栅极介电层的厚度为10到100埃。所述连接界面层为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。所述栅极两侧的间隙壁为单层或多层硅化物介电质。所述半导体器件还包括位于栅极沟道层两侧的袋掺杂区。
本发明还相应提供了一种半导体器件的制作方法，包括如下步骤：
提供半导体衬底，半导体衬底上形成隔离浅沟槽，经二组以上光刻胶掩膜与离子注入形成P阱层与NMOS栅极沟道层，和N阱层与PMOS栅极沟道层，去除光刻胶掩膜。形成栅极介电质氧化层，经一组光胶掩膜形成不同厚度的氧化层，去除光刻胶掩膜。沉积多晶硅，使用光刻胶掩膜，刻蚀多晶硅，形成栅极。经二组以上光刻胶掩膜与离子注入形成NMOS源/漏极的重掺杂区与源/漏极的袋掺杂区，和PMOS源极与漏极的重掺杂区与源/漏极的袋掺杂区，去除光刻胶掩膜。利用气相沉积氧化硅与氮化硅，用刻蚀形成栅极两侧的间隙壁。气相沉积连接界面层金属，高温退火，刻蚀形成源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层。
与现有技术相比，本发明具有以下优点：
本发明的半导体器件在衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。利用外加电场改变载流子的能带来控制沟道层中载流子的导电性，而不需利用源/漏极之间的栅极沟道层形成反型导电层来控制载流子的导电性。从结构上来分析，本发明提供的半导体器件，相当于传统的半导体器件之栅极沟道层长度等于零的情况。本发明提供的半导体器件结构只在沟道与底层P阱或N阱之间有一纵向的PN节，加上利用同型带电离子的栅极沟道与源/漏极，离子耗尽区的空间大为减少，在外加电压降低的情况，亦可达到预期的饱和电流数值。由于栅极沟道层与两侧的源极和漏极之间的隔离无需PN节，直接利用同型离子在不同掺杂物浓度所产生的电位差来隔离。可以降低外加工作电压。因此，本发明的半导体器件与现有技术相比具有如下优点：
1、本发明提供的半导体器件在外加电压为0.4到0.6伏特即可运作。不需要经过形成反型导电离子，在较低的电场作用下即可完成电子传输；
2、本发明提供的半导体器件，不需要经过形成反型导电离子，速度可以更快；
3、本发明提供的半导体器件在外加电压的影响下，源极/漏极的高电位端，由于没有离子耗尽区，电场更均匀的分布于整个沟道，使热载流离子效应大大的降低；
4、本发明提供的半导体器件可降低运作电压，适用于制造更小，密度更高与更可靠的半导体元件；
5、本发明提供的半导体器件可以使用较大范围的源极/漏极和栅极沟道层的掺杂离子浓度与较大范围的栅极介电层厚度；
6、本发明提供的半导体器件可简化半导体器件制程。
附图说明
图1是现有技术半导体器件的结构示意图；
图2是本发明半导体器件基础结构示意图；
图2A至图2B是本发明的半导体器件工作原理示意图；
图3是本发明半导体器件第一实施例的结构示意图；
图4是本发明半导体器件第二实施例的结构示意图。
具体实施方式
本发明的本质在于半导体器件结构的基础原则的改变，其特征在于衬底上的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。利用离子注入掺杂离子浓度的差异造成的电位势垒形成源极经栅极到漏极之间的隔离。由于结构内没有PN节，电位势垒低于通常含有PN节的0.7伏特，对应的运作区域电位变化，低于半导体的能带间隙的一半；以硅为衬底的半导体为例，约为0.55伏特。所述半导体器件的外加运作电压，可降低至0.4到0.6伏特。
图2是本发明的半导体器件基础结构示意图。本发明的半导体器件，参见图2所示的结构200，半导体衬底201上依次形成有隔离浅沟槽202，P型阱203与N型阱204。在P型阱203内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层205，介电层206和栅极207，源极与漏极的掺杂区208与208”，和源极、漏极与栅极的连接界面层212。在N型井204内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层205’，介电层206’和栅极207’，源极与漏极的掺杂区208’与208”’，和源极、漏极与栅极的连接界面层212’。所述半导体衬底201为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。
在上述NMOS元件中，栅极沟道层205与两侧的源极与漏极的掺杂区208与208”中的带电离子为相同型态。所述栅极沟道层205中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种，离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极的掺杂区208与208”中也包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种，离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层212为金属硅化物，所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
在上述PMOS元件中，栅极沟道层205’中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述栅极沟道层205’中离子掺杂物的浓度为1E14到2E17/cm3。在所述源极和漏极的掺杂区208’与208”’中也包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极的掺杂区208’与208”’中离子掺杂物的浓度为1E19到4E21/cm3。所述连接界面层212’为金属硅化物，所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
本发明半导体器件的工作原理，参见图2A所示的能带图。为了便于说明，图2A中所示为本发明半导体器件的各区间导电能带的关系，即图2中位于P型阱203内的NMOS元件的源极208、栅极沟道层205、与漏极208“之间的导电区能带图。本图对应于图2中栅极沟道层205的掺杂离子浓度远低于源极208与漏极208“的情况。在无外加电压的热平衡状态下，半导体器件结构各区间的费米能阶为相同，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒220。在此条件下，实线208，205，208”表示各区间的导电区能带。漏极在外加正电压221时，漏极的导电区能带208”移至223，栅极沟道层的导电区能带205与源极的导电区能带208无变化，半导体器件处於不导电状态。当栅极有一外加电压222时，如果所加为负电压，电子被排斥远离沟道层，对应于栅极沟道层导电区能带205沿224方向加大栅极沟道层与源极导电区能带差，半导体器件处于不导电状态。如果所加为正电压，电子被吸引至沟道层，对应于栅极沟道层导电区能带205沿222方向变化，势垒降低，当电压达到阈值电压，如图中225虚线所示，半导体器件处於导电状态。电子从源极流向漏极，电流方向则为从漏极流向源极。
位于N型阱204内的PMOS元件的能带图如图2B所示。图2B所示为图2中源极208”’、栅极沟道层205’、与漏极208’之间的导电区能带图，本图对应于图2中栅极沟道层205’的掺杂离子浓度远低於源极208”’与漏极208’的情况。在无外加电压的热平衡状态下，半导体器件结构各区间的费米能阶为相同，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒230。在此条件下，实线208”’，205’，208’表示各区间的导电区能带。源极在外加正电压231时，源极的导电区能带208”’移至233，栅极沟道层的导电区能带205’与漏极的导电区能带208’无变化，半导体器件处于不导电状态。当栅极有一外加电压232时，如果所加为正电压，空穴被排斥远离沟道层，对应于栅极沟道层导电区能带205’沿234方向加大栅极沟道层与漏极导电区能带差，半导体器件处于不导电状态。如果所加为负电压，空穴被吸引至沟道层，对应于栅极沟道层导电区能带205’沿232方向变化，势垒降低，当电压达到阈值电压，如图中235虚线所示，半导体器件处于导电状态。空穴从源极流向漏极，电流的方向亦为从源极流向漏极。
图3是本发明半导体器件第一实施例的结构示意图。参考图3所示的本发明半导体器件第一实施例的结构300，半导体衬底301上依次形成有隔离浅沟槽302，P型阱303与N型阱304。在P型阱303内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层305，介电层306和栅极307，栅极两侧的间隙壁310，源极与漏极的掺杂区308与308”，以及源极、漏极与栅极的连接界面层312。在N型阱304内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层305’，介电层306’和栅极307’，栅极两侧的间隙壁310’，源极与漏极的掺杂区308’与308’”，以及源极、漏极与栅极的连接界面层312’。
上述半导体衬底301为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。在所述P型阱303中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种，P型阱303中离子掺杂物的浓度为1E16到2E19/cm3。所述栅极沟道层305中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述源极和漏极的掺杂区308与308”’中也包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述栅极沟道层305中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极的掺杂区308与308”中离子掺杂物的浓度为1E19到4E21/cm3。
所述栅极介电层306的厚度为10到100埃。所述连接界面层312为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。所述栅极两侧的间隙壁310为单层或多层硅化物介电质。
在所述N型阱304中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。所述栅极沟道层305’中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。所述源极和漏极的掺杂区308’与308”’中也包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。其中，所述N型阱304中离子掺杂物的浓度为1E16到2E19/cm3。所述栅极沟道层305’中离子掺杂物的浓度为1E14到2E17/cm3。所述源极和漏极的掺杂区308’与308”’中离子掺杂物的浓度为1E19到4E21/cm3。
所述栅极介电层306’的厚度为10到100埃。所述连接界面层312’为金属硅化物。所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。所述栅极两侧的间隙壁310’为单层或多层硅化物介电质。
图4是本发明半导体器件第二实施例的结构示意图。参考图4所示的本发明半导体器件结构400，半导体衬底401上依次形成有隔离浅沟槽402，P型阱403和N型阱404。在P型井403内，依次形成NMOS元件；所述NMOS元件包括栅极沟道层405，介电层406和栅极407，栅极两侧的间隙壁410，源极与漏极的掺杂区408与408”，以及源极与漏极的袋掺杂区409与409”，和源极、漏极与栅极的连接界面层412。在N型阱404内，依次形成PMOS元件；所述PMOS元件包括栅极沟道层405’，介电层406’和栅极407’，栅极两侧的间隙壁410’，源极与漏极的掺杂区408’与408”’，以及源极与漏极的袋掺杂区409’与409’”，和源极、漏极与栅极的连接界面层412’。本实施例中的半导体器件结构400与前述半导体器件结构300的区别仅在于增加了袋掺杂区409与409”以及袋掺杂区409’与409”’。上述袋掺杂区能够进一步降低衬底中源极和漏极之间的漏电流。在P型井403中，袋掺杂区409与409”的掺杂离子类型为P+型，在N型阱404中，袋掺杂区409’与409”’的掺杂离子类型为N+型。
本发明还提供了一种半导体器件的制作方法，包括如下步骤：
提供半导体衬底，半导体衬底上形成隔离浅沟槽，经二组以上光刻胶掩膜与离子注入形成P阱层和NMOS栅极沟道层，与N阱层和PMOS栅极沟道层，去除光刻胶掩膜。形成栅极介电质氧化层，经一组以上光胶掩膜形成不同厚度的氧化层，去除光刻胶掩膜。沉积多晶硅，使用光刻胶掩膜，干法刻蚀多晶硅，形成栅极。经二组以上光刻胶掩膜与离子注入形成NMOS源/漏极的重掺杂区与源/漏极的袋掺杂区，和PMOS源极与漏极的重掺杂区与源/漏极的袋掺杂区，去除光刻胶掩膜，高温退火。利用气相沉积氧化硅与氮化硅，用干法刻蚀形成栅极两侧的间隙壁。气相沉积连接界面层金属，高温退火，干法刻蚀形成源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层。其中栅极沟道层与栅极两侧的源极与漏极的掺杂区中的带电离子为相同型态。
综上所述，本发明半导体器件及其制作方法提供一种运作原理，半导体器件的结构内的栅极沟道层与两侧的源极和漏极的带电离子为相同型态。本发明半导体器件的结构属于半导体元件的基础原理与应用，由此可延伸到各种器件设计与应用的变化和线路连接不一一例举。包含逻辑元件、储存器元件、驱动器元件、接受器元件、控制器元件、微处理系统元件、与系统元件等，都在本发明半导体器件的保护范围内。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (56)
1. 一种半导体器件，包括半导体衬底，位于半导体衬底上的栅极、栅极介电层、位于栅极介电层上的栅极，和半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，以及位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：所述衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
2. 根据权利要求1所述的半导体器件，其特征在于：所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。
3. 根据权利要求1所述的半导体器件，其特征在于：所述栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
4. 根据权利要求3所述的半导体器件，其特征在于：所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
5. 根据权利要求1所述的半导体器件，其特征在于：所述源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
6. 根据权利要求5所述的半导体器件，其特征在于：所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
7. 根据权利要求1所述的半导体器件，其特征在于：所述连接界面层为金属硅化物。
8. 根据权利要求7所述的半导体器件，其特征在于：所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
9. 根据权利要求1至8所述的任意一种半导体器件，应用于电子器件之范围包含逻辑元件、储存器元件、驱动器元件、接受器元件、控制器元件、微处理系统元件、与系统元件等。
10. 一种半导体器件，包括半导体衬底，位于半导体衬底上的栅极、栅极介电层、位于栅极介电层上的栅极，和半导体衬底内位于栅极沟道层两侧的源极和漏极，以及位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
11. 根据权利要求10所述的半导体器件，其特征在于：所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。
12. 根据权利要求10所述的半导体器件，其特征在于：所述栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
13. 根据权利要求12所述的半导体器件，其特征在于：所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
14. 根据权利要求10所述的半导体器件，其特征在于：所述源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
15. 根据权利要求14所述的半导体器件，其特征在于：所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
16. 根据权利要求10所述的半导体器件，其特征在于；所述连接界面层为金属硅化物。
17. 根据权利要求16所述的半导体器件，其特征在于；所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
18. 根据权利要求10至17所述的任意一种半导体器件，应用于电子器件之范围包含逻辑元件、储存器元件、驱动器元件、接受器元件、控制器元件、微处理系统元件、与系统元件等。
19. 一种半导体器件，包括半导体衬底，位于半导体衬底上的P型阱，栅极沟道层、栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：所述衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
20. 根据权利要求19所述的半导体器件，其特征在于：所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。
21. 根据权利要求19所述的半导体器件，其特征在于：所述P型阱中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
22. 根据权利要求19所述的半导体器件，其特征在于：所述栅极沟道层中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
23. 根据权利要求19所述的半导体器件，其特征在于：所述源极和漏极中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
24. 根据权利要求21所述的半导体器件，其特征在于：所述P型阱中离子掺杂物的浓度为1E16到2E19/cm3。
25. 根据权利要求22所述的半导体器件，其特征在于：所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
26. 根据权利要求23所述的半导体器件，其特征在于：所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
27. 根据权利要求19所述的半导体器件，其特征在于：所述栅极介电层的厚度为10到100埃。
28. 根据权利要求19所述的半导体器件，其特征在于：所述连接界面层为金属硅化物。
29. 根据权利要求28所述的半导体器件，其特征在于：所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
30. 根据权利要求19所述的半导体器件，其特征在于：所述栅极两侧的间隙壁为单层或多层硅化物介电质。
31. 根据权利要求19所述的半导体器件，其特征在于：所述半导体器件还包括位于栅极沟道层两侧的袋掺杂区。
32. 根据权利要求19至31所述的任意一种半导体器件，应用于电子器件之范围包含逻辑元件、储存器元件、驱动器元件、接受器元件、控制器元件、微处理系统元件、与系统元件等。
33. 一种半导体器件，包括半导体衬底，位于半导体衬底上的N型阱，栅极沟道层、栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极沟道层与介电层两侧的源极和漏极，位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，其特征在于：所述衬底上的栅极沟道层与两侧的源极和漏极中的带电离子为相同型态。
34. 根据权利要求33所述的半导体器件，其特征在于：所述半导体衬底为硅、绝缘体上硅(SOI)或四价元素物质、或三价与五价元素的混合物。
35. 根据权利要求33所述的半导体器件，其特征在于；所述N型阱中包含有五价离子掺杂物，所述掺杂物为磷、砷、锑、铋、或者氮之中的任意一种，或者多种。
36. 根据权利要求33所述的半导体器件，其特征在于；所述栅极沟道层中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
37. 根据权利要求33所述的半导体器件，其特征在于；所述源极和漏极中包含有三价离子掺杂物，所述掺杂物为硼、氟化硼、镓、铟、铊、或铝之中的任意一种，或者多种。
38. 根据权利要求35所述的半导体器件，其特征在于：所述N型阱中离子掺杂物的浓度为1E16到2E19/cm3。
39. 根据权利要求36所述的半导体器件，其特征在于：所述栅极沟道层中离子掺杂物的浓度为1E14到2E17/cm3。
40. 根据权利要求37所述的半导体器件，其特征在于；所述源极和漏极中离子掺杂物的浓度为1E19到4E21/cm3。
41. 根据权利要求33所述的半导体器件，其特征在于：所述栅极介电层的厚度为10到100埃。
42. 根据权利要求33所述的半导体器件，其特征在于：所述连接界面层为金属硅化物。
43. 根据权利要求42所述的半导体器件，其特征在于：所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
44. 根据权利要求33所述的半导体器件，其特征在于：所述栅极两侧的间隙壁为单层或多层硅化物介电质。
45. 根据权利要求33所述的半导体器件，其特征在于：所述半导体器件还包括位于栅极沟道层两侧的袋掺杂区。
46. 根据权利要求33至45所述的任意一种半导体器件，应用于电子器件之范围包含逻辑元件、储存器元件、驱动器元件、接受器元件、控制器元件、微处理系统元件、与系统元件等。
47. 一种半导体器件的制作方法，包括如下步骤：
提供半导体衬底；
半导体衬底上形成隔离浅沟槽；
在所述沟槽两侧的衬底中形成阱区；
执行第一离子注入工艺形成栅极沟道层；
在所述衬底表面形成栅极介电层；
沉积多晶硅层并刻蚀所述多晶硅层形成栅极；
执行第二离子注入工艺形成源极和漏极的重掺杂区；
在所述栅极两侧形成间隙壁；
在所述栅极、源极和漏极表面连接界面层。
48. 根据权利要求47所述的方法，其特征在于：所述方法还包括执行第二离子注入工艺形成袋掺杂区的步骤。
49. 根据权利要求47所述的方法，其特征在于：执行第二离子注入工艺后所述方法还包括高温退火的步骤。
50. 根据权利要求47或48所述的方法，其特征在于：所述第一离子注入工艺和第二离子注入工艺中注入的带电离子为相同型态。
51. 根据权利要求50所述的方法，其特征在于：所述第一离子注入工艺中注入的离子掺杂物的浓度为1E14到2E17/cm3。
52. 根据权利要求50所述的方法，其特征在于：所述第二离子注入工艺中注入的离子掺杂物的浓度为1E19到4E21/cm3。
53. 根据权利要求47所述的方法，其特征在于：所述栅极介电层的厚度为10到100埃。
54. 根据权利要求47所述的方法，其特征在于：所述连接界面层为金属硅化物。
55. 根据权利要求54所述的方法，其特征在于：所述金属硅化物的金属成分含钴、镍、钼、钛、钨、铜、或者铌之中的任意一种。
56. 根据权利要求47所述的方法，其特征在于：所述栅极两侧的间隙壁为单层或多层硅化物介电质。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007100376791A CN101246903A (zh) | 2007-02-13 | 2007-02-13 | 半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2007100376791A CN101246903A (zh) | 2007-02-13 | 2007-02-13 | 半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101246903A true CN101246903A (zh) | 2008-08-20 |
Family
ID=39947225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007100376791A Pending CN101246903A (zh) | 2007-02-13 | 2007-02-13 | 半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101246903A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263063A (zh) * | 2010-05-25 | 2011-11-30 | 无锡华润上华半导体有限公司 | 互补金属氧化物半导体晶体管的制作方法 |
| CN111834456A (zh) * | 2019-04-18 | 2020-10-27 | 芯恩（青岛）集成电路有限公司 | 一种半导体元件及其制备方法 |
| CN112086518A (zh) * | 2019-06-12 | 2020-12-15 | 芯恩（青岛）集成电路有限公司 | Mos器件、反相器及其制备方法 |
-
2007
- 2007-02-13 CN CNA2007100376791A patent/CN101246903A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263063A (zh) * | 2010-05-25 | 2011-11-30 | 无锡华润上华半导体有限公司 | 互补金属氧化物半导体晶体管的制作方法 |
| CN111834456A (zh) * | 2019-04-18 | 2020-10-27 | 芯恩（青岛）集成电路有限公司 | 一种半导体元件及其制备方法 |
| CN112086518A (zh) * | 2019-06-12 | 2020-12-15 | 芯恩（青岛）集成电路有限公司 | Mos器件、反相器及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104662666B (zh) | 具有屏蔽层的深耗尽型mos晶体管及其方法 | |
| CN100369262C (zh) | 场效应晶体管、集成电路及制造方法 | |
| US8362570B2 (en) | Method for making complementary P and N MOSFET transistors, electronic device including such transistors, and processor including at least one such device | |
| CN101506978A (zh) | 互补型绝缘体上硅（soi）结式场效应晶体管及其制造方法 | |
| KR20020082469A (ko) | Ｍｏｓｆｅｔ 소자 시스템 및 방법 | |
| CN206041966U (zh) | 半导体器件和半导体部件 | |
| CN102983171B (zh) | 垂直无结环栅mosfet器件的结构及其制造方法 | |
| CN101834141A (zh) | 一种不对称型源漏场效应晶体管的制备方法 | |
| CN105981174A (zh) | 具有背栅、无穿通且具有减小的鳍高度变化的FinFET | |
| CN208819886U (zh) | 一种超结igbt器件结构 | |
| CN100452437C (zh) | 低能量多沟道全耗尽量子井互补式金氧半导体场效晶体管 | |
| CN101246903A (zh) | 半导体器件及其制作方法 | |
| CN104810405B (zh) | 一种隧穿场效应晶体管及制备方法 | |
| JPS62156873A (ja) | 半導体装置 | |
| KR101286704B1 (ko) | 매몰절연막에 고정 전하층을 갖는 트랜지스터 및 그 제조방법 | |
| CN101312194A (zh) | Cmos器件和cmos反相器 | |
| CN102479816B (zh) | 金属氧化物半导体型场效应管及其制造方法 | |
| CN101312187B (zh) | 半导体器件逻辑电路 | |
| CN101312193B (zh) | 半导体器件逻辑电路 | |
| JP4851117B2 (ja) | 半導体装置及びその駆動方法 | |
| CN101295732A (zh) | 半导体器件 | |
| CN101419971A (zh) | 低功耗半导体器件 | |
| CN101295731A (zh) | 半导体器件 | |
| CN103137479B (zh) | 金属氧化物半导体管及其制作方法 | |
| CN104882438A (zh) | 一种基于陷阱控制的半导体电容器件及其制备方法与应用 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20080820 |