JPWO2003028110A1 - 半導体装置 - Google Patents
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Abstract
蓄積型ＳｉＣ−ＭＩＳＦＥＴ構造を有する半導体装置は、ＳｉＣ基板の上に形成されたｐ型ＳｉＣ層１０と、ｎ型のチャネル層２０と、ゲート絶縁膜１１と、ゲート電極１２と、ｎ型のソース・ドレイン層１３ａ，１３ｂとを備えている。チャネル層２０は、アンドープ層２２と、アンドープ層２２の下端部付近に設けられたδドープ層２１とを有している。チャネル層２０の深い領域に高濃度のδドープ層２１を有しているので、チャネル層の表面領域における電界が弱まり、電流駆動力が向上する。
Description
技術分野
本発明は、蓄積型ＭＩＳＦＥＴ構造を有する半導体装置に係り、特に、パワー素子におけるノーマリオフ動作の実現対策に関するものである。
背景技術
炭化珪素（以下、「ＳｉＣ」という）は、バンドギャップが大きく、他の半導体材料と比べて高い絶縁破壊特性を有するので、低損失パワーデバイスへの適用が期待されている。ＳｉＣ層の上には、ＳｉＣを熱酸化することによって比較的良質の二酸化珪素（ＳｉＯ２）膜が形成されるので、電力変換用のＳｉＣデバイスの構造として、絶縁ゲート型の構造を採用することが有力と考えられる。
しかし、ＳｉＣ層の上に形成されるゲート絶縁膜用の熱酸化膜には克服しなければならない課題が数多く残されている。例えば、酸化膜中の欠陥に起因して発生するＳｉＣ層の絶縁膜との界面付近の領域に存在する高密度の界面準位トラップは、ＭＩＳチャネルにおける電子輸送機構に大きな影響を及ぼしている。例えば、ＳｉＣ層の絶縁膜との界面付近の領域に存在する界面準位トラップが、絶縁ゲート型ＳｉＣデバイスのチャネル・コンダクタンスを著しく低下させている原因となっている。ただし、熱酸化膜中の欠陥によってＳｉＣ層中の酸化膜近傍の領域に界面準位トラップが形成される機構に関しては、現在のところほとんど調べられていない。
特に、４Ｈ−ＳｉＣからなるＳｉＯ２／ＳｉＣ界面においては、酸化膜中の欠陥に起因して、禁制帯内の伝導帯近傍のポテンシャル位置にＥ’１センターと呼ばれるアクセプター型トラップが生じてしまい、このアクセプター型トラップは電子輸送に大きな影響を及ぼす。４Ｈ−ＳｉＣは、６Ｈ−ＳｉＣ結晶といった他のポリタイプの結晶よりもバンドギャップが広く、絶縁破壊電圧も高く、バルク移動度も高いことから、パワーデバイスへ応用するためには最適なポリタイプの結晶である。しかし、上述のアクセプター型トラップのために、４Ｈ−ＳｉＣ結晶からなるＳｉＣ層を用いたＭＩＳＦＥＴのチャネル移動度は極端に低く、ＳｉＣデバイスの実用化への大きな壁となっている。
上述のように、４Ｈ−ＳｉＣを用いた反転型ＭＩＳＦＥＴにおいて、界面準位トラップが電子輸送機構に与える影響は深刻であることから、ＭＩＳＦＥＴのチャネル移動度を高めるためにさまざまな研究が行われてきた。特に、蓄積型ＭＩＳＦＥＴの研究においては、チャネル移動度を反転型ＭＩＳＦＥＴと比べて２倍にまで高めることに成功している。その場合、蓄積型ＭＩＳＦＥＴの本質的な意義は、チャネルを流れる電流の深さ方向の電流密度分布において、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合を、反転型ＭＩＳＦＥＴにおけるよりも増やす構造にしたことにある。
解決課題
ところが、従来のＡＣＣＵＦＥＴなどの蓄積型ＭＩＳＦＥＴにおいても、キャリア移動度は比較的高くなるにも関わらず、依然として、ＭＯＳ界面の界面準位トラップの影響により十分大きなチャネル移動度が得られないせいか、パワー素子に必要な電流密度は得られていない。
反面、蓄積型ＭＩＳＦＥＴにおいて、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合があまりに大きいと、ゲートバイアスを印加しない状態で電流が流れる，いわゆるノーマリオンの構造になりやすい。これは、パワートランジスタを適用した機器のフェイルセーフという観点から好ましくない。
発明の開示
本発明の目的は、蓄積型ＭＩＳＦＥＴ構造において、チャネル領域を流れる電流の移動度を効果的に高める手段を講ずることにより、ＳｉＣなどのワイドバンドギャップ半導体を用いたパワー素子として機能する半導体装置の実現を図ることにある。
本発明の第１の半導体装置は、半導体基板と、上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と、上記第１導電型半導体領域の上に形成され、均一でない不純物濃度分布を有する，平均的に第２導電型の，変調ドープされたチャネル層と、上記チャネル層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース層とを備え、上記チャネル層における表面からの深さをｙとし、深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし、チャネル層の平均不純物濃度をＮｃｍとし、上記チャネル層における不純物濃度の深さ方向における分布の重心の深さｙｃを下記式
で表したときに、チャネル層全体の厚みをＴｃｈとすると、下記式
を満たすようにチャネル層が構成されている。
これにより、チャネル層において、その深部には比較的大きな電界が印加され、表面部には比較的小さな電界が印加されるので、表面部におけるキャリア移動度が高くなる。その結果、ゲート絶縁膜による悪影響を抑制しつつ、チャネル抵抗を小さくして、高い電流量が得られるので、電流駆動力の高い半導体装置が得られることになる。
上記半導体基板はＳｉＣ基板であることにより、ＳｉＣのワイドバンドギャップ特性を利用して、パワートランジスタとして高いパフォーマンスを有する半導体装置が得られる。
上記ゲート電極の電位が約０である時において、上記チャネル層は、上記ゲート絶縁膜から延びる空乏層と、上記第１導電型半導体領域から延びる空乏層とによってピンチオフされているように構成されていることが好ましい。
上記チャネル層の厚みＴｃｈは、上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値を｜Ｎｂｓ｜とし、上記チャネル層の平均不純物濃度の絶対値を｜Ｎｃｍ｜とし、真空の誘電率をεｓ、電気素量をｑ、ベース層の不純物濃度をＮｂｓ、チャネル層の表面ポテンシャルをφｍｓ、ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣｏｘ、チャネル部とベース部との内部電位差をＶｂｌとしたときに、下記式
を満たすことが好ましい。
これらのチャネル層の平均不純物濃度Ｔｃｈや、チャネル層の厚さＮｃｍが、ノーマリーオフ型のパワートランジスターを設計する上で重要なパラメーターの１つとなり、チャネル層の構造に依存する電気特性は、このチャネル層の平均不純物濃度、チャネル層の厚さ、およびにベース領域における不純物濃度によって大まかに見積もることができる。そして、Ｎｃｍ、Ｎｂｓを決めてＴｃｈを上式で計算し、チャネルの厚みをＴｃｈ以下にすれば、第１導電型半導体領域（ベース）側から延びる空乏層とゲート電極側から延びる空乏層とが、チャネル層中でピンチオフし、ノーマリーオフ型を実現できる構造となる。
上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値｜Ｎｂｓ｜が、上記チャネル層における平均的な第２導電型不純物濃度の絶対値｜Ｎｃｍ｜よりも高いことにより、ゲートオフ状態におけるリーク電流を低減することができる。
上記チャネル層は、第２導電型不純物を含む高濃度ドープ層と、不純物濃度が上記高濃度ドープ層のピーク濃度よりも１／１０以下である第２導電型の低濃度ドープ層とを有していることにより、最適なチャネル構造を容易に実現することができる。
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられたδドープ層であることにより、チャネル層における不純物濃度の分布の重心をより深いところに調整することが容易である。そして、δドープ層が第１導電型半導体領域に近い深部に位置し、このδドープ層の近傍に高い電界が印加されるので、ピンチオフ点をできるだけチャネル層の深部に固定し、チャネル層の表層付近の電界を抑制することが容易となる。
上記δドープ層の厚みは、１０ｎｍ以下であることが好ましい。このような構造は、パルスバルブを用いたパルスドープによって不純物をドープすることにより、容易に実現することができる。
上記第１導電型半導体領域の第１導電型不純物の濃度は、上記δドープ層を濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の部分まで空乏化しうる程度に高いことが好ましい。
上記δドープ層の上記第１導電型半導体領域側の端部は、上記第１導電型半導体領域から２０ｎｍ以上離れていないことにより、δドープ層の空乏化が困難となる状態を回避して、リーク電流を抑制することができる。
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記δドープ層の濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の領域で互いに接触して、ピンチオフが生じることが好ましい。
具体的には、上記裾の領域のピンチオフ点における不純物濃度が、上記低濃度ドープ層の不純物濃度以上で、上記δドープ層のピーク濃度以下であることにより、半導体装置が安定に動作し信頼性も高くなる。
以上のように設計したトランジスタにおいては、第１導電型は度領域側から延びる空乏層は、ゲート電極に印加する電圧を変化させても、安定してほとんど変化することがない。しかも、ゲート電極に約０Ｖからチャネルオン状態になる側に電圧を印加したときに、ピンチオフ点であるδドープ層の裾の部分から空乏層が開きだし、空乏層がチャネル層とゲート絶縁膜との界面まで広がるように、チャネルの開動作が行なわれる。したがって、電流は低抵抗なチャネル内部から流れ始め、空乏層がゲート絶縁膜まで到達しても、大部分の電流はチャネル内部をほぼ一様に流れるために、チャネル層の表面の界面準位トラップなどの影響を受け難い。また、空乏層が素直にゲート絶縁膜まで開いてゆくのでＩｄ−Ｖｇ特性においてキンクを生じることもなく、チャネル抵抗においても最適なパフォーマンスを得ることができる。
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられた１つの深部δドープ層であり、上記チャネル層の中間位置よりも上方に設けられた表面部δドープ層をさらに備えていてもよい。この場合には、表面部δドープ層からチャネル層にキャリアを供給することが可能になり、電流駆動力の向上を図ることができる。
上記表面部δドープ層の不純物濃度は、上記深部δドープ層の不純物濃度よりも低いことが好ましい。
上記高濃度ドープ層は、下方から上方に向かって不純物濃度が減少する傾斜ドープ層であってもよい。その場合にも、チャネル層の深部に強い電界が印加され、表面部に比較的弱い電界が印加されるので、チャネル層の深部にδドープ層を設けた場合とほぼ同様の効果を発揮することができる。
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記傾斜ドープ層の不純物濃度プロファイルにおける傾斜領域で互いに接触して、ピンチオフが生じることが好ましい。
上記高濃度ドープ層は、上記第１導電型半導体領域に接して設けられ、ほぼ一様な不純物濃度を有する均一ドープ層であってもよい。
上記均一ドープ層に、上記第１導電型半導体領域から延びる空乏層を停止させて、ピンチオフ点の位置をほぼ一定に安定化させる機能をもたせることができる
上記均一ドープ層の不純物濃度が、上記第１導電型半導体領域の不純物濃度以上であることが好ましい。
上記均一ドープ層の不純物濃度をＮｓとすると、上記均一ドープ層の厚みＴｄｓが、下記式
を満たす厚みを有することにより、上記均一ドープ層の空乏層ストッパーとしての機能を確保することができる。
また、上記チャネル層内の低濃度ドープ層における不純物濃度をＮｕｄとする時に、上記低濃度ドープ層の厚みＴｕｄが、下記式
を満たす厚みを有することが好ましい。
以上のことから、上記チャネル層全体の厚みＴｕｄ＋Ｔｄｓが、下記式
を満たす厚みを有することが好ましいことになる。
そして、上記ゲート電極に約０Ｖの電圧を印加したときに、上記均一ドープ層から上記低濃度ドープ層への不純物濃度プロファイルの遷移領域において、上記ゲート絶縁膜側から延びる空乏層と、上記第１導電型半導体領域側から延びる空乏層とが互いに接触して、ピンチオフしていることにより、ピンチオフ点がチャネル層の深部に安定して存在することになる。
上記ゲート電極に印加される電圧をＶｇとし、しきい値電圧をＶｔとしたときに、Ｖｇ−Ｖｔの絶対値が０Ｖ以上で５Ｖ以下の範囲内にある時には、チャネル層の中間位置よりも下方の領域に電流がチャネル層の上記中間位置よりも上方の領域を流れる電流よりも多いことにより、高い電流駆動力が得られる。
上記半導体基板の下部に高濃度の第２導電型不純物をドープしてなるドレイン層をさらに備え、縦型ＭＩＳＦＥＴとして機能させることができる。
本発明の第２の半導体装置は、半導体基板と、上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と、上記第１導電型半導体領域の上に形成され、均一でない不純物濃度分布を有する平均的に第２導電型の，変調ドープされたチャネル層と、上記チャネル層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース領域とを少なくとも備え、上記第１導電型半導体領域における第１導電型不純物の濃度は、上記チャネル層における平均的な第２導電型不純物濃度の絶対値よりも高く、上記チャネル層は、上記ゲート電極にしきい値電圧よりも大きな電圧を印加したオン時に、上記チャネル層の表面からある深さまでの領域である表層における平均の電流密度と、チャネル層の上記ある深さを越える深さの領域である深部における平均の電流密度との比が、上記チャネル層を均一濃度の第２導電型半導体層によって置き換えたときの両者の比よりも小さくなるように構成されている。
これにより、半導体装置のオン時に、変調ドープされたチャネル層を流れる電流のうち深部を流れる電流の割合が高くなるので、チャネルを流れるキャリアに対する界面準位トラップなどの影響が弱められ、高い移動度を実現することができる。
上記半導体基板がＳｉＣ基板である場合には、上記ある深さは約５ｎｍである。
上記チャネル層は、少なくとも１つの高濃度層と、不純物濃度が上記高濃度層よりも１／１０以下である低濃度ドープ層とを交互に積層して構成されていることにより、界面準位トラップの影響を特に効果的に回避することができる。
上記高濃度層と低濃度ドープ層との繰り返し数をｍ（ｍは正の整数）、低濃度ドープ層の厚みがＬｓで不純物濃度がＮｎ−とし、高濃度層の厚みがＬδで不純物濃度がＮｎ＋であるとしたときに、下記式
が成立していることにより、半導体装置のノーマリオフ動作を確実に実現することができる。
上記半導体基板は、ＳｉＣ珪素基板であることにより、特に大きなワイドバンドギャップを利用して、パワー素子に適した半導体装置の構造が得られる。
最良の実施形態
−第１の実施形態−
図１は、本発明の第１の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層９を備えている。エピタキシャルＳｉＣ層９は、ベース領域であるｐ型ＳｉＣ層１０と、ｐ型ＳｉＣ層１０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層２０と、チャネル層２０の上に熱酸化によって形成されたゲート絶縁膜１１と、ゲート絶縁膜１１の上に形成されたゲート電極１２と、チャネル層２０及びＳｉＣ層１０におけるゲート電極１２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層１３ａ及びｎ型のドレイン層１３ｂとを備えている。
そして、上記チャネル層２０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層２２（低濃度ドープ層）と、アンドープ層２２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層２１（高濃度ドープ層）とを有している。ただし、δドープ層２１の下面と、ｐ型ＳｉＣ層１０の上面（ｐ型ＳｉＣ層１０とチャネル層２０との接合面）とは、互いに距離１０ｎｍだけ離れている。また、ｎ型ソース・ドレイン層１３ａ，１３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層１３ａ，１３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層１０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＳｉＣ−ＭＩＳＦＥＴのチャネル層２０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
このような構造は、例えば、本出願人の出願である特開平２０００−３４０５１２号公報に開示されるような，パルスバルブを用いたパルスドープによって不純物をドープすることにより、容易に実現することができる。
すなわち、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、ｎ型のソース・ドレイン層１３ａ，１３ｂと、ほぼ均一濃度にドープされたｐ型のベース領域であるｐ型ＳｉＣ層１０と、変調ドープされたｎ型のチャネル層２０を備えた蓄積型ＭＩＳＦＥＴ構造を有しており、さらに、チャネル層２０の深い領域に高濃度のδドープ層２１を有していることから、以下、本実施形態のＳｉＣ−ＭＩＳＦＥＴを「ｄ−ＤＡＣＦＥＴ（ｄ−ＤＡＣＦＥＴと略する）」という。
本実施形態のｄ−ＤＡＣＦＥＴにおいて、チャネル層２０における表面からの深さをｙとし、チャネル層２０の深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし、チャネル層２０の平均不純物濃度をＮｃｍとすると、不純物濃度の深さ方向における分布の重心の深さｙｃは、下記式（１）
で与えられる。このとき、チャネル層全体の厚みをＴｃｈとすると、下記式（２）
を満たすようにチャネル層が構成されている
さらに、真空の誘電率をεｓ、電気素量をｑ、ベース層の不純物濃度をＮｂｓ、チャネル層の表面ポテンシャルをφｍｓ、ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣｏｘ、チャネル部とベース部との内部電位差をＶｂｌとすると、下記式式（３），（４）
が成立している。
ただし、チャネル層の平均不純物濃度の｜Ｎｃｍ｜は、下記式
によって表される。
本実施形態にｄ−ＤＡＣＦＥＴは、上記式（１）〜（４）を満たしていることにより、高い電流駆動力と、ノーマリーオフ型の動作とを実現することができる。
また、ｐＳｉＣ層（ベース層）におけるｐ型不純物の濃度の絶対値｜Ｎｂｓ｜が、チャネル層２０における平均的なｎ型不純物濃度の絶対値｜Ｎｃｍ｜よりも高いことにより、ゲートオフ状態におけるリーク電流を低減することができる。
図２は、本実施形態のｄ−ＤＡＣＦＥＴのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性をシュミレーションした結果（Ｉ−Ｖ特性線）を示す図である。同図には、比較のために、本実施形態にｄ−ＤＡＣＦＥＴと構造が同じで、チャネル層がほぼ均一濃度にドープされた従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴと表示）と、本実施形態にｄ−ＤＡＣＦＥＴと構造が同じで、チャネル層の不純物の導電型が異なり、かつ、ほぼ均一濃度にドープされた従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖと表示）とのＩ−Ｖ特性も示されている。同図に示すＩ−Ｖ特性線は、いずれも、ゲート−ドレイン間電圧を１Ｖに固定したときのＩ−Ｖ特性を示している。また、同図に示す反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）として、ｐＳｉＣ層の不純物濃度が約５．×１０１５・ｃｍ−３、約５．×１０１６・ｃｍ−３であるもののシュミレーション結果もＩｎｖ−５Ｅ１５、Ｉｎｖ−５Ｅ１６として表示されている。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、ゲート電圧Ｖｇが０のときには、ドレイン電流はほとんど流れていないことから、ｄ−ＤＡＣＦＥＴがノーマリーオフ動作することがわかる。また、従来の蓄積型ＭＩＳＦＥＴも反転型ＭＩＳＦＥＴも、ノーマリオフ動作するように不純物濃度が調整されている。しかし、本実施形態のｄ−ＤＡＣＦＥＴは、従来の蓄積型ＭＩＳＦＥＴや反転型ＭＩＳＦＥＴに比べると、ゲート電圧Ｖｇを高くしたときに、大きなドレイン電流Ｉｄｓを示しており、高い電流駆動力を有することがわかる。すなわち、本実施形態のｄ−ＤＡＣＦＥＴは、ノーマリーオフで動作するトランジスタのパフォーマンスが如何に優れているかがわかる。
しかも、後述するように空乏層が素直にゲート絶縁膜まで開いていくので、Ｉｄ−Ｖｇ特性においてキンクを生じることもなく、チャネル抵抗においても最適なパフォーマンスを得ることができる
次に、本実施形態のｄ−ＤＡＣＦＥＴの動作原理について説明する。図３は、第１の実施形態のｄ−ＤＡＣＦＥＴのチャネル層２０及びｐＳｉＣ層１０の不純物濃度と、空乏層との関係を示す図である。同図に示すように、ベース（ｐＳｉＣ層１０）から延びる空乏層Ｒｄｅｐｂは、δドープ層２１に向かって拡がる。一方、ゲート電極１２にバイアス約０Ｖが印加されていると、ゲート電極１２の内部電位により、チャネル層２０においてゲート側から空乏層Ｒｄｅｐｇが延び、δドープ層２１に向かって広がる。そして、２つの空乏層Ｒｄｅｐｂ，Ｒｄｅｐｇが、δドープ層２１の上面付近の不純物濃度の低い裾の部分（ピンチオフ点Ｐｐｏ）で互いに接触し、ピンチオフ状態になる。ゲート電極１２の電位を上げていく間、初期においてはδドープ層２１の上面付近の不純物濃度の低い裾の部分は、アンドープ層２２に比べると比較的不純物濃度が高いことから、空乏層Ｒｄｅｐｇの延びの変化は小さい。しかし、いったん、空乏層Ｒｄｅｐｂの先端がアンドープ層２２（δドープ層２１？）に到達すると、空乏層Ｒｄｅｐｂは速やかにゲート電極１１に吸い込まれてチャネルは開状態になる。一方、ベースから延びる空乏層Ｒｄｅｐｂの幅はゲートバイアスの変化によってほとんど影響を受けない。よって、本実施形態のｄ−ＤＡＣＦＥＴにおいては、アンドープ層２２のうちδドープ層２１の上方の部分全体がそのままチャネルとなる。そして、ゲートバイアスが変化しても、ピンチオフ点Ｐｐｏの位置は、ほとんど変化しない。
それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層がほぼ均一濃度にドープされているので、ゲート側から延びる空乏層Ｒｄｅｐｇと、ベース領域から延びる空乏層Ｒｄｅｐｂとの接触する点（ピンチオフ点）が、ゲートバイアスの変化に応じて変化する。すなわち、ゲートバイアスが小さいときはチャネル層の比較的深い位置にピンチオフ点があるが、ゲートバイアスを高くしていくと、チャネル層の比較的浅い位置にピンチオフ点が移動する。そして、このようなピンチオフ点の位置の相違などに起因して、本実施形態のｄ−ＤＡＣＦＥＴと従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴとは、上述のような特性の相違を生じるのである。その機構について、以下、さらに詳細に説明する。
図４は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電流密度（Ａ／μｍ２）の変化を示す図である。同図に示すデータは、ゲートバイアスを１０Ｖに、ドレイン電位を１Ｖに、ソース電位を０Ｖに設定してシミュレーションした結果得られたデータである。
同図に示すように、各ＦＥＴのチャネル層の表面領域の電流密度を比較すると、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、従来の反転型ＳｉＣ−ＭＩＳＦＥＴよりも電流密度が少し高くなっている。それに対し、本実施形態のｄ−ＤＡＣＦＥＴにおいては、チャネル層の表面領域の電流密度が従来の蓄積型ＳｉＣＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）よりも２倍程度向上している。その理由は、以下のように考えられる。
図５は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電界（Ｖ／ｃｍ）の分布を示す図である。同図に示すデータは、ゲートバイアス，ドレイン電位及びソース電位を、図４に示すデータが得られた条件と同じ条件に設定してシミュレーションした結果得られたデータである。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、電界は表面のごく近傍付近の領域（深さ０〜０．０２μｍ）と内部のδドープ層２１付近の領域（深さ０．１８〜０．２５μｍ）とで大きくなり、チャネル層のうちδドープ層よりも上方の領域（深さ０．０２５〜０．１８μｍ），つまり大部分の領域では、表面のごく近傍付近の領域を除き、電界が非常に小さくなっている。それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層の表面付近の領域（深さ０〜０．０４μｍ）では、本実施形態のｄ−ＤＡＣＦＥＴとほぼ同じ電界を示しているが、チャネル層の中央部（深さ０．０４〜０．１８μｍ）では、かなり大きい電界が生じていることがわかる。また、従来の反転型ＳｉＣＭＩＳＦＥＴにおいては、特にチャネル領域の表面付近の領域に非常に大きい電界が生じている。そして、このようなチャネル層における電界の分布状態の相違により、以下に説明するように、各ＦＥＴにおけるキャリアの移動度の相違が生じているものと考えられる。
図６は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電子の移動度（ｃｍ２／Ｖ・ｓ）の分布を示す図である。同図に示すデータは、ゲートバイアス，ドレイン電位及びソース電位を、図４に示すデータが得られた条件と同じ条件に設定してシミュレーションした結果得られたデータである。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、移動度は表面のごく近傍付近の領域（深さ０〜０．０２μｍ）と内部のδドープ層２１付近の領域（深さ０．１８〜０．２０μｍ）とで小さくなるが、表面のごく近傍付近の領域を除く、チャネル層のうちδドープ層よりも上方の領域（深さ０．０２〜０．１８μｍ），つまり大部分の領域では、移動度が非常に大きくなっている。それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層全体で、移動度が低くなっていることがわかる。また、従来の反転型ＳｉＣＭＩＳＦＥＴにおいては、特にチャネル領域の表面付近の領域で極度に移動度が低下していることがわかる。
図５と図６とを比較すると、以下のような作用により、本実施形態のｄ−ＤＡＣＦＥＴが高い電流駆動力を示すと考えられる。
まず、一般的に、高い電界が印加される領域では移動度が低くなると考えられる。そして、本実施形態のｄ−ＤＡＣＦＥＴの各領域においては、印加される電界が低いと移動度が高くなり、印加される電界が高いと移動度が低くなっている。そして、本実施形態のｄ−ＤＡＣＦＥＴにおいては、チャネル層の深い領域に高濃度のδドープ層２１を設けているので、δドープ層２１の近傍の領域，つまりチャネル層の深い領域に高い電界が印加されるが、チャネル層２０のうちδドープ層２１よりも上方で、表面近傍の領域を除く領域では低い電界しか印加されず、この領域では高い移動度が実表される。その結果、図４に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、表面近傍の領域（深さ０〜０．００６μｍ）で、高い電流密度が得られるものと考えられる。
一方、従来の反転型ＳｉＣ−ＭＩＳＦＥＴにおいては、その機構上、反転領域を形成するために高い電圧がゲート絶縁膜−チャネル層界面に印加されるので、全体的に小さな電流密度しか得られない。
そして、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、反転型ＳｉＣ−ＭＩＳＦＥＴよりも電流密度を向上させることをねらったものといえる。しかし、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、表面近傍の領域における電界の強さは、本実施形態のｄ−ＤＡＣＦＥＴとほとんど異ならないものの、チャネル層の表面直下の領域に高い電界が印加される。そのために、チャネル層においてキャリアが表面に加速され、界面準位などの影響を受けやすくなる結果、表面近傍の領域の電流密度があまり大きくならないと考えられる。
なお、δドープ層２１は、チャネル層２０の中間位置よりも下方に設けられていれば、式（１），（２）を満たすことができ、本実施形態の効果を発揮することができる。
δドープ層２１の厚みは、高電界が印加される領域をできるだけ限定するためには、１０ｎｍ以下であることが好ましい。
−第２の実施形態−
図７は、本発明の第２の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層２９を備えている。エピタキシャルＳｉＣ層２９は、ベース領域であるｐ型ＳｉＣ層３０と、ｐ型ＳｉＣ層３０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層４０とを備えている。また、本実施形態のｄ−ＤＡＣＦＥＴは、チャネル層４０の上に熱酸化によって形成されたゲート絶縁膜３１と、ゲート絶縁膜３１の上に形成されたゲート電極３２と、チャネル層４０及びＳｉＣ層３０におけるゲート電極３２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層３３ａ及びｎ型のドレイン層３３ｂとを備えている。
そして、上記チャネル層４０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層４２（低濃度ドープ層）と、アンドープ層４２中に介在する，不純物濃度が約２．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の深部δドープ層４１（高濃度ドープ層）と、アンドープ層４２中に介在する，不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の表面部δドープ層４３とを有している。ただし、深部δドープ層４１の下面と、ｐ型ＳｉＣ層３０の上面（ｐ型ＳｉＣ層３０とチャネル層４０との接合面）とは、互いに距離１０ｎｍだけ離れている。また、表面部δドープ層４３の上面と、ゲート絶縁膜３１の下面（ゲート絶縁膜３１とチャネル層４０との界面）とは、互いに距離１０ｎｍだけ離れている。また、ｎ型ソース・ドレイン層３３ａ，３３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層３３ａ，３３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層３０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＳｉＣ−ＭＩＳＦＥＴのチャネル層４０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
すなわち、本実施形態のｄ−ＤＡＣＦＥＴは、ｎ型のソース・ドレイン層３３ａ，３３ｂと、ほぼ均一濃度にドープされたｐ型のベース領域であるｐ型ＳｉＣ層３０と、変調ドープされたｎ型のチャネル層４０を備えた蓄積型ＭＩＳＦＥＴ構造を有しており、さらに、チャネル層４０の深い領域に高濃度の深部δドープ層４１を有しているとともに、表面部δドープ層４３をも備えている点が特徴である。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、上述の式（１）〜（４）を満たすようにチャネル層が構成されている。すなわち、表面部δドープ層４３全体の不純物量は、深部δドープ層４１全体の不純物量よりも少なくなるように、つまり、不純物濃度の重心がチャネル層の中間位置よりも下方に位置するように設計されている。これにより、ノーマリオフ動作を容易に実現することができる。
本実施形態に係るｄ−ＤＡＣＦＥＴは、チャネル層のピンチオフ点が深部δドープ層４１の表層側の不純物濃度の低い裾の部分である点は、第１の実施形態で説明した構造と同じである。ここで、本実施形態のｄ−ＤＡＣＦＥＴの構造が第１の実施形態と異なっているのは、表面部δドープ層４３をアンドープ層４２中に設けていることである。この表面部δドープ層４３を設けることにより、チャネル層４０の表面近傍の領域に多量のキャリアが供給されるので、さらなるチャネル抵抗の低減化を図ることが可能となる。
また、本実施形態のｄ−ＤＡＣＦＥＴは、式（１）〜（４）を満足していることから、第１の実施形態のｄ−ＤＡＣＦＥＴと同様に、ノーマリーオフ動作を行なうが、ノーマリオフ動作を行なわせない場合には、深部δドープ層４１と表面部δドープ層４３とが同じ不純物濃度を有する構造としてもよい。
−第３の実施形態−
図８は、本発明の第３の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、図１に示す第１の実施形態のｄ−ＤＡＣＦＥＴのδドープ層２１に代えて、チャネル層内に、深部から表面に向かって不純物濃度が低くなる傾斜ドープ層（高濃度ドープ層）を備えている。ただし、傾斜ドープ層の下端はｐＳｉＣ層に接している。傾斜ドープ層の最深部の不純物濃度は、約５．０×１０１８・ｃｍ−３であり、アンドープ層の不純物濃度（約１．×１０１６・ｃｍ−３）までほぼ連続的に不純物濃度が減少している。傾斜ドープ層の厚みは約１０ｎｍである。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、ベース（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとは、傾斜ドープ層の傾斜領域で互いに接触し、ピンチオフ状態になる。つまり、ピンチオフ点Ｐｐｏは、傾斜領域に存在している。そして、チャネル層の深部では、比較的大きい電界が作用するが、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、小さな電界しか作用しない。よって、第１の実施形態と同様に、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、高いキャリア移動度が実現し、高い電流駆動力が得られることになる。
−第４の実施形態−
図９は、本発明の第４の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、図１に示す第１の実施形態のｄ−ＤＡＣＦＥＴのδドープ層２１に代えて、チャネル層内に、ほぼ一様な不純物濃度を有する均一ドープ層（高濃度ドープ層）を備えている。ただし、均一ドープ層の下端はｐＳｉＣ層に接している。均一ドープ層の最深部の不純物濃度は、約５×１０１７・ｃｍ−３以上であり、均一ドープ層の厚みは約２０ｎｍである。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、ベース（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとは、均一ドープ層の上端部分（ピンチオフ点Ｐｐｏ）で互いに接触し、ピンチオフ状態になる。そして、均一ドープ層は、ベースから延びる空乏層Ｒｄｅｐｂをゲートバイアスの変化の影響に対して安定にするための役割を担っており、いわば空乏層ストッパーとして機能している。そのためには、均一ドープ層の最深部の不純物濃度は、約５×１０１７・ｃｍ−３以上であることが好ましく、かつ、均一ドープ層の厚みは、ベースから延びる空乏層Ｒｄｅｐｂの厚さ以上とする。
空乏層ストッパー（均一ドープ層）の厚さＴｄｓは、空乏層ストッパーの不純物濃度をＮｓとすると、下記式（５）
を満たすように設計することが好ましい。
空乏層ストッパー（均一ドープ層）とチャネルの境界でピンチオフさせるためには、アンドープ層の厚さＴｕｄは、アンドープ層の不純物濃度をＮｕｄとすると、下記式（６）
を満たすように設計すればよい。
したがって、デバイスのチャネル層全体の厚みＴｕｄ＋Ｔｄｓが、下記式（７）
を満たすように設計すれば、本実施形態のｄ−ＤＡＣＦＥＴは、ノーマリーオフで動作し、パフォーマンスは最適化される。
そして、本実施形態のｄ−ＤＡＣＦＥＴによると、チャネル層の深部では、比較的大きい電界が作用するが、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、小さな電界しか作用しない。よって、第１の実施形態と同様に、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、高いキャリア移動度が実現し、高い電流駆動力が得られることになる。
本実施形態のｄ−ＤＡＣＦＥＴの設計においても、ゲートに約“０”の電圧を印加した状態で、均一ドープ層（空乏層ストッパー）からアンドープ層への遷移領域中で、ベース側（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとが互いに接した状態となって、ピンチオフしていることが望ましい。
−第５の実施形態−
図１０は、本発明の第５の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層４９を備えている。エピタキシャルＳｉＣ層４９は、ベース領域であるｐ型ＳｉＣ層５０と、ｐ型ＳｉＣ層５０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層６０とを備えている。また、本実施形態のｄ−ＤＡＣＦＥＴは、チャネル層６０の上に熱酸化によって形成されたゲート絶縁膜６１と、ゲート絶縁膜５１の上に形成されたゲート電極５２と、チャネル層６０及びＳｉＣ層５０におけるゲート電極５２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層３５ａ及びｎ型のドレイン層５３ｂとを備えている。
そして、上記チャネル層６０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層６２（低濃度ドープ層）と、アンドープ層６２中に介在する，不純物濃度が約４．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の深部δドープ層６１（高濃度ドープ層）と、アンドープ層６２中に介在する，不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｐ型の表面部δドープ層６３とを有している。表面部δドープ層６３とゲート絶縁膜５１とは、互いに接触している。また、ｎ型ソース・ドレイン層５３ａ，５３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層５３ａ，５３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層５０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のｄ−ＤＡＣＦＥＴのチャネル層６０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態により、チャネルに対するゲート絶縁膜の悪影響を抑制することができるため、ゲートバイアスＶｇが０〜２０Ｖの範囲でｄ−ＤＡＣＦＥＴのパフォーマンス（電流駆動力など）を最大にすることができる。
本実施形態では、第１の実施形態の構造に加えて、表面部δドープ層６３を設けたが、第３，第４の実施形態においても、このような表面部δドープ層を設けることで、本実施形態と同じ効果を発揮することができる。
−第６の実施形態−
図１１は、本発明の第６の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（縦型ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態の縦型ｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板である高濃度ｎ型ＳｉＣ層（ドレイン層）８６の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層６９を備えている。エピタキシャルＳｉＣ層６９は、低濃度ｎ型ＳｉＣ層８５と、低濃度ｎ型ＳｉＣ層８５の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層８０とを備えている。また、本実施形態の縦型ｄ−ＤＡＣＦＥＴは、チャネル層８０の上に熱酸化によって形成されたゲート絶縁膜７１と、ゲート絶縁膜７１の上に形成されたゲート電極７２と、チャネル層８０及び低濃度ｎ型ＳｉＣ層８５におけるゲート電極７２の側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース層７３と、低濃度ＳｉＣ層８５内にｐ型不純物を注入して形成され、ソース層７３の底面を囲むｐウエル８４と、ソース層７３の上に設けられたソース電極７５と、高濃度ｎ型ＳｉＣ層８６の下面上に設けられたドレイン電極７６とを備えている。
上記チャネル層８０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層８２（低濃度ドープ層）と、アンドープ層８２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層８１（高濃度ドープ層）とを有している。ただし、δドープ層８１と、ｐウエル８４又は低濃度ｎ型ＳｉＣ層８５とは、互いに距離１０ｎｍだけ離れている。また、ｎ型のソース層７３及び高濃度ｎ型ＳｉＣ層（ドレイン層）８６における不純物濃度は、約１．×１０２０・ｃｍ−３である。ｐウエル８４のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態の縦型ｄ−ＤＡＣＦＥＴのチャネル層８０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態の縦型ｄ−ＤＡＣＦＥＴにより、第１の実施形態と同じ効果に加えて、縦型トランジスタ特有の効果を発揮することができる。すなわち、電流Ｉが流れる領域（図１１に示す実線矢印参照）を広く確保することで、大電流を流すことが可能になる。本実施形態の縦型ｄ−ＤＡＣＦＥＴは、大電力用のパワートランジスタとして特に適した構造を有している。
−第７の実施形態−
図１２は、本発明の第７の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ＵＭＯＳ型ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板である高濃度ｎ型ＳｉＣ層（ドレイン層）１０６及びｎ−型のドリフト層１０５の上に、エピタキシャル成長により形成されたエピタキシャルＳｉＣ層８９を備えている。エピタキシャルＳｉＣ層８９は、ドリフト層１０５の上に、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層１００と、ｐウエル１０４とを備えている。また、本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴは、チャネル層１００の上に熱酸化によって形成されたゲート絶縁膜９１と、ゲート絶縁膜９１の上に形成されたゲート電極９２と、チャネル層１００及びｐウエル１０４におけるゲート電極９２の側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース層９３と、ソース層９３の上に設けられたソース電極９５と、高濃度ｎ型ＳｉＣ層１０６の下面上に設けられたドレイン電極１０６とを備えている。
上記チャネル層１００は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層１０２（低濃度ドープ層）と、アンドープ層１０２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層１０１（高濃度ドープ層）とを有している。ただし、δドープ層１０１と、ソース層９３，ｐウエル１０４又はドリフト層１０５とは、互いに距離１０ｎｍだけ離れている。また、ｎ型のソース層９３及び高濃度ｎ型ＳｉＣ層（ドレイン層）１０６における不純物濃度は、約１．×１０２０・ｃｍ−３である。ｐウエル１０４のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴのチャネル層１００は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴにより、第１の実施形態と同じ効果に加えて、ＵＭＯＳ型トランジスタ特有の効果を発揮することができる。すなわち、電流Ｉが流れる領域（図１２に示す実線矢印参照）を広く確保することで、大電流を流すことが可能になる。本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴは、大電力用のパワートランジスタとして特に適した構造を有している。
−第８の実施形態−
図１３は、本発明の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ）の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成された領域であるｐ型ＳｉＣ層１１０と、ｐ型ＳｉＣ層１１０の上に形成されたｎ型のチャネル層１２０と、チャネル層１２０の上に熱酸化によって形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１１２と、チャネル層１２０及びＳｉＣ層１１０におけるゲート電極１１２の両側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース・ドレイン層１１３ａ，１１３ｂとを備えている。
そして、上記チャネル層１２０は、不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層１２１（高濃度層）と、不純物濃度が約１×１０１６・ｃｍ−３で厚みが約５０ｎｍのアンドープ層１２２（低濃度ドープ層）とを交互に積層して形成され、変調ドープされている。ただし、チャネル層１２０中の最上のアンドープ層１２２の厚みは約１５ｎｍである。また、ｎ型ソース・ドレイン層１１３ａ，１１３ｂにおける不純物濃度は、約１×１０１８・ｃｍ−３であり、ｎ型ソース・ドレイン層１１３ａ，１１３ｂの厚みは約３００ｎｍである。ｐ型ＳｉＣ層１１０のｐ型不純物濃度は約１×１０１８・ｃｍ−３である。
すなわち、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、ｎ型のソース・ドレイン層１１３ａ，１１３ｂと、ｐ型の領域であるｐ型ＳｉＣ層１１０と、ｎ型のチャネル層１２０とを備えた蓄積型ＭＩＳＦＥＴ構造を有している。そして、本実施形態のチャネル層１２０は、ｎ型δドープ層１２１とアンドープ層１２２とを交互に積層して構成されている。
図１４は、本実施形態のＳｉＣ−ＭＩＳＦＥＴのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性をシミュレーションした結果（Ｉ−Ｖ特性線）を示す図である。同図に示すＩ−Ｖ特性線は、ゲート−ドレイン間電圧を１Ｖに固定しときのＩ−Ｖ特性を示している。同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴにおいては、ゲート電圧Ｖｇが０のときには、ドレイン電流はほとんど流れていないことから、このＳｉＣ−ＭＩＳＦＥＴがノーマリオフ動作することがわかる。
図１５は、本実施形態のＳｉＣ−ＭＩＳＦＥＴのゲート絶縁膜直下の深さ方向における全電流密度（Ａ／μｍ２）のシミュレーション結果を示す図である。同図のシミュレーションは、Ｖｇ−ＶＴを一定の値に固定して得られたものである。同図に示すように、チャネル層１２０の表面からその内部に垂直に向かう電流密度分布をみると、深さ５ｎｍ以上の領域における電流密度が比較的多くなっている。この深い部分の平均の電流密度は、後述する図１７と同様に、均一濃度の第２導電型半導体層をチャネル層とするＭＩＳＦＥＴにおける深い部分の平均の電流密度よりも大きい。したがって、チャネル層１２０内において、ゲート絶縁膜中の欠陥に起因する界面準位トラップの影響を受けにくく、大きな電流密度が得られる。しかも、後述するごとくノーマリオフの動作が確保されている。つまり、変調ドープされたチャネル層１２０は、チャネル層１２０の表面からある深さｄ１までの領域である表層における平均の電流密度と、チャネル層１２０のある深さｄ１を越える深さの領域である深部における平均の電流密度との比が、チャネル層を均一濃度の第２導電型半導体層によって置き換えたときの両者の比よりも小さくなるように構成されている。
−ノーマリオフ動作に必要な条件の究明−
以下に、本発明者達が行なったノーマリオフ動作に必要な条件を求める過程について説明する。
４Ｈ−ＳｉＣを用いた反転型ＭＩＳＦＥＴにおいて、界面準位トラップが電子輸送機構に与える影響は深刻であることから、ＭＩＳＦＥＴのチャネル移動度を高めるためにさまざまな研究が行われてきた。特に、蓄積型ＭＩＳＦＥＴにより、チャネル移動度を反転型ＭＩＳＦＥＴと比べて２倍にまで高めることに成功している。
図１７は、５層のδドープ層を含む変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ（▲印），従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（■印），変調ドープを行なっていない均一ドーパント濃度（１×１０１６・ｃｍ−３）のチャネル領域を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ（●印）の深さ方向における電流密度のシミュレーション結果を示す図である。ただし、図１７における▲印のデータは、チャネル層中のδドープ層とアンドープ層とは、本実施形態のＳｉＣＭＩＳＦＥＴと同じ不純物濃度を有しているが、チャネル層の下方の領域であるｐ型ＳｉＣ層の不純物濃度は、６．０×１０１５・ｃｍ３である。
図１７に示すように、深さ約５ｎｍまでの領域（表層）では、反転型ＳｉＣ−ＭＩＳＦＥＴ，蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び変調ドープ付き蓄積型ＳｉＣ−ＭＩＳＦＥＴ共に、ほぼ同じ電流密度の分布を示している。しかし、深さが５ｎｍを越える領域（深部）においては、反転型ＭＩＳＦＥＴに比べて蓄積型ＭＩＳＦＥＴの電流の方が多い。これにより、蓄積型ＭＩＳＦＥＴの電流駆動力は反転型ＭＩＳＦＥＴよりも増大することになる。
つまり、蓄積型ＭＩＳＦＥＴの本質的な意義は、図１７に示すように、チャネルを流れる電流の深さ方向の電流密度分布において、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合を、反転型ＭＩＳＦＥＴにおける両者の割合よりも増やす構造にしたことにある。これは、ＳｉＣを利用したＳｉＣ−ＭＩＳＦＥＴに限らず、Ｓｉ−ＭＩＳＦＥＴなどＭＩＳＦＥＴ全般に共通する。しかし、従来の構造を有するＡＣＣＵＦＥＴなどの蓄積型ＭＩＳＦＥＴにおいても、チャネル移動度は比較的高くなるにも関わらず、依然として、ＭＯＳ界面の界面準位トラップの影響によって十分大きなチャネル移動度が得られないせいか、パワー素子に必要な電流密度は得られていない。
それに対し、図１７に示すように、δドープ層とアンドープ層とを交互に積層してなる変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、深さ５ｎｍ以上の領域における電流密度が均一ドープチャネル領域を有する蓄積型ＳｉＣＭＩＳＦＥＴよりも飛躍的に増大している。つまり、チャネル層を変調ドープすることにより、界面準位トラップの影響を緩和してチャネル移動度の増大を実現することができるものと考えられる。
ところが、変調ドープ構造をＳｉＣ−ＭＩＳＦＥＴのチャネル領域に適用するとチャネル移動度を上げることができるが、シミュレーションの結果によると閾値電圧が−２２Ｖであって、ゲート電圧が０Ｖの状態でＳｉＣ−ＭＩＳＦＥＴがオン状態になり電流が流れてしまう。これでは、パワートランジスタを実用化する際に要求されるノーマリーオフ動作を実現することは困難である。そこで、本発明者達は、図１３に示すｐ型領域であるｐ型ＳｉＣ層１１０におけるｐ型不純物濃度の調整によってしきい値電圧を変化させることを試みた。
図１８は、ｐ型領域（ｐ型ＳｉＣ層）における不純物濃度が２×１０１７・ｃｍ−３の時のδドープ層の数としきい値電圧ＶＴとの関係を表にして示す図である。図１８において、ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，…は、それぞれδドープ層の数が１層，２層，３層，…であるチャネル層を有するＳｉＣ−ＭＩＳＦＥＴを示している。図１８に示すデータが得られた蓄積型ＳｉＣ−ＭＩＳＦＥＴにおけるｐ型領域の不純物濃度は２×１０１７・ｃｍ−３であり、図１７に示すデータが得られた蓄積型ＳｉＣ−ＭＩＳＦＥＴのｐ型領域の不純物濃度（６．０×１０１５ｃｍ−３）に比べて、３０倍程度高くなっている。その結果、δドープ層の数が５層の場合には、しきい値電圧ＶＴが−８Ｖにまで上昇している。すなわち、ｐ型領域のｐ型不純物濃度を高めることにより、変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴのしきい値電圧ＶＴを高くすることができる。
しかしながら、その場合においても、しきい値電圧が負値である限り、ノーマリオフ動作は実現することができない。ここで、本発明者達は、図１８に示すデータから、δドープ層の数が少ないほどしきい値電圧が高くなる点に着目した。つまり、ｐ型領域におけるｐ型不純物濃度を高める一方、チャネル層におけるδドープ層の数を低減することにより、しきい値電圧ＶＴを０ないし正の値に制御することができるはずである。ただし、δドープ層の数を減らすことによってチャネル移動度が小さくなると、パワー素子に必要な電流密度が得られない。したがって、チャネル移動度を高く維持しつつ，しきい値電圧を０ないし正に制御することが必要である。
図１６は、ノーマリオフ条件を満たすためのδドープ層の数とｐ型領域のｐ型不純物濃度との関係を示す図である。ただし、シミュレーションに際し、チャネル層におけるδドープ層の厚みを１０ｎｍ，ｎ型不純物濃度を１×１０１８・ｃｍ−３とし、アンドープ層の厚みを４０ｎｍ，ｎ型不純物濃度を１×１０１６・ｃｍ−３としている。同図に示すように、δドープ層の数を多くすると、ｐ型領域におけるｐ型不純物濃度を高くしないと、ノーマリオフ動作を確保することができない。
図１９は、本発明のノーマリオフの半導体素子の最適設計をした場合のちゃん層中のδドープ層の数と、そのときのｐ型領域の濃度を用いた素子のチャネル移動度との関係をシミュレーションした結果を示す図である。同図に示すように、δドープ層の数が１層，２層程度では、チャネル移動度が低いので十分高い電流密度が得られない。一方、δドープ層の数が５層のものでも４層のものと同じ程度のチャネル移動度しか得られない。また、６層以上になると、逆にチャネル移動度が低くなっている。したがって、チャネル移動度を最大にするためには、δドープ層の数の適正範囲が存在することがわかる。
−パワー素子におけるノーマリオフ動作のための条件−
上述のシミュレーション結果をまとめると、パワー素子としての機能を確保し、かつ、ノーマリオフ動作を確保するための条件は、以下のようになる。上述のシミュレーションはすべてδドープ層とアンドープ層とを交互に積層した多重δドープ層からなるチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴについて行なわれている。しかし、一般的には、ＳｉＣ以外の半導体材料を用いた蓄積型ＭＩＳＦＥＴについても、上述の各特性と同じ傾向の特性がある。また、変調ドープされたチャネル層の構造として、必ずしもδドープ層（高濃度ドープ層）とアンドープ層（低濃度ドープ層）とを交互に積層した構造を有していなければならないという必然性はない。さらに、チャネル層がｎ型の半導体層のみ，またはｐ型の半導体層のみによって構成されている必要はなく、ｎ型半導体層とｐ型半導体層とが混在していてもよい。ただし、チャネル層は平均的には、あるいは全体としてみれば、ｐ型領域と逆導電型である必要がある。
そこで、本発明では、蓄積型ＭＩＳＦＥＴの構造として、第１導電型（ｐ型）領域（図１３におけるｐ型ＳｉＣ層１１０）と、ｐ型領域の上に設けられ、平均的に第２導電型（ｎ型）で不純物濃度分布が均一でない変調ドープされたチャネル層とを有していることを前提とする。そして、この前提の下に、高いチャネル移動度とノーマリオフ動作とを実現するための条件について説明する。
まず、図１７からわかるように、反転型ＭＩＳＦＥＴと蓄積型ＭＩＳＦＥＴとでは、ある深さｄ１（図５においては深さ５ｎｍ）までは、同じ電流密度プロファイルを示している。そこで、ある深さｄ１までの電流量と、ある深さｄ１よりも深い領域における電流量との比が、均一ドープのチャネル層を有する蓄積型ＭＩＳＦＥＴよりも小さければ、界面準位トラップの影響を回避して高い電流量が得られることになる。
ここで、第１導電型半導体領域をｐ型領域とし、変調ドープされたチャネル層をｎ型チャネル層とする。そして、ｐ型領域におけるｐ型不純物濃度をＮｐ＋とし、ｎ型チャネル層における平均のｎ型不純物濃度をＮａＶとする。δドープ層とアンドープ層とを交互に積層してなるチャネル層を有する場合には、チャネル層全体における平均の不純物濃度がＮａＶになる。このとき、図４のδドープ層の数とｐ型領域の不純物濃度との関係から、ノーマリオフ動作を確保するためには、チャネル層の平均的な第２導電型不純物濃度の絶対値が高いときには、それに応じて第１導電型半導体領域の第１導電型不純物の濃度を高くする必要があることがわかる。
上記条件を満たす変調ドーピングプロファイルの実現方法は、幾通りにでも考えることができる。ただし、デバイスの設計指針として、ＭＩＳＦＥＴにおいて、チャネルオン時、つまり、Ｖｇ−ＶＴを正の値で固定した時に、ゲート絶縁膜の直下を流れる電流において、チャネル層の表面から上記ある深さｄ１に達するまでの領域（表層）における平均の電流密度と、ある深さｄ１よりも下方の領域（深部）における平均の電流密度との比が小さくなるように、チャネル層及びｐ型領域の不純物濃度を調整すれば、界面準位トラップの影響を受けにくくなって、高いチャネル移動度が得られる。つまり、表層における電流密度と深部における電流密度との比が、チャネル層の不純物濃度分布が均一であるとした場合よりも小さくなるようにすればよい。ここで、ある深さｄ１とは、蓄積型ＭＩＳＦＥＴのオン状態において、図１７に示す反転型ＭＩＳＦＥＴと蓄積型ＭＩＳＦＥＴとが同じ電流密度を示す領域の深さをいう。上記実施形態では、ある深さｄ１は、５ｎｍである。
例えば、チャネル層の大半をｎ型半導体層とし、ゲート絶縁膜と接する最上層をｐ型の薄い半導体層とすれば、チャネル層中の深部をチャネル電流が流れるので、チャネル移動度を上げることができる。
ここで、最もＶＴ（しきい値電圧）制御が容易な変調ドープされたチャネル層として、δドープ層（高濃度層）とアンドープ層（低濃度ドープ層）とを交互に積層してなるチャネル層がある。チャネル層におけるδドープ層とアンドープ層との繰り返し数をｍ（ｍは整数）として、アンドープ層の厚みがＬｓ（ｎｍ）で不純物濃度がＮｎ−（／ｃｍ３）とする。また、δドープ層の厚みは半値幅Ｌδ（ｎｍ）で表し、不純物濃度がＮｎ＋（／ｃｍ３）であるとする。ただし、アンドープ層（低濃度ドープ層）の不純物能動はδドープ層（高濃度層）の不純物濃度の１／１０以下であるとする。このとき、下記式（８）
が成立するように、各パラメータを設計することにより、ノーマリーオフ型ＭＩＳＦＥＴを容易に実現することができる。
つまり、図１６は、Ｌδ＝１０、Ｌｓ＝４０、Ｎｎ−＝１×１０１６ｃｍ−３、Ｎｎ＋＝１×１０１８・ｃｍ−３とした場合のδドープ層の数とｐ型領域におけるｐ型不純物濃度との関係を示しているのである。図１６からわかるように、ｐ型領域のｐ型不純物濃度が２×１０１７・ｃｍ−３の時には、ノーマリーオフ条件を満たすためには、δドープ層の数を１層としなければならない。しかし、ｐ型領域のｐ型不純物濃度が１×１０１８・ｃｍ−３の時には、δドープ層の数が４層ないし５層であっても、容易にノーマリーオフ条件を満たすことができる。
一方、ｐ型領域におけるｐ型不純物濃度を高くすると、しきい値電圧ＶＴを高くすることができるが、蓄積型ＭＩＳＦＥＴがオン状態におけるチャネル層の表面から上記ある深さｄ１までの領域（表層）における電流密度と、上記ある深さｄ１よりも下方の領域における電流密度との比が大きくなりすぎると、チャネル移動度は減少する。つまり、図１５からわかるように、δドープ層の数を増大しても、無駄なδドープ層の数が増加するだけで、深部を流れる電流は減少し、チャネル移動度も、図１９に示すようにかえって減少する。
なお、図１５の破線に示すように、多重δドープ層の各δドープ層の不純物濃度を深部に向かうほど高くすることにより、深部には大きな電界が印加され表面部には小さな電界しか印加されないようにすることができるので、第１の実施形態などと同様に、チャネル層の表面領域における電流密度をより高くすることができる。
−その他の実施形態−
上記シミュレーションや実施形態においては、第１導電型半導体領域がｐ型領域で、変調ドープされたチャネル層が平均的にｎ型半導体層のみからなる場合について説明したが、本発明の蓄積型ＭＩＳＦＥＴは、ｎ型領域と、平均的にｐ型半導体層からなる変調ドープされたチャネル層を有するものであってもよい。その場合、ソース・ドレイン層はｐ型半導体層である。
さらに、本実施形態においては、本発明をプレーナ型のＭＩＳＦＥＴに適用した例について説明したが、本発明を、ドレイン電極が基板の裏面に設けられた縦型のパワーＭＩＳＦＥＴに適用しても、本実施形態と同様の効果を発揮することができる。
本発明の蓄積型ＭＩＳＦＥＴの構造は、例えば炭化珪素を代表とするワイドバンドギャップ半導体を用いた蓄積型ＭＩＳＦＥＴに特に有効な構造である。本発明が適用されるワイドバンドギャップ半導体としては、ＳｉＣ以外にＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＧａＡｓ，ＡｌＧａＡｓなどのＳｉよりもバンドギャップが広い半導体があり、いずれを用いてもよい。
産業上の利用分野
本発明の半導体装置は、電子機器に搭載される蓄積型ＭＩＳＦＥＴ，ＡＣＣＵＦＥＴ，縦型ＭＩＳＦＥＴなどのデバイス、特に、高周波信号を扱うデバイスや、パワーデバイスに利用される。
【図面の簡単な説明】
図１は、本発明の第１の実施形態に係る半導体装置の基本構造を示す断面図である。
図２は、第１の実施形態のｄ−ＤＡＣＦＥＴのＩ−Ｖ特性線を示す図である。
図３は、第１の実施形態のｄ−ＤＡＣＦＥＴのチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図４は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電流密度の変化を示す図である。
図５は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電界の分布を示す図である。
図６は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電子の移動度の分布を示す図である。
図７は、本発明の第２の実施形態に係る半導体装置の基本構造を示す断面図である。
図８は、本発明の第３の実施形態に係る半導体装置のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図９は、本発明の第４の実施形態に係る半導体装置のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図１０は、本発明の第５の実施形態に係る半導体装置の基本構造を示す断面図である。
図１１は、本発明の第６の実施形態に係る半導体装置の基本構造を示す断面図である。
図１２は、本発明の第７の実施形態に係る半導体装置の基本構造を示す断面図である。
図１３は、本発明の第８の実施形態に係る半導体装置の基本構造を示す断面図である。
図１４は、本発明の第８の実施形態のＳｉＣ−ＭＩＳＦＥＴのドレイン電流−ゲート電圧特性をシミュレーションした結果を示す図である。
図１５は、本発明の第８の実施形態のＳｉＣ−ＭＩＳＦＥＴのゲート絶縁膜直下の深さ方向における全電流密度のシミュレーション結果を示す図である。
図１６は、ノーマリオフ条件を満たすためのδドープ層の数とｐ型領域のｐ型不純物濃度との関係を示す図である。
図１７は、変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ，反転型ＳｉＣ−ＭＩＳＦＥＴ及び均一濃度のチャネル領域を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴの深さ方向における電流密度のシミュレーション結果を示す図である。
図１８は、第１導電型半導体領域における不純物濃度が所定濃度の時のδドープ層の数としきい値電圧ＶＴとの関係を表にして示す図である。
図１９は、チャネル層中のδドープ層の数とチャネル移動度との関係をシミュレーションした結果を示す図である。
本発明は、蓄積型ＭＩＳＦＥＴ構造を有する半導体装置に係り、特に、パワー素子におけるノーマリオフ動作の実現対策に関するものである。
背景技術
炭化珪素（以下、「ＳｉＣ」という）は、バンドギャップが大きく、他の半導体材料と比べて高い絶縁破壊特性を有するので、低損失パワーデバイスへの適用が期待されている。ＳｉＣ層の上には、ＳｉＣを熱酸化することによって比較的良質の二酸化珪素（ＳｉＯ２）膜が形成されるので、電力変換用のＳｉＣデバイスの構造として、絶縁ゲート型の構造を採用することが有力と考えられる。
しかし、ＳｉＣ層の上に形成されるゲート絶縁膜用の熱酸化膜には克服しなければならない課題が数多く残されている。例えば、酸化膜中の欠陥に起因して発生するＳｉＣ層の絶縁膜との界面付近の領域に存在する高密度の界面準位トラップは、ＭＩＳチャネルにおける電子輸送機構に大きな影響を及ぼしている。例えば、ＳｉＣ層の絶縁膜との界面付近の領域に存在する界面準位トラップが、絶縁ゲート型ＳｉＣデバイスのチャネル・コンダクタンスを著しく低下させている原因となっている。ただし、熱酸化膜中の欠陥によってＳｉＣ層中の酸化膜近傍の領域に界面準位トラップが形成される機構に関しては、現在のところほとんど調べられていない。
特に、４Ｈ−ＳｉＣからなるＳｉＯ２／ＳｉＣ界面においては、酸化膜中の欠陥に起因して、禁制帯内の伝導帯近傍のポテンシャル位置にＥ’１センターと呼ばれるアクセプター型トラップが生じてしまい、このアクセプター型トラップは電子輸送に大きな影響を及ぼす。４Ｈ−ＳｉＣは、６Ｈ−ＳｉＣ結晶といった他のポリタイプの結晶よりもバンドギャップが広く、絶縁破壊電圧も高く、バルク移動度も高いことから、パワーデバイスへ応用するためには最適なポリタイプの結晶である。しかし、上述のアクセプター型トラップのために、４Ｈ−ＳｉＣ結晶からなるＳｉＣ層を用いたＭＩＳＦＥＴのチャネル移動度は極端に低く、ＳｉＣデバイスの実用化への大きな壁となっている。
上述のように、４Ｈ−ＳｉＣを用いた反転型ＭＩＳＦＥＴにおいて、界面準位トラップが電子輸送機構に与える影響は深刻であることから、ＭＩＳＦＥＴのチャネル移動度を高めるためにさまざまな研究が行われてきた。特に、蓄積型ＭＩＳＦＥＴの研究においては、チャネル移動度を反転型ＭＩＳＦＥＴと比べて２倍にまで高めることに成功している。その場合、蓄積型ＭＩＳＦＥＴの本質的な意義は、チャネルを流れる電流の深さ方向の電流密度分布において、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合を、反転型ＭＩＳＦＥＴにおけるよりも増やす構造にしたことにある。
解決課題
ところが、従来のＡＣＣＵＦＥＴなどの蓄積型ＭＩＳＦＥＴにおいても、キャリア移動度は比較的高くなるにも関わらず、依然として、ＭＯＳ界面の界面準位トラップの影響により十分大きなチャネル移動度が得られないせいか、パワー素子に必要な電流密度は得られていない。
反面、蓄積型ＭＩＳＦＥＴにおいて、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合があまりに大きいと、ゲートバイアスを印加しない状態で電流が流れる，いわゆるノーマリオンの構造になりやすい。これは、パワートランジスタを適用した機器のフェイルセーフという観点から好ましくない。
発明の開示
本発明の目的は、蓄積型ＭＩＳＦＥＴ構造において、チャネル領域を流れる電流の移動度を効果的に高める手段を講ずることにより、ＳｉＣなどのワイドバンドギャップ半導体を用いたパワー素子として機能する半導体装置の実現を図ることにある。
本発明の第１の半導体装置は、半導体基板と、上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と、上記第１導電型半導体領域の上に形成され、均一でない不純物濃度分布を有する，平均的に第２導電型の，変調ドープされたチャネル層と、上記チャネル層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース層とを備え、上記チャネル層における表面からの深さをｙとし、深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし、チャネル層の平均不純物濃度をＮｃｍとし、上記チャネル層における不純物濃度の深さ方向における分布の重心の深さｙｃを下記式
これにより、チャネル層において、その深部には比較的大きな電界が印加され、表面部には比較的小さな電界が印加されるので、表面部におけるキャリア移動度が高くなる。その結果、ゲート絶縁膜による悪影響を抑制しつつ、チャネル抵抗を小さくして、高い電流量が得られるので、電流駆動力の高い半導体装置が得られることになる。
上記半導体基板はＳｉＣ基板であることにより、ＳｉＣのワイドバンドギャップ特性を利用して、パワートランジスタとして高いパフォーマンスを有する半導体装置が得られる。
上記ゲート電極の電位が約０である時において、上記チャネル層は、上記ゲート絶縁膜から延びる空乏層と、上記第１導電型半導体領域から延びる空乏層とによってピンチオフされているように構成されていることが好ましい。
上記チャネル層の厚みＴｃｈは、上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値を｜Ｎｂｓ｜とし、上記チャネル層の平均不純物濃度の絶対値を｜Ｎｃｍ｜とし、真空の誘電率をεｓ、電気素量をｑ、ベース層の不純物濃度をＮｂｓ、チャネル層の表面ポテンシャルをφｍｓ、ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣｏｘ、チャネル部とベース部との内部電位差をＶｂｌとしたときに、下記式
これらのチャネル層の平均不純物濃度Ｔｃｈや、チャネル層の厚さＮｃｍが、ノーマリーオフ型のパワートランジスターを設計する上で重要なパラメーターの１つとなり、チャネル層の構造に依存する電気特性は、このチャネル層の平均不純物濃度、チャネル層の厚さ、およびにベース領域における不純物濃度によって大まかに見積もることができる。そして、Ｎｃｍ、Ｎｂｓを決めてＴｃｈを上式で計算し、チャネルの厚みをＴｃｈ以下にすれば、第１導電型半導体領域（ベース）側から延びる空乏層とゲート電極側から延びる空乏層とが、チャネル層中でピンチオフし、ノーマリーオフ型を実現できる構造となる。
上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値｜Ｎｂｓ｜が、上記チャネル層における平均的な第２導電型不純物濃度の絶対値｜Ｎｃｍ｜よりも高いことにより、ゲートオフ状態におけるリーク電流を低減することができる。
上記チャネル層は、第２導電型不純物を含む高濃度ドープ層と、不純物濃度が上記高濃度ドープ層のピーク濃度よりも１／１０以下である第２導電型の低濃度ドープ層とを有していることにより、最適なチャネル構造を容易に実現することができる。
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられたδドープ層であることにより、チャネル層における不純物濃度の分布の重心をより深いところに調整することが容易である。そして、δドープ層が第１導電型半導体領域に近い深部に位置し、このδドープ層の近傍に高い電界が印加されるので、ピンチオフ点をできるだけチャネル層の深部に固定し、チャネル層の表層付近の電界を抑制することが容易となる。
上記δドープ層の厚みは、１０ｎｍ以下であることが好ましい。このような構造は、パルスバルブを用いたパルスドープによって不純物をドープすることにより、容易に実現することができる。
上記第１導電型半導体領域の第１導電型不純物の濃度は、上記δドープ層を濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の部分まで空乏化しうる程度に高いことが好ましい。
上記δドープ層の上記第１導電型半導体領域側の端部は、上記第１導電型半導体領域から２０ｎｍ以上離れていないことにより、δドープ層の空乏化が困難となる状態を回避して、リーク電流を抑制することができる。
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記δドープ層の濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の領域で互いに接触して、ピンチオフが生じることが好ましい。
具体的には、上記裾の領域のピンチオフ点における不純物濃度が、上記低濃度ドープ層の不純物濃度以上で、上記δドープ層のピーク濃度以下であることにより、半導体装置が安定に動作し信頼性も高くなる。
以上のように設計したトランジスタにおいては、第１導電型は度領域側から延びる空乏層は、ゲート電極に印加する電圧を変化させても、安定してほとんど変化することがない。しかも、ゲート電極に約０Ｖからチャネルオン状態になる側に電圧を印加したときに、ピンチオフ点であるδドープ層の裾の部分から空乏層が開きだし、空乏層がチャネル層とゲート絶縁膜との界面まで広がるように、チャネルの開動作が行なわれる。したがって、電流は低抵抗なチャネル内部から流れ始め、空乏層がゲート絶縁膜まで到達しても、大部分の電流はチャネル内部をほぼ一様に流れるために、チャネル層の表面の界面準位トラップなどの影響を受け難い。また、空乏層が素直にゲート絶縁膜まで開いてゆくのでＩｄ−Ｖｇ特性においてキンクを生じることもなく、チャネル抵抗においても最適なパフォーマンスを得ることができる。
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられた１つの深部δドープ層であり、上記チャネル層の中間位置よりも上方に設けられた表面部δドープ層をさらに備えていてもよい。この場合には、表面部δドープ層からチャネル層にキャリアを供給することが可能になり、電流駆動力の向上を図ることができる。
上記表面部δドープ層の不純物濃度は、上記深部δドープ層の不純物濃度よりも低いことが好ましい。
上記高濃度ドープ層は、下方から上方に向かって不純物濃度が減少する傾斜ドープ層であってもよい。その場合にも、チャネル層の深部に強い電界が印加され、表面部に比較的弱い電界が印加されるので、チャネル層の深部にδドープ層を設けた場合とほぼ同様の効果を発揮することができる。
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記傾斜ドープ層の不純物濃度プロファイルにおける傾斜領域で互いに接触して、ピンチオフが生じることが好ましい。
上記高濃度ドープ層は、上記第１導電型半導体領域に接して設けられ、ほぼ一様な不純物濃度を有する均一ドープ層であってもよい。
上記均一ドープ層に、上記第１導電型半導体領域から延びる空乏層を停止させて、ピンチオフ点の位置をほぼ一定に安定化させる機能をもたせることができる
上記均一ドープ層の不純物濃度が、上記第１導電型半導体領域の不純物濃度以上であることが好ましい。
上記均一ドープ層の不純物濃度をＮｓとすると、上記均一ドープ層の厚みＴｄｓが、下記式
また、上記チャネル層内の低濃度ドープ層における不純物濃度をＮｕｄとする時に、上記低濃度ドープ層の厚みＴｕｄが、下記式
以上のことから、上記チャネル層全体の厚みＴｕｄ＋Ｔｄｓが、下記式
そして、上記ゲート電極に約０Ｖの電圧を印加したときに、上記均一ドープ層から上記低濃度ドープ層への不純物濃度プロファイルの遷移領域において、上記ゲート絶縁膜側から延びる空乏層と、上記第１導電型半導体領域側から延びる空乏層とが互いに接触して、ピンチオフしていることにより、ピンチオフ点がチャネル層の深部に安定して存在することになる。
上記ゲート電極に印加される電圧をＶｇとし、しきい値電圧をＶｔとしたときに、Ｖｇ−Ｖｔの絶対値が０Ｖ以上で５Ｖ以下の範囲内にある時には、チャネル層の中間位置よりも下方の領域に電流がチャネル層の上記中間位置よりも上方の領域を流れる電流よりも多いことにより、高い電流駆動力が得られる。
上記半導体基板の下部に高濃度の第２導電型不純物をドープしてなるドレイン層をさらに備え、縦型ＭＩＳＦＥＴとして機能させることができる。
本発明の第２の半導体装置は、半導体基板と、上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と、上記第１導電型半導体領域の上に形成され、均一でない不純物濃度分布を有する平均的に第２導電型の，変調ドープされたチャネル層と、上記チャネル層の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース領域とを少なくとも備え、上記第１導電型半導体領域における第１導電型不純物の濃度は、上記チャネル層における平均的な第２導電型不純物濃度の絶対値よりも高く、上記チャネル層は、上記ゲート電極にしきい値電圧よりも大きな電圧を印加したオン時に、上記チャネル層の表面からある深さまでの領域である表層における平均の電流密度と、チャネル層の上記ある深さを越える深さの領域である深部における平均の電流密度との比が、上記チャネル層を均一濃度の第２導電型半導体層によって置き換えたときの両者の比よりも小さくなるように構成されている。
これにより、半導体装置のオン時に、変調ドープされたチャネル層を流れる電流のうち深部を流れる電流の割合が高くなるので、チャネルを流れるキャリアに対する界面準位トラップなどの影響が弱められ、高い移動度を実現することができる。
上記半導体基板がＳｉＣ基板である場合には、上記ある深さは約５ｎｍである。
上記チャネル層は、少なくとも１つの高濃度層と、不純物濃度が上記高濃度層よりも１／１０以下である低濃度ドープ層とを交互に積層して構成されていることにより、界面準位トラップの影響を特に効果的に回避することができる。
上記高濃度層と低濃度ドープ層との繰り返し数をｍ（ｍは正の整数）、低濃度ドープ層の厚みがＬｓで不純物濃度がＮｎ−とし、高濃度層の厚みがＬδで不純物濃度がＮｎ＋であるとしたときに、下記式
上記半導体基板は、ＳｉＣ珪素基板であることにより、特に大きなワイドバンドギャップを利用して、パワー素子に適した半導体装置の構造が得られる。
最良の実施形態
−第１の実施形態−
図１は、本発明の第１の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層９を備えている。エピタキシャルＳｉＣ層９は、ベース領域であるｐ型ＳｉＣ層１０と、ｐ型ＳｉＣ層１０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層２０と、チャネル層２０の上に熱酸化によって形成されたゲート絶縁膜１１と、ゲート絶縁膜１１の上に形成されたゲート電極１２と、チャネル層２０及びＳｉＣ層１０におけるゲート電極１２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層１３ａ及びｎ型のドレイン層１３ｂとを備えている。
そして、上記チャネル層２０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層２２（低濃度ドープ層）と、アンドープ層２２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層２１（高濃度ドープ層）とを有している。ただし、δドープ層２１の下面と、ｐ型ＳｉＣ層１０の上面（ｐ型ＳｉＣ層１０とチャネル層２０との接合面）とは、互いに距離１０ｎｍだけ離れている。また、ｎ型ソース・ドレイン層１３ａ，１３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層１３ａ，１３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層１０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＳｉＣ−ＭＩＳＦＥＴのチャネル層２０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
このような構造は、例えば、本出願人の出願である特開平２０００−３４０５１２号公報に開示されるような，パルスバルブを用いたパルスドープによって不純物をドープすることにより、容易に実現することができる。
すなわち、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、ｎ型のソース・ドレイン層１３ａ，１３ｂと、ほぼ均一濃度にドープされたｐ型のベース領域であるｐ型ＳｉＣ層１０と、変調ドープされたｎ型のチャネル層２０を備えた蓄積型ＭＩＳＦＥＴ構造を有しており、さらに、チャネル層２０の深い領域に高濃度のδドープ層２１を有していることから、以下、本実施形態のＳｉＣ−ＭＩＳＦＥＴを「ｄ−ＤＡＣＦＥＴ（ｄ−ＤＡＣＦＥＴと略する）」という。
本実施形態のｄ−ＤＡＣＦＥＴにおいて、チャネル層２０における表面からの深さをｙとし、チャネル層２０の深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし、チャネル層２０の平均不純物濃度をＮｃｍとすると、不純物濃度の深さ方向における分布の重心の深さｙｃは、下記式（１）
さらに、真空の誘電率をεｓ、電気素量をｑ、ベース層の不純物濃度をＮｂｓ、チャネル層の表面ポテンシャルをφｍｓ、ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣｏｘ、チャネル部とベース部との内部電位差をＶｂｌとすると、下記式式（３），（４）
ただし、チャネル層の平均不純物濃度の｜Ｎｃｍ｜は、下記式
本実施形態にｄ−ＤＡＣＦＥＴは、上記式（１）〜（４）を満たしていることにより、高い電流駆動力と、ノーマリーオフ型の動作とを実現することができる。
また、ｐＳｉＣ層（ベース層）におけるｐ型不純物の濃度の絶対値｜Ｎｂｓ｜が、チャネル層２０における平均的なｎ型不純物濃度の絶対値｜Ｎｃｍ｜よりも高いことにより、ゲートオフ状態におけるリーク電流を低減することができる。
図２は、本実施形態のｄ−ＤＡＣＦＥＴのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性をシュミレーションした結果（Ｉ−Ｖ特性線）を示す図である。同図には、比較のために、本実施形態にｄ−ＤＡＣＦＥＴと構造が同じで、チャネル層がほぼ均一濃度にドープされた従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴと表示）と、本実施形態にｄ−ＤＡＣＦＥＴと構造が同じで、チャネル層の不純物の導電型が異なり、かつ、ほぼ均一濃度にドープされた従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖと表示）とのＩ−Ｖ特性も示されている。同図に示すＩ−Ｖ特性線は、いずれも、ゲート−ドレイン間電圧を１Ｖに固定したときのＩ−Ｖ特性を示している。また、同図に示す反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）として、ｐＳｉＣ層の不純物濃度が約５．×１０１５・ｃｍ−３、約５．×１０１６・ｃｍ−３であるもののシュミレーション結果もＩｎｖ−５Ｅ１５、Ｉｎｖ−５Ｅ１６として表示されている。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、ゲート電圧Ｖｇが０のときには、ドレイン電流はほとんど流れていないことから、ｄ−ＤＡＣＦＥＴがノーマリーオフ動作することがわかる。また、従来の蓄積型ＭＩＳＦＥＴも反転型ＭＩＳＦＥＴも、ノーマリオフ動作するように不純物濃度が調整されている。しかし、本実施形態のｄ−ＤＡＣＦＥＴは、従来の蓄積型ＭＩＳＦＥＴや反転型ＭＩＳＦＥＴに比べると、ゲート電圧Ｖｇを高くしたときに、大きなドレイン電流Ｉｄｓを示しており、高い電流駆動力を有することがわかる。すなわち、本実施形態のｄ−ＤＡＣＦＥＴは、ノーマリーオフで動作するトランジスタのパフォーマンスが如何に優れているかがわかる。
しかも、後述するように空乏層が素直にゲート絶縁膜まで開いていくので、Ｉｄ−Ｖｇ特性においてキンクを生じることもなく、チャネル抵抗においても最適なパフォーマンスを得ることができる
次に、本実施形態のｄ−ＤＡＣＦＥＴの動作原理について説明する。図３は、第１の実施形態のｄ−ＤＡＣＦＥＴのチャネル層２０及びｐＳｉＣ層１０の不純物濃度と、空乏層との関係を示す図である。同図に示すように、ベース（ｐＳｉＣ層１０）から延びる空乏層Ｒｄｅｐｂは、δドープ層２１に向かって拡がる。一方、ゲート電極１２にバイアス約０Ｖが印加されていると、ゲート電極１２の内部電位により、チャネル層２０においてゲート側から空乏層Ｒｄｅｐｇが延び、δドープ層２１に向かって広がる。そして、２つの空乏層Ｒｄｅｐｂ，Ｒｄｅｐｇが、δドープ層２１の上面付近の不純物濃度の低い裾の部分（ピンチオフ点Ｐｐｏ）で互いに接触し、ピンチオフ状態になる。ゲート電極１２の電位を上げていく間、初期においてはδドープ層２１の上面付近の不純物濃度の低い裾の部分は、アンドープ層２２に比べると比較的不純物濃度が高いことから、空乏層Ｒｄｅｐｇの延びの変化は小さい。しかし、いったん、空乏層Ｒｄｅｐｂの先端がアンドープ層２２（δドープ層２１？）に到達すると、空乏層Ｒｄｅｐｂは速やかにゲート電極１１に吸い込まれてチャネルは開状態になる。一方、ベースから延びる空乏層Ｒｄｅｐｂの幅はゲートバイアスの変化によってほとんど影響を受けない。よって、本実施形態のｄ−ＤＡＣＦＥＴにおいては、アンドープ層２２のうちδドープ層２１の上方の部分全体がそのままチャネルとなる。そして、ゲートバイアスが変化しても、ピンチオフ点Ｐｐｏの位置は、ほとんど変化しない。
それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層がほぼ均一濃度にドープされているので、ゲート側から延びる空乏層Ｒｄｅｐｇと、ベース領域から延びる空乏層Ｒｄｅｐｂとの接触する点（ピンチオフ点）が、ゲートバイアスの変化に応じて変化する。すなわち、ゲートバイアスが小さいときはチャネル層の比較的深い位置にピンチオフ点があるが、ゲートバイアスを高くしていくと、チャネル層の比較的浅い位置にピンチオフ点が移動する。そして、このようなピンチオフ点の位置の相違などに起因して、本実施形態のｄ−ＤＡＣＦＥＴと従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴとは、上述のような特性の相違を生じるのである。その機構について、以下、さらに詳細に説明する。
図４は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電流密度（Ａ／μｍ２）の変化を示す図である。同図に示すデータは、ゲートバイアスを１０Ｖに、ドレイン電位を１Ｖに、ソース電位を０Ｖに設定してシミュレーションした結果得られたデータである。
同図に示すように、各ＦＥＴのチャネル層の表面領域の電流密度を比較すると、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、従来の反転型ＳｉＣ−ＭＩＳＦＥＴよりも電流密度が少し高くなっている。それに対し、本実施形態のｄ−ＤＡＣＦＥＴにおいては、チャネル層の表面領域の電流密度が従来の蓄積型ＳｉＣＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）よりも２倍程度向上している。その理由は、以下のように考えられる。
図５は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電界（Ｖ／ｃｍ）の分布を示す図である。同図に示すデータは、ゲートバイアス，ドレイン電位及びソース電位を、図４に示すデータが得られた条件と同じ条件に設定してシミュレーションした結果得られたデータである。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、電界は表面のごく近傍付近の領域（深さ０〜０．０２μｍ）と内部のδドープ層２１付近の領域（深さ０．１８〜０．２５μｍ）とで大きくなり、チャネル層のうちδドープ層よりも上方の領域（深さ０．０２５〜０．１８μｍ），つまり大部分の領域では、表面のごく近傍付近の領域を除き、電界が非常に小さくなっている。それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層の表面付近の領域（深さ０〜０．０４μｍ）では、本実施形態のｄ−ＤＡＣＦＥＴとほぼ同じ電界を示しているが、チャネル層の中央部（深さ０．０４〜０．１８μｍ）では、かなり大きい電界が生じていることがわかる。また、従来の反転型ＳｉＣＭＩＳＦＥＴにおいては、特にチャネル領域の表面付近の領域に非常に大きい電界が生じている。そして、このようなチャネル層における電界の分布状態の相違により、以下に説明するように、各ＦＥＴにおけるキャリアの移動度の相違が生じているものと考えられる。
図６は、本実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（Ｉｎｖ）のチャネルの深さ方向における電子の移動度（ｃｍ２／Ｖ・ｓ）の分布を示す図である。同図に示すデータは、ゲートバイアス，ドレイン電位及びソース電位を、図４に示すデータが得られた条件と同じ条件に設定してシミュレーションした結果得られたデータである。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、移動度は表面のごく近傍付近の領域（深さ０〜０．０２μｍ）と内部のδドープ層２１付近の領域（深さ０．１８〜０．２０μｍ）とで小さくなるが、表面のごく近傍付近の領域を除く、チャネル層のうちδドープ層よりも上方の領域（深さ０．０２〜０．１８μｍ），つまり大部分の領域では、移動度が非常に大きくなっている。それに対し、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、チャネル層全体で、移動度が低くなっていることがわかる。また、従来の反転型ＳｉＣＭＩＳＦＥＴにおいては、特にチャネル領域の表面付近の領域で極度に移動度が低下していることがわかる。
図５と図６とを比較すると、以下のような作用により、本実施形態のｄ−ＤＡＣＦＥＴが高い電流駆動力を示すと考えられる。
まず、一般的に、高い電界が印加される領域では移動度が低くなると考えられる。そして、本実施形態のｄ−ＤＡＣＦＥＴの各領域においては、印加される電界が低いと移動度が高くなり、印加される電界が高いと移動度が低くなっている。そして、本実施形態のｄ−ＤＡＣＦＥＴにおいては、チャネル層の深い領域に高濃度のδドープ層２１を設けているので、δドープ層２１の近傍の領域，つまりチャネル層の深い領域に高い電界が印加されるが、チャネル層２０のうちδドープ層２１よりも上方で、表面近傍の領域を除く領域では低い電界しか印加されず、この領域では高い移動度が実表される。その結果、図４に示すように、本実施形態のｄ−ＤＡＣＦＥＴにおいては、表面近傍の領域（深さ０〜０．００６μｍ）で、高い電流密度が得られるものと考えられる。
一方、従来の反転型ＳｉＣ−ＭＩＳＦＥＴにおいては、その機構上、反転領域を形成するために高い電圧がゲート絶縁膜−チャネル層界面に印加されるので、全体的に小さな電流密度しか得られない。
そして、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、反転型ＳｉＣ−ＭＩＳＦＥＴよりも電流密度を向上させることをねらったものといえる。しかし、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、表面近傍の領域における電界の強さは、本実施形態のｄ−ＤＡＣＦＥＴとほとんど異ならないものの、チャネル層の表面直下の領域に高い電界が印加される。そのために、チャネル層においてキャリアが表面に加速され、界面準位などの影響を受けやすくなる結果、表面近傍の領域の電流密度があまり大きくならないと考えられる。
なお、δドープ層２１は、チャネル層２０の中間位置よりも下方に設けられていれば、式（１），（２）を満たすことができ、本実施形態の効果を発揮することができる。
δドープ層２１の厚みは、高電界が印加される領域をできるだけ限定するためには、１０ｎｍ以下であることが好ましい。
−第２の実施形態−
図７は、本発明の第２の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層２９を備えている。エピタキシャルＳｉＣ層２９は、ベース領域であるｐ型ＳｉＣ層３０と、ｐ型ＳｉＣ層３０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層４０とを備えている。また、本実施形態のｄ−ＤＡＣＦＥＴは、チャネル層４０の上に熱酸化によって形成されたゲート絶縁膜３１と、ゲート絶縁膜３１の上に形成されたゲート電極３２と、チャネル層４０及びＳｉＣ層３０におけるゲート電極３２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層３３ａ及びｎ型のドレイン層３３ｂとを備えている。
そして、上記チャネル層４０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層４２（低濃度ドープ層）と、アンドープ層４２中に介在する，不純物濃度が約２．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の深部δドープ層４１（高濃度ドープ層）と、アンドープ層４２中に介在する，不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の表面部δドープ層４３とを有している。ただし、深部δドープ層４１の下面と、ｐ型ＳｉＣ層３０の上面（ｐ型ＳｉＣ層３０とチャネル層４０との接合面）とは、互いに距離１０ｎｍだけ離れている。また、表面部δドープ層４３の上面と、ゲート絶縁膜３１の下面（ゲート絶縁膜３１とチャネル層４０との界面）とは、互いに距離１０ｎｍだけ離れている。また、ｎ型ソース・ドレイン層３３ａ，３３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層３３ａ，３３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層３０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＳｉＣ−ＭＩＳＦＥＴのチャネル層４０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
すなわち、本実施形態のｄ−ＤＡＣＦＥＴは、ｎ型のソース・ドレイン層３３ａ，３３ｂと、ほぼ均一濃度にドープされたｐ型のベース領域であるｐ型ＳｉＣ層３０と、変調ドープされたｎ型のチャネル層４０を備えた蓄積型ＭＩＳＦＥＴ構造を有しており、さらに、チャネル層４０の深い領域に高濃度の深部δドープ層４１を有しているとともに、表面部δドープ層４３をも備えている点が特徴である。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、上述の式（１）〜（４）を満たすようにチャネル層が構成されている。すなわち、表面部δドープ層４３全体の不純物量は、深部δドープ層４１全体の不純物量よりも少なくなるように、つまり、不純物濃度の重心がチャネル層の中間位置よりも下方に位置するように設計されている。これにより、ノーマリオフ動作を容易に実現することができる。
本実施形態に係るｄ−ＤＡＣＦＥＴは、チャネル層のピンチオフ点が深部δドープ層４１の表層側の不純物濃度の低い裾の部分である点は、第１の実施形態で説明した構造と同じである。ここで、本実施形態のｄ−ＤＡＣＦＥＴの構造が第１の実施形態と異なっているのは、表面部δドープ層４３をアンドープ層４２中に設けていることである。この表面部δドープ層４３を設けることにより、チャネル層４０の表面近傍の領域に多量のキャリアが供給されるので、さらなるチャネル抵抗の低減化を図ることが可能となる。
また、本実施形態のｄ−ＤＡＣＦＥＴは、式（１）〜（４）を満足していることから、第１の実施形態のｄ−ＤＡＣＦＥＴと同様に、ノーマリーオフ動作を行なうが、ノーマリオフ動作を行なわせない場合には、深部δドープ層４１と表面部δドープ層４３とが同じ不純物濃度を有する構造としてもよい。
−第３の実施形態−
図８は、本発明の第３の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、図１に示す第１の実施形態のｄ−ＤＡＣＦＥＴのδドープ層２１に代えて、チャネル層内に、深部から表面に向かって不純物濃度が低くなる傾斜ドープ層（高濃度ドープ層）を備えている。ただし、傾斜ドープ層の下端はｐＳｉＣ層に接している。傾斜ドープ層の最深部の不純物濃度は、約５．０×１０１８・ｃｍ−３であり、アンドープ層の不純物濃度（約１．×１０１６・ｃｍ−３）までほぼ連続的に不純物濃度が減少している。傾斜ドープ層の厚みは約１０ｎｍである。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、ベース（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとは、傾斜ドープ層の傾斜領域で互いに接触し、ピンチオフ状態になる。つまり、ピンチオフ点Ｐｐｏは、傾斜領域に存在している。そして、チャネル層の深部では、比較的大きい電界が作用するが、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、小さな電界しか作用しない。よって、第１の実施形態と同様に、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、高いキャリア移動度が実現し、高い電流駆動力が得られることになる。
−第４の実施形態−
図９は、本発明の第４の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、図１に示す第１の実施形態のｄ−ＤＡＣＦＥＴのδドープ層２１に代えて、チャネル層内に、ほぼ一様な不純物濃度を有する均一ドープ層（高濃度ドープ層）を備えている。ただし、均一ドープ層の下端はｐＳｉＣ層に接している。均一ドープ層の最深部の不純物濃度は、約５×１０１７・ｃｍ−３以上であり、均一ドープ層の厚みは約２０ｎｍである。
本実施形態のｄ−ＤＡＣＦＥＴにおいても、ベース（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとは、均一ドープ層の上端部分（ピンチオフ点Ｐｐｏ）で互いに接触し、ピンチオフ状態になる。そして、均一ドープ層は、ベースから延びる空乏層Ｒｄｅｐｂをゲートバイアスの変化の影響に対して安定にするための役割を担っており、いわば空乏層ストッパーとして機能している。そのためには、均一ドープ層の最深部の不純物濃度は、約５×１０１７・ｃｍ−３以上であることが好ましく、かつ、均一ドープ層の厚みは、ベースから延びる空乏層Ｒｄｅｐｂの厚さ以上とする。
空乏層ストッパー（均一ドープ層）の厚さＴｄｓは、空乏層ストッパーの不純物濃度をＮｓとすると、下記式（５）
空乏層ストッパー（均一ドープ層）とチャネルの境界でピンチオフさせるためには、アンドープ層の厚さＴｕｄは、アンドープ層の不純物濃度をＮｕｄとすると、下記式（６）
したがって、デバイスのチャネル層全体の厚みＴｕｄ＋Ｔｄｓが、下記式（７）
そして、本実施形態のｄ−ＤＡＣＦＥＴによると、チャネル層の深部では、比較的大きい電界が作用するが、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、小さな電界しか作用しない。よって、第１の実施形態と同様に、表面近傍の領域を除くチャネル層の傾斜ドープ層よりも上方の領域では、高いキャリア移動度が実現し、高い電流駆動力が得られることになる。
本実施形態のｄ−ＤＡＣＦＥＴの設計においても、ゲートに約“０”の電圧を印加した状態で、均一ドープ層（空乏層ストッパー）からアンドープ層への遷移領域中で、ベース側（ｐＳｉＣ層）から延びる空乏層Ｒｄｅｐｂと、ゲート側から延びる空乏層Ｒｄｅｐｇとが互いに接した状態となって、ピンチオフしていることが望ましい。
−第５の実施形態−
図１０は、本発明の第５の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層４９を備えている。エピタキシャルＳｉＣ層４９は、ベース領域であるｐ型ＳｉＣ層５０と、ｐ型ＳｉＣ層５０の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層６０とを備えている。また、本実施形態のｄ−ＤＡＣＦＥＴは、チャネル層６０の上に熱酸化によって形成されたゲート絶縁膜６１と、ゲート絶縁膜５１の上に形成されたゲート電極５２と、チャネル層６０及びＳｉＣ層５０におけるゲート電極５２の両側方に位置する領域にそれぞれｎ型不純物を注入して形成されたｎ型のソース層３５ａ及びｎ型のドレイン層５３ｂとを備えている。
そして、上記チャネル層６０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層６２（低濃度ドープ層）と、アンドープ層６２中に介在する，不純物濃度が約４．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型の深部δドープ層６１（高濃度ドープ層）と、アンドープ層６２中に介在する，不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｐ型の表面部δドープ層６３とを有している。表面部δドープ層６３とゲート絶縁膜５１とは、互いに接触している。また、ｎ型ソース・ドレイン層５３ａ，５３ｂにおける不純物濃度は、約１．×１０２０・ｃｍ−３であり、ｎ型ソース・ドレイン層５３ａ，５３ｂの厚みは約３５０ｎｍである。ｐ型ＳｉＣ層５０のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のｄ−ＤＡＣＦＥＴのチャネル層６０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態により、チャネルに対するゲート絶縁膜の悪影響を抑制することができるため、ゲートバイアスＶｇが０〜２０Ｖの範囲でｄ−ＤＡＣＦＥＴのパフォーマンス（電流駆動力など）を最大にすることができる。
本実施形態では、第１の実施形態の構造に加えて、表面部δドープ層６３を設けたが、第３，第４の実施形態においても、このような表面部δドープ層を設けることで、本実施形態と同じ効果を発揮することができる。
−第６の実施形態−
図１１は、本発明の第６の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（縦型ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態の縦型ｄ−ＤＡＣＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板である高濃度ｎ型ＳｉＣ層（ドレイン層）８６の上にエピタキシャル成長により形成されたエピタキシャルＳｉＣ層６９を備えている。エピタキシャルＳｉＣ層６９は、低濃度ｎ型ＳｉＣ層８５と、低濃度ｎ型ＳｉＣ層８５の上に形成され、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層８０とを備えている。また、本実施形態の縦型ｄ−ＤＡＣＦＥＴは、チャネル層８０の上に熱酸化によって形成されたゲート絶縁膜７１と、ゲート絶縁膜７１の上に形成されたゲート電極７２と、チャネル層８０及び低濃度ｎ型ＳｉＣ層８５におけるゲート電極７２の側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース層７３と、低濃度ＳｉＣ層８５内にｐ型不純物を注入して形成され、ソース層７３の底面を囲むｐウエル８４と、ソース層７３の上に設けられたソース電極７５と、高濃度ｎ型ＳｉＣ層８６の下面上に設けられたドレイン電極７６とを備えている。
上記チャネル層８０は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層８２（低濃度ドープ層）と、アンドープ層８２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層８１（高濃度ドープ層）とを有している。ただし、δドープ層８１と、ｐウエル８４又は低濃度ｎ型ＳｉＣ層８５とは、互いに距離１０ｎｍだけ離れている。また、ｎ型のソース層７３及び高濃度ｎ型ＳｉＣ層（ドレイン層）８６における不純物濃度は、約１．×１０２０・ｃｍ−３である。ｐウエル８４のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態の縦型ｄ−ＤＡＣＦＥＴのチャネル層８０は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態の縦型ｄ−ＤＡＣＦＥＴにより、第１の実施形態と同じ効果に加えて、縦型トランジスタ特有の効果を発揮することができる。すなわち、電流Ｉが流れる領域（図１１に示す実線矢印参照）を広く確保することで、大電流を流すことが可能になる。本実施形態の縦型ｄ−ＤＡＣＦＥＴは、大電力用のパワートランジスタとして特に適した構造を有している。
−第７の実施形態−
図１２は、本発明の第７の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ（ＵＭＯＳ型ｄ−ＤＡＣＦＥＴ））の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板である高濃度ｎ型ＳｉＣ層（ドレイン層）１０６及びｎ−型のドリフト層１０５の上に、エピタキシャル成長により形成されたエピタキシャルＳｉＣ層８９を備えている。エピタキシャルＳｉＣ層８９は、ドリフト層１０５の上に、ｉｎ−ｓｉｔｕドープ法によって変調ドープされたｎ型のチャネル層１００と、ｐウエル１０４とを備えている。また、本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴは、チャネル層１００の上に熱酸化によって形成されたゲート絶縁膜９１と、ゲート絶縁膜９１の上に形成されたゲート電極９２と、チャネル層１００及びｐウエル１０４におけるゲート電極９２の側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース層９３と、ソース層９３の上に設けられたソース電極９５と、高濃度ｎ型ＳｉＣ層１０６の下面上に設けられたドレイン電極１０６とを備えている。
上記チャネル層１００は、不純物濃度が約１．×１０１６・ｃｍ−３で厚みが約２００ｎｍのｎ型のアンドープ層１０２（低濃度ドープ層）と、アンドープ層１０２中に介在する，不純物濃度が約３．２×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層１０１（高濃度ドープ層）とを有している。ただし、δドープ層１０１と、ソース層９３，ｐウエル１０４又はドリフト層１０５とは、互いに距離１０ｎｍだけ離れている。また、ｎ型のソース層９３及び高濃度ｎ型ＳｉＣ層（ドレイン層）１０６における不純物濃度は、約１．×１０２０・ｃｍ−３である。ｐウエル１０４のｐ型不純物濃度は約５．×１０１７・ｃｍ−３である。本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴのチャネル層１００は、約２．×１０１７・ｃｍ−３の平均不純物濃度と、２００ｎｍの厚みとを有している。
本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴにより、第１の実施形態と同じ効果に加えて、ＵＭＯＳ型トランジスタ特有の効果を発揮することができる。すなわち、電流Ｉが流れる領域（図１２に示す実線矢印参照）を広く確保することで、大電流を流すことが可能になる。本実施形態のＵＭＯＳ型ｄ−ＤＡＣＦＥＴは、大電力用のパワートランジスタとして特に適した構造を有している。
−第８の実施形態−
図１３は、本発明の実施形態に係る半導体装置（ＳｉＣ−ＭＩＳＦＥＴ）の基本構造を示す断面図である。
同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、４Ｈ−ＳｉＣ構造を有するＳｉＣ基板（図示せず）の上にエピタキシャル成長により形成された領域であるｐ型ＳｉＣ層１１０と、ｐ型ＳｉＣ層１１０の上に形成されたｎ型のチャネル層１２０と、チャネル層１２０の上に熱酸化によって形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１１２と、チャネル層１２０及びＳｉＣ層１１０におけるゲート電極１１２の両側方に位置する領域にｎ型不純物を注入して形成されたｎ型のソース・ドレイン層１１３ａ，１１３ｂとを備えている。
そして、上記チャネル層１２０は、不純物濃度が約１×１０１８・ｃｍ−３で厚みが約１０ｎｍのｎ型のδドープ層１２１（高濃度層）と、不純物濃度が約１×１０１６・ｃｍ−３で厚みが約５０ｎｍのアンドープ層１２２（低濃度ドープ層）とを交互に積層して形成され、変調ドープされている。ただし、チャネル層１２０中の最上のアンドープ層１２２の厚みは約１５ｎｍである。また、ｎ型ソース・ドレイン層１１３ａ，１１３ｂにおける不純物濃度は、約１×１０１８・ｃｍ−３であり、ｎ型ソース・ドレイン層１１３ａ，１１３ｂの厚みは約３００ｎｍである。ｐ型ＳｉＣ層１１０のｐ型不純物濃度は約１×１０１８・ｃｍ−３である。
すなわち、本実施形態のＳｉＣ−ＭＩＳＦＥＴは、ｎ型のソース・ドレイン層１１３ａ，１１３ｂと、ｐ型の領域であるｐ型ＳｉＣ層１１０と、ｎ型のチャネル層１２０とを備えた蓄積型ＭＩＳＦＥＴ構造を有している。そして、本実施形態のチャネル層１２０は、ｎ型δドープ層１２１とアンドープ層１２２とを交互に積層して構成されている。
図１４は、本実施形態のＳｉＣ−ＭＩＳＦＥＴのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性をシミュレーションした結果（Ｉ−Ｖ特性線）を示す図である。同図に示すＩ−Ｖ特性線は、ゲート−ドレイン間電圧を１Ｖに固定しときのＩ−Ｖ特性を示している。同図に示すように、本実施形態のＳｉＣ−ＭＩＳＦＥＴにおいては、ゲート電圧Ｖｇが０のときには、ドレイン電流はほとんど流れていないことから、このＳｉＣ−ＭＩＳＦＥＴがノーマリオフ動作することがわかる。
図１５は、本実施形態のＳｉＣ−ＭＩＳＦＥＴのゲート絶縁膜直下の深さ方向における全電流密度（Ａ／μｍ２）のシミュレーション結果を示す図である。同図のシミュレーションは、Ｖｇ−ＶＴを一定の値に固定して得られたものである。同図に示すように、チャネル層１２０の表面からその内部に垂直に向かう電流密度分布をみると、深さ５ｎｍ以上の領域における電流密度が比較的多くなっている。この深い部分の平均の電流密度は、後述する図１７と同様に、均一濃度の第２導電型半導体層をチャネル層とするＭＩＳＦＥＴにおける深い部分の平均の電流密度よりも大きい。したがって、チャネル層１２０内において、ゲート絶縁膜中の欠陥に起因する界面準位トラップの影響を受けにくく、大きな電流密度が得られる。しかも、後述するごとくノーマリオフの動作が確保されている。つまり、変調ドープされたチャネル層１２０は、チャネル層１２０の表面からある深さｄ１までの領域である表層における平均の電流密度と、チャネル層１２０のある深さｄ１を越える深さの領域である深部における平均の電流密度との比が、チャネル層を均一濃度の第２導電型半導体層によって置き換えたときの両者の比よりも小さくなるように構成されている。
−ノーマリオフ動作に必要な条件の究明−
以下に、本発明者達が行なったノーマリオフ動作に必要な条件を求める過程について説明する。
４Ｈ−ＳｉＣを用いた反転型ＭＩＳＦＥＴにおいて、界面準位トラップが電子輸送機構に与える影響は深刻であることから、ＭＩＳＦＥＴのチャネル移動度を高めるためにさまざまな研究が行われてきた。特に、蓄積型ＭＩＳＦＥＴにより、チャネル移動度を反転型ＭＩＳＦＥＴと比べて２倍にまで高めることに成功している。
図１７は、５層のδドープ層を含む変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ（▲印），従来の反転型ＳｉＣ−ＭＩＳＦＥＴ（■印），変調ドープを行なっていない均一ドーパント濃度（１×１０１６・ｃｍ−３）のチャネル領域を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ（●印）の深さ方向における電流密度のシミュレーション結果を示す図である。ただし、図１７における▲印のデータは、チャネル層中のδドープ層とアンドープ層とは、本実施形態のＳｉＣＭＩＳＦＥＴと同じ不純物濃度を有しているが、チャネル層の下方の領域であるｐ型ＳｉＣ層の不純物濃度は、６．０×１０１５・ｃｍ３である。
図１７に示すように、深さ約５ｎｍまでの領域（表層）では、反転型ＳｉＣ−ＭＩＳＦＥＴ，蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び変調ドープ付き蓄積型ＳｉＣ−ＭＩＳＦＥＴ共に、ほぼ同じ電流密度の分布を示している。しかし、深さが５ｎｍを越える領域（深部）においては、反転型ＭＩＳＦＥＴに比べて蓄積型ＭＩＳＦＥＴの電流の方が多い。これにより、蓄積型ＭＩＳＦＥＴの電流駆動力は反転型ＭＩＳＦＥＴよりも増大することになる。
つまり、蓄積型ＭＩＳＦＥＴの本質的な意義は、図１７に示すように、チャネルを流れる電流の深さ方向の電流密度分布において、チャネル領域の表層を流れる電流に対する深部を流れる電流の割合を、反転型ＭＩＳＦＥＴにおける両者の割合よりも増やす構造にしたことにある。これは、ＳｉＣを利用したＳｉＣ−ＭＩＳＦＥＴに限らず、Ｓｉ−ＭＩＳＦＥＴなどＭＩＳＦＥＴ全般に共通する。しかし、従来の構造を有するＡＣＣＵＦＥＴなどの蓄積型ＭＩＳＦＥＴにおいても、チャネル移動度は比較的高くなるにも関わらず、依然として、ＭＯＳ界面の界面準位トラップの影響によって十分大きなチャネル移動度が得られないせいか、パワー素子に必要な電流密度は得られていない。
それに対し、図１７に示すように、δドープ層とアンドープ層とを交互に積層してなる変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、深さ５ｎｍ以上の領域における電流密度が均一ドープチャネル領域を有する蓄積型ＳｉＣＭＩＳＦＥＴよりも飛躍的に増大している。つまり、チャネル層を変調ドープすることにより、界面準位トラップの影響を緩和してチャネル移動度の増大を実現することができるものと考えられる。
ところが、変調ドープ構造をＳｉＣ−ＭＩＳＦＥＴのチャネル領域に適用するとチャネル移動度を上げることができるが、シミュレーションの結果によると閾値電圧が−２２Ｖであって、ゲート電圧が０Ｖの状態でＳｉＣ−ＭＩＳＦＥＴがオン状態になり電流が流れてしまう。これでは、パワートランジスタを実用化する際に要求されるノーマリーオフ動作を実現することは困難である。そこで、本発明者達は、図１３に示すｐ型領域であるｐ型ＳｉＣ層１１０におけるｐ型不純物濃度の調整によってしきい値電圧を変化させることを試みた。
図１８は、ｐ型領域（ｐ型ＳｉＣ層）における不純物濃度が２×１０１７・ｃｍ−３の時のδドープ層の数としきい値電圧ＶＴとの関係を表にして示す図である。図１８において、ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，…は、それぞれδドープ層の数が１層，２層，３層，…であるチャネル層を有するＳｉＣ−ＭＩＳＦＥＴを示している。図１８に示すデータが得られた蓄積型ＳｉＣ−ＭＩＳＦＥＴにおけるｐ型領域の不純物濃度は２×１０１７・ｃｍ−３であり、図１７に示すデータが得られた蓄積型ＳｉＣ−ＭＩＳＦＥＴのｐ型領域の不純物濃度（６．０×１０１５ｃｍ−３）に比べて、３０倍程度高くなっている。その結果、δドープ層の数が５層の場合には、しきい値電圧ＶＴが−８Ｖにまで上昇している。すなわち、ｐ型領域のｐ型不純物濃度を高めることにより、変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴのしきい値電圧ＶＴを高くすることができる。
しかしながら、その場合においても、しきい値電圧が負値である限り、ノーマリオフ動作は実現することができない。ここで、本発明者達は、図１８に示すデータから、δドープ層の数が少ないほどしきい値電圧が高くなる点に着目した。つまり、ｐ型領域におけるｐ型不純物濃度を高める一方、チャネル層におけるδドープ層の数を低減することにより、しきい値電圧ＶＴを０ないし正の値に制御することができるはずである。ただし、δドープ層の数を減らすことによってチャネル移動度が小さくなると、パワー素子に必要な電流密度が得られない。したがって、チャネル移動度を高く維持しつつ，しきい値電圧を０ないし正に制御することが必要である。
図１６は、ノーマリオフ条件を満たすためのδドープ層の数とｐ型領域のｐ型不純物濃度との関係を示す図である。ただし、シミュレーションに際し、チャネル層におけるδドープ層の厚みを１０ｎｍ，ｎ型不純物濃度を１×１０１８・ｃｍ−３とし、アンドープ層の厚みを４０ｎｍ，ｎ型不純物濃度を１×１０１６・ｃｍ−３としている。同図に示すように、δドープ層の数を多くすると、ｐ型領域におけるｐ型不純物濃度を高くしないと、ノーマリオフ動作を確保することができない。
図１９は、本発明のノーマリオフの半導体素子の最適設計をした場合のちゃん層中のδドープ層の数と、そのときのｐ型領域の濃度を用いた素子のチャネル移動度との関係をシミュレーションした結果を示す図である。同図に示すように、δドープ層の数が１層，２層程度では、チャネル移動度が低いので十分高い電流密度が得られない。一方、δドープ層の数が５層のものでも４層のものと同じ程度のチャネル移動度しか得られない。また、６層以上になると、逆にチャネル移動度が低くなっている。したがって、チャネル移動度を最大にするためには、δドープ層の数の適正範囲が存在することがわかる。
−パワー素子におけるノーマリオフ動作のための条件−
上述のシミュレーション結果をまとめると、パワー素子としての機能を確保し、かつ、ノーマリオフ動作を確保するための条件は、以下のようになる。上述のシミュレーションはすべてδドープ層とアンドープ層とを交互に積層した多重δドープ層からなるチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴについて行なわれている。しかし、一般的には、ＳｉＣ以外の半導体材料を用いた蓄積型ＭＩＳＦＥＴについても、上述の各特性と同じ傾向の特性がある。また、変調ドープされたチャネル層の構造として、必ずしもδドープ層（高濃度ドープ層）とアンドープ層（低濃度ドープ層）とを交互に積層した構造を有していなければならないという必然性はない。さらに、チャネル層がｎ型の半導体層のみ，またはｐ型の半導体層のみによって構成されている必要はなく、ｎ型半導体層とｐ型半導体層とが混在していてもよい。ただし、チャネル層は平均的には、あるいは全体としてみれば、ｐ型領域と逆導電型である必要がある。
そこで、本発明では、蓄積型ＭＩＳＦＥＴの構造として、第１導電型（ｐ型）領域（図１３におけるｐ型ＳｉＣ層１１０）と、ｐ型領域の上に設けられ、平均的に第２導電型（ｎ型）で不純物濃度分布が均一でない変調ドープされたチャネル層とを有していることを前提とする。そして、この前提の下に、高いチャネル移動度とノーマリオフ動作とを実現するための条件について説明する。
まず、図１７からわかるように、反転型ＭＩＳＦＥＴと蓄積型ＭＩＳＦＥＴとでは、ある深さｄ１（図５においては深さ５ｎｍ）までは、同じ電流密度プロファイルを示している。そこで、ある深さｄ１までの電流量と、ある深さｄ１よりも深い領域における電流量との比が、均一ドープのチャネル層を有する蓄積型ＭＩＳＦＥＴよりも小さければ、界面準位トラップの影響を回避して高い電流量が得られることになる。
ここで、第１導電型半導体領域をｐ型領域とし、変調ドープされたチャネル層をｎ型チャネル層とする。そして、ｐ型領域におけるｐ型不純物濃度をＮｐ＋とし、ｎ型チャネル層における平均のｎ型不純物濃度をＮａＶとする。δドープ層とアンドープ層とを交互に積層してなるチャネル層を有する場合には、チャネル層全体における平均の不純物濃度がＮａＶになる。このとき、図４のδドープ層の数とｐ型領域の不純物濃度との関係から、ノーマリオフ動作を確保するためには、チャネル層の平均的な第２導電型不純物濃度の絶対値が高いときには、それに応じて第１導電型半導体領域の第１導電型不純物の濃度を高くする必要があることがわかる。
上記条件を満たす変調ドーピングプロファイルの実現方法は、幾通りにでも考えることができる。ただし、デバイスの設計指針として、ＭＩＳＦＥＴにおいて、チャネルオン時、つまり、Ｖｇ−ＶＴを正の値で固定した時に、ゲート絶縁膜の直下を流れる電流において、チャネル層の表面から上記ある深さｄ１に達するまでの領域（表層）における平均の電流密度と、ある深さｄ１よりも下方の領域（深部）における平均の電流密度との比が小さくなるように、チャネル層及びｐ型領域の不純物濃度を調整すれば、界面準位トラップの影響を受けにくくなって、高いチャネル移動度が得られる。つまり、表層における電流密度と深部における電流密度との比が、チャネル層の不純物濃度分布が均一であるとした場合よりも小さくなるようにすればよい。ここで、ある深さｄ１とは、蓄積型ＭＩＳＦＥＴのオン状態において、図１７に示す反転型ＭＩＳＦＥＴと蓄積型ＭＩＳＦＥＴとが同じ電流密度を示す領域の深さをいう。上記実施形態では、ある深さｄ１は、５ｎｍである。
例えば、チャネル層の大半をｎ型半導体層とし、ゲート絶縁膜と接する最上層をｐ型の薄い半導体層とすれば、チャネル層中の深部をチャネル電流が流れるので、チャネル移動度を上げることができる。
ここで、最もＶＴ（しきい値電圧）制御が容易な変調ドープされたチャネル層として、δドープ層（高濃度層）とアンドープ層（低濃度ドープ層）とを交互に積層してなるチャネル層がある。チャネル層におけるδドープ層とアンドープ層との繰り返し数をｍ（ｍは整数）として、アンドープ層の厚みがＬｓ（ｎｍ）で不純物濃度がＮｎ−（／ｃｍ３）とする。また、δドープ層の厚みは半値幅Ｌδ（ｎｍ）で表し、不純物濃度がＮｎ＋（／ｃｍ３）であるとする。ただし、アンドープ層（低濃度ドープ層）の不純物能動はδドープ層（高濃度層）の不純物濃度の１／１０以下であるとする。このとき、下記式（８）
つまり、図１６は、Ｌδ＝１０、Ｌｓ＝４０、Ｎｎ−＝１×１０１６ｃｍ−３、Ｎｎ＋＝１×１０１８・ｃｍ−３とした場合のδドープ層の数とｐ型領域におけるｐ型不純物濃度との関係を示しているのである。図１６からわかるように、ｐ型領域のｐ型不純物濃度が２×１０１７・ｃｍ−３の時には、ノーマリーオフ条件を満たすためには、δドープ層の数を１層としなければならない。しかし、ｐ型領域のｐ型不純物濃度が１×１０１８・ｃｍ−３の時には、δドープ層の数が４層ないし５層であっても、容易にノーマリーオフ条件を満たすことができる。
一方、ｐ型領域におけるｐ型不純物濃度を高くすると、しきい値電圧ＶＴを高くすることができるが、蓄積型ＭＩＳＦＥＴがオン状態におけるチャネル層の表面から上記ある深さｄ１までの領域（表層）における電流密度と、上記ある深さｄ１よりも下方の領域における電流密度との比が大きくなりすぎると、チャネル移動度は減少する。つまり、図１５からわかるように、δドープ層の数を増大しても、無駄なδドープ層の数が増加するだけで、深部を流れる電流は減少し、チャネル移動度も、図１９に示すようにかえって減少する。
なお、図１５の破線に示すように、多重δドープ層の各δドープ層の不純物濃度を深部に向かうほど高くすることにより、深部には大きな電界が印加され表面部には小さな電界しか印加されないようにすることができるので、第１の実施形態などと同様に、チャネル層の表面領域における電流密度をより高くすることができる。
−その他の実施形態−
上記シミュレーションや実施形態においては、第１導電型半導体領域がｐ型領域で、変調ドープされたチャネル層が平均的にｎ型半導体層のみからなる場合について説明したが、本発明の蓄積型ＭＩＳＦＥＴは、ｎ型領域と、平均的にｐ型半導体層からなる変調ドープされたチャネル層を有するものであってもよい。その場合、ソース・ドレイン層はｐ型半導体層である。
さらに、本実施形態においては、本発明をプレーナ型のＭＩＳＦＥＴに適用した例について説明したが、本発明を、ドレイン電極が基板の裏面に設けられた縦型のパワーＭＩＳＦＥＴに適用しても、本実施形態と同様の効果を発揮することができる。
本発明の蓄積型ＭＩＳＦＥＴの構造は、例えば炭化珪素を代表とするワイドバンドギャップ半導体を用いた蓄積型ＭＩＳＦＥＴに特に有効な構造である。本発明が適用されるワイドバンドギャップ半導体としては、ＳｉＣ以外にＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＧａＡｓ，ＡｌＧａＡｓなどのＳｉよりもバンドギャップが広い半導体があり、いずれを用いてもよい。
産業上の利用分野
本発明の半導体装置は、電子機器に搭載される蓄積型ＭＩＳＦＥＴ，ＡＣＣＵＦＥＴ，縦型ＭＩＳＦＥＴなどのデバイス、特に、高周波信号を扱うデバイスや、パワーデバイスに利用される。
【図面の簡単な説明】
図１は、本発明の第１の実施形態に係る半導体装置の基本構造を示す断面図である。
図２は、第１の実施形態のｄ−ＤＡＣＦＥＴのＩ−Ｖ特性線を示す図である。
図３は、第１の実施形態のｄ−ＤＡＣＦＥＴのチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図４は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電流密度の変化を示す図である。
図５は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電界の分布を示す図である。
図６は、第１の実施形態のｄ−ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴ及び従来の反転型ＳｉＣ−ＭＩＳＦＥＴのチャネルの深さ方向における電子の移動度の分布を示す図である。
図７は、本発明の第２の実施形態に係る半導体装置の基本構造を示す断面図である。
図８は、本発明の第３の実施形態に係る半導体装置のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図９は、本発明の第４の実施形態に係る半導体装置のチャネル層及びｐＳｉＣ層の不純物濃度と、空乏層との関係を示す図である。
図１０は、本発明の第５の実施形態に係る半導体装置の基本構造を示す断面図である。
図１１は、本発明の第６の実施形態に係る半導体装置の基本構造を示す断面図である。
図１２は、本発明の第７の実施形態に係る半導体装置の基本構造を示す断面図である。
図１３は、本発明の第８の実施形態に係る半導体装置の基本構造を示す断面図である。
図１４は、本発明の第８の実施形態のＳｉＣ−ＭＩＳＦＥＴのドレイン電流−ゲート電圧特性をシミュレーションした結果を示す図である。
図１５は、本発明の第８の実施形態のＳｉＣ−ＭＩＳＦＥＴのゲート絶縁膜直下の深さ方向における全電流密度のシミュレーション結果を示す図である。
図１６は、ノーマリオフ条件を満たすためのδドープ層の数とｐ型領域のｐ型不純物濃度との関係を示す図である。
図１７は、変調ドープされたチャネル層を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴ，反転型ＳｉＣ−ＭＩＳＦＥＴ及び均一濃度のチャネル領域を有する蓄積型ＳｉＣ−ＭＩＳＦＥＴの深さ方向における電流密度のシミュレーション結果を示す図である。
図１８は、第１導電型半導体領域における不純物濃度が所定濃度の時のδドープ層の数としきい値電圧ＶＴとの関係を表にして示す図である。
図１９は、チャネル層中のδドープ層の数とチャネル移動度との関係をシミュレーションした結果を示す図である。
Claims (26)
- 半導体基板と、
上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と、
上記第１導電型半導体領域の上に形成され、均一でない不純物濃度分布を有する，平均的に第２導電型の，変調ドープされたチャネル層と、
上記チャネル層の上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜の上に形成されたゲート電極と、
上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース層とを備え、
上記チャネル層における表面からの深さをｙとし、深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし、チャネル層の平均不純物濃度をＮｃｍとし、上記チャネル層における不純物濃度の深さ方向における分布の重心の深さｙｃを下記式
で表したときに、チャネル層全体の厚みをＴｃｈとすると、下記式
ｙｃ≧Ｔｃｈ／２
を満たすようにチャネル層が構成されている半導体装置。 - 請求項１の半導体装置において、
上記半導体基板はＳｉＣ基板であることを特徴とする半導体装置。 - 請求項１の半導体装置において、
上記ゲート電極の電位が約０である時において、
上記チャネル層は、上記ゲート絶縁膜から延びる空乏層と、上記第１導電型半導体領域から延びる空乏層とによってピンチオフされているように構成されていることを特徴とする半導体装置。 - 請求項３の半導体装置において、
上記チャネル層の厚みＴｃｈは、上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値を｜Ｎｂｓ｜とし、上記チャネル層の平均不純物濃度の絶対値を｜Ｎｃｍ｜とし、真空の誘電率をεｓ、電気素量をｑ、ベース層の不純物濃度をＮｂｓ、チャネル層の表面ポテンシャルをφｍｓ、ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣｏｘ、チャネル層と第１導電型半導体層との内部電位差をＶｂｌとしたときに、下記式
を満たすことを特徴とする半導体装置。 - 請求項４の半導体装置において、
上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値｜Ｎｂｓ｜は、上記チャネル層における平均的な第２導電型不純物濃度の絶対値｜Ｎｃｍ｜よりも高いことを特徴とする半導体装置。 - 請求項４又は５の半導体装置において、
上記チャネル層は、第２導電型不純物を含む高濃度ドープ層と、不純物濃度が上記高濃度ドープ層のピーク濃度よりも１／１０以下である第２導電型の低濃度ドープ層とを有していることを特徴とする半導体装置。 - 請求項６の半導体装置において、
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられたδドープ層であることを特徴とする半導体装置。 - 請求項７の半導体装置において、
上記δドープ層の厚みは、１０ｎｍ以下であることを特徴とする半導体装置。 - 請求項７の半導体装置において、
上記第１導電型半導体領域の第１導電型不純物の濃度は、上記δドープ層を濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の部分まで空乏化しうる程度に高いことを特徴とする半導体装置。 - 請求項７の半導体装置において、
上記δドープ層の上記第１導電型半導体領域側の端部は、上記第１導電型半導体領域から２０ｎｍ以上離れていないことを特徴とする半導体装置。 - 請求項７の半導体装置において、
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記δドープ層の濃度プロファイルにおける上記ゲート電極側の不純物濃度の低い裾の領域で互いに接触して、ピンチオフが生じることを特徴とする半導体装置。 - 請求項１１の半導体装置において、
上記裾の領域のピンチオフ点における不純物濃度は、上記低濃度ドープ層の不純物濃度以上で、上記δドープ層のピーク濃度以下であることを特徴とする半導体装置。 - 請求項１１の半導体装置において、
上記ゲート電極に約０Ｖからチャネルオン状態になる側に電圧を印加したときに、
ピンチオフ点であるδドープ層の上記裾の部分から空乏層が開きだし、空乏層が上記チャネル層と上記ゲート絶縁膜との界面まで広がるように、チャネルの開動作が行なわれることを特徴とする半導体装置。 - 請求項６の半導体装置において、
上記高濃度ドープ層は、上記チャネル層の中間位置よりも下方に設けられた１つの深部δドープ層であり、
上記チャネル層の中間位置よりも上方に設けられた表面部δドープ層をさらに備えていることを特徴とする半導体装置。 - 請求項１４の半導体装置において、
上記表面部δドープ層の不純物濃度は、上記深部δドープ層の不純物濃度よりも低いことを特徴とする半導体装置。 - 請求項６の半導体装置において、
上記高濃度ドープ層は、下方から上方に向かって不純物濃度が減少する傾斜ドープ層であることを特徴とする半導体装置。 - 請求項１６の半導体装置において、
上記ゲート電極に印加される電圧が約０Ｖであるときに、上記チャネル層において、上記ゲート電極側から延びる空乏層と、第１導電型半導体領域から延びる空乏層とは、上記傾斜ドープ層の不純物濃度プロファイルにおける傾斜領域で互いに接触して、ピンチオフが生じることを特徴とする半導体装置。 - 請求項６の半導体装置において、
上記高濃度ドープ層は、上記第１導電型半導体領域に接して設けられ、ほぼ一様な不純物濃度を有する均一ドープ層であることを特徴とする半導体装置。 - 請求項１８の半導体装置において、
上記均一ドープ層は、上記第１導電型半導体領域から延びる空乏層を停止させて、ピンチオフ点の位置をほぼ一定に安定化させることを特徴とする半導体装置。 - 請求項１９の半導体装置において、
上記均一ドープ層の不純物濃度が、上記第１導電型半導体領域の不純物濃度以上であることを特徴とする半導体装置。 - 請求項１９の半導体装置において、
上記均一ドープ層の不純物濃度をＮｓとすると、上記均一ドープ層の厚みＴｄｓが、下記式
を満たす厚みを有することを特徴とする半導体装置。 - 請求項１９の半導体装置において、
上記チャネル層内の低濃度ドープ層における不純物濃度をＮｕｄとする時に、上記低濃度ドープ層の厚みＴｕｄが、下記式
を満たす厚みを有することを特徴とする半導体装置。 - 請求項２２の半導体装置において、
上記チャネル層全体の厚みＴｕｄ＋Ｔｄｓが、下記式
を満たす厚みを有することを特徴とする半導体装置。 - 請求項１９〜２３のうちいずれか１つの半導体装置において、
上記ゲート電極に約０Ｖの電圧を印加したときに、
上記均一ドープ層から上記低濃度ドープ層への不純物濃度プロファイルの遷移領域において、上記ゲート絶縁膜側から延びる空乏層と、上記第１導電型半導体領域側から延びる空乏層とが互いに接触して、ピンチオフしていることを特徴とする半導体装置。 - 請求項４〜２４のうちいずれか１つの半導体装置において、
上記ゲート電極に印加される電圧をＶｇとし、しきい値電圧をＶｔとしたときに、Ｖｇ−Ｖｔの絶対値が０Ｖ以上で５Ｖ以下の範囲内にある時には、チャネル層の中間位置よりも下方の領域に電流がチャネル層の上記中間位置よりも上方の領城を流れる電流よりも多いことを特徴とする半導体装置。 - 請求項１〜２５のうちいずれか１つの半導体装置において、
上記半導体基板の下部に高濃度の第２導電型不純物をドープしてなるドレイン層をさらに備え、
縦型ＭＩＳＦＥＴとして機能することを特徴とする半導体装置。
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| CN101312187B (zh) * | 2007-05-21 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件逻辑电路 |
| US7795691B2 (en) * | 2008-01-25 | 2010-09-14 | Cree, Inc. | Semiconductor transistor with P type re-grown channel layer |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
| US8476733B2 (en) * | 2009-11-17 | 2013-07-02 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
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| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US9478616B2 (en) * | 2011-03-03 | 2016-10-25 | Cree, Inc. | Semiconductor device having high performance channel |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
| US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
| US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
| US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
| US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
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| KR101891373B1 (ko) | 2011-08-05 | 2018-08-24 | 엠아이이 후지쯔 세미컨덕터 리미티드 | 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 |
| US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
| US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
| US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
| US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
| US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
| US8476706B1 (en) | 2012-01-04 | 2013-07-02 | International Business Machines Corporation | CMOS having a SiC/SiGe alloy stack |
| US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
| US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8900938B2 (en) | 2012-07-02 | 2014-12-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacturing method of array substrate, array substrate and LCD device |
| CN102723310B (zh) * | 2012-07-02 | 2014-05-14 | 深圳市华星光电技术有限公司 | 一种阵列基板的制作方法、阵列基板和液晶显示装置 |
| US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
| US9112057B1 (en) * | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
| US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
| CN104854698A (zh) | 2012-10-31 | 2015-08-19 | 三重富士通半导体有限责任公司 | 具有低变化晶体管外围电路的dram型器件以及相关方法 |
| US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
| JP5526291B1 (ja) * | 2012-11-09 | 2014-06-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
| US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
| US9123798B2 (en) * | 2012-12-12 | 2015-09-01 | General Electric Company | Insulating gate field effect transistor device and method for providing the same |
| US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
| US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
| US8933528B2 (en) * | 2013-03-11 | 2015-01-13 | International Business Machines Corporation | Semiconductor fin isolation by a well trapping fin portion |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
| KR102316220B1 (ko) | 2014-11-14 | 2021-10-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US20210391366A1 (en) * | 2018-10-12 | 2021-12-16 | Sony Semiconductor Solutions Corporation | Semiconductor device and solid-state imaging sensor |
| JP6950714B2 (ja) * | 2019-01-21 | 2021-10-13 | 株式会社デンソー | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150866A (ja) * | 1998-09-01 | 2000-05-30 | Fuji Electric Co Ltd | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784492B1 (en) * | 1991-03-18 | 2004-08-31 | Canon Kabushiki Kaisha | Semiconductor device including a gate-insulated transistor |
| US5917219A (en) * | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
| JP3443343B2 (ja) * | 1997-12-03 | 2003-09-02 | 松下電器産業株式会社 | 半導体装置 |
| JP3443379B2 (ja) | 1999-03-23 | 2003-09-02 | 松下電器産業株式会社 | 半導体膜の成長方法及び半導体装置の製造方法 |
| DE19940362A1 (de) * | 1999-08-25 | 2001-04-12 | Infineon Technologies Ag | MOS-Transistor und Verfahren zu dessen Herstellung |
| JP4192353B2 (ja) * | 1999-09-21 | 2008-12-10 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| US6541829B2 (en) * | 1999-12-03 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2001196604A (ja) * | 2000-01-12 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
| EP1684359A3 (en) * | 2000-05-31 | 2006-10-25 | Matsushita Electrical Industrial Co., Ltd | Misfet |
| JP3939583B2 (ja) * | 2002-04-24 | 2007-07-04 | 日産自動車株式会社 | 電界効果トランジスタの製造方法 |
-
2002
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150866A (ja) * | 1998-09-01 | 2000-05-30 | Fuji Electric Co Ltd | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 |
Also Published As
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