CN1484859A - 制造集成半导体存储装置的方法 - Google Patents

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Abstract

本发明系关于一种制造集成半导体存储装置的方法，根据该方法，对每一个选择晶体管(8)，两个电容器模块(10、20)分别自该晶片衬底(1)的前及后侧形成。该发明方法藉由该晶片后侧的利用达到存储器胞元的更高填充密度，两倍的存储器该取信号可用于相同胞元表面积。对每一个选择晶体管(8)，除“0”或“1”之外的状态亦可储存于铁电存储装置，若该两个电容器模块在层厚度、表面积或材料方面具不同构造。

Description

制造集成半导体存储装置的方法
本发明系关于一种分别根据权利要求1和10前序部分的制造集成半导体存储装置以及这种集成的铁电或者DRAM半导体存储装置的方法，此方法以及这种半导体存储装置揭示于日本专利05243521A及附属摘要。
可被更换的极化或是可被储存于电容器板的电荷之大小对具高介电常数ε的铁电存储器(FeRAMs)及DRAMs的功能性及可靠性是非常重要的。在读取期间因该极化或电荷所引起的位线路(BL)上的电压必须不低于该产品所订定的最小值。在最简单的情况，该BL信号可由放大电容器面积而被增加，旦此系由增加芯片面积而达到。
已尝试藉由减少厚度及藉由设计最适化(低位线路电容)及藉由铁电或介电体的合适选择(高介电常数ε)以增加该BL信号。然而，这些途径都有技术限制因这些方法使电容器面积的放大造成填充密度的损害。
在已知存储器胞元，一般每一个选择晶体管仅一个存储电容器被调用(angesprochen)，结果，对每一个地址亦仅一个位资料可被储存。
上文提及的日本专利05243521A(摘要)显示一种DRAM存储器胞元，其中为增加存储电容器的存储电容同时维持最少芯片占据面积，具以梳状方式彼此插入的第一及第二电极的两个存储电容器于绝缘衬底层上形成，其形成方式为对称于选择晶体管的源极电极及漏电极。根据此文件的第1图，一个位于另一个上方的这些存储电容器的个别电极为共同地电连接至该选择晶体管的漏电极。
德国专利38 40 559 A1叙述一种半导体存储器装置及为此提供的制造方法，其中一种连接至选择晶体管(示例为MOSFET)的源极或漏电极的存储电容组件自硅衬底的后侧形成。存储电容组件以在自硅衬底的后侧所产生的沟槽中的沟槽电容器的方式形成。
本发明目的为订定一种DRAM或铁电半导体存储装置之制造方法以及由此方法制造的DRAM半导体存储器或者铁电半导体存储器以使该存储器胞元的更高填充密度为可行或相同胞元面积的显著更高读取信号可达到。
在特别构造中，本发明每存储器胞元(亦即每地址)亦能够储存较仅0或1的更多状态，此目的可根据权利要求达到。
为达到此目的，根据一个基本方向，本发明提出一种制造在晶片衬底上的集成的铁电或DRAM半导体存储装置，一个选择晶体管及可由该选择晶体管调用的两个存储电容器在每一个存储器胞元上形成，且每一个存储器胞元的两个存储电容器自衬底的前及后侧个别形成。该方法的特征在于：每个存储器胞元的二个存储电容器各从衬底的前后侧构成。
本发明的方法根据一个优选的实施形式包括以下步骤：
A.衬底晶片之制备及选择晶体管的电极区域之形成做为自该晶片前侧的CMOS晶体管；
B.该晶片后侧的凹下区域之蚀刻；
C.在该凹下区域内的第一电传导柱塞的形成，以使该第一柱塞与在步骤A形成的选择晶体管的电极区域接触；
D.在自该晶片后侧的凹下区域的第一存储电容器之形成，以使该第一存储电容器的电极板(此电极板面向该选择晶体管的电极区域)藉由在步骤C所形成的该柱塞电传导地连接至该选择晶体管的电极区域；
E.自该晶片前侧的第二电传导柱塞之形成，以使该第二柱塞与该选择晶体管的相同电极区域接触，及
F.自该晶片前侧的第二存储电容器之形成，以使该第二存储电容器的电极板(此电极板面向该选择晶体管的电极区域)藉由在步骤E所形成的该第二柱塞与该选择晶体管的该电极区域接触。
在一个方法步骤中，步骤A至F以此顺序被执行，另一个方法步骤合并步骤A、E及F及在后续步骤B、C及D之前执行之。
而且另一个替代方法在两个晶片侧并行形成存储电容器，亦即约略同时，及尽可能在该两个晶片侧执行蚀刻、沉积、屏蔽等。
藉由并入晶片的后侧，可能达到以此方式制造的集成半导体存储装置的芯片面积之更有效利用。该提出的方法形成两个存储电容器，其可由相同的选择晶体管调用及需要与先前仅一个存储电容器所需的芯片面积相同之芯片面积。对相同芯片面积，该附属存储电容器的电容形成面积及因而所储存电荷或极化因此增加两倍。此可以增加的可靠度(更高的位线路信号)或芯片面积的进一步减少之形式而被利用。
若，在根据本发明的一个提案之铁电存储装置，两个存储电容器的铁电薄膜以不同厚度形成及/或该两个存储电容器的面积以不同尺寸形成及/或该两个存储电容器的铁电材料的化学组成不同地形成，此种步骤使得每地址(亦即每一个选择晶体管)储存两个位为可行。做为实例，若在两个存储电容器的铁电薄膜以不同厚度沉积，矫顽电压(亦即极化开始切换的电压)具不同的值，依读取电压的大小而定，可调用仅一个或两个存储电容器，而后藉由相对应评估电路，可在一个地址区别四个状态(00、01、10、11)。除了铁电的不同厚度外，如所述，亦可以它们的面积或是它们的材料及因此所储存电荷/极化的方式区别这两个存储电容器。在读取期间，电压位准再允许关于那一个或是否两个存储电容器系于高位准或低位准之结论。
下文的叙述描述根据本发明制造方法的一个示例具体实施例以参考图式制造集成的铁电存储装置。第1至8a、8b图的每一个显示根据本发明制造方法的个别制造步骤，图式系为经由半导体衬底晶片的区段之概略截面区段之方式。
根据第1图及第2图所示的截面说明，在步骤A，一种被制备用以进行集成的铁电存储装置的制造之半导体衬底晶片1被提供，其可为一种SOI晶片(绝缘体上晶硅晶片)或经由离子植入具电化学蚀刻中止层。第2图显示一种CMOS-FEOL方法在层3执行如中间氧化物，选择性地，除了该CMOS-FEOL方法，亦可执行完整的制造方法，其产生该选择晶体管的电极区域，及由晶片的【裂口】的前侧及前侧存储电容器的金属化区域。
根据第3图，在步骤B，凹下区域4藉由不均向性的蚀刻方法自该晶片1的后侧形成至由合适蚀刻中止层(如SOI)所定义的深度。做为替代方案，亦可于一固定时间起动蚀刻而不使用蚀刻中止层。
藉由进一步(选择)步骤B’，根据第4图，可沉积一个阻挡层5于在该晶片1的前及后侧的整个区域。
第5图显示孔6被自该晶片1的后侧蚀刻至深至该CMOS选择晶体管的电极区域(第6b图的n+)，此电极区域位于该半导体层3及第6a图显示该孔6再以合适导电材料(如多晶硅、钨或铜)填充以形成导电柱塞7。说明于第6b图的第6a图之放大区域b显示该柱塞7与在该半导体层3的选择晶体管8的电极区域接触。
藉由进一步步骤D，其被示于第7a图及被示于第7b图的放大说明，一种第一存储电容器10在于该凹下区域4自该晶片1的后侧沉积的绝缘层14中形成。该第一存储电容器10具第一电极板11，其由柱塞7连接至该选择晶体管8的电极区域n+，及第二电极板13及位于该两个电极板11及13间的铁电12。
步骤E，如第8a及8b图所示，每一个该选择晶体管8自该晶片1的前侧形成进一步柱塞17，此柱塞与该选择晶体管8的相同电极区域n+接触。在进一步步骤F，包括电极板21及23与位于其间的铁电层22之第二存储电容器20系形成于在该晶片1的前侧形成的进一步绝缘层24，该第二存储电容器20的电极板21，此电极板面对该选择晶体管8，藉由柱塞17与和该电极板11相同的该选择晶体管8的n+-形式电极区域接触-位于与该第一存储电容器10的-晶片厚度方向相反。
原则上，以上所述制造步骤A-F可以第1至8图所说明的上述顺序被执行，一种替代制造步骤，未说明于图式，合并自该晶片1的前侧所执行的所有方法步骤A、E及F及这些步骤在后续步骤B、C及D(其形成自该晶片1的后侧的铁电存储装置之组件)之前被执行之。
在进一步替代制造步骤(未说明)，该两个存储电容器10、20可自该晶片的两侧并行制造，在该晶片的两侧尽可能同时形成许多层和组件。
第8b图的放大说明额外显示该选择晶体管8的第二n+-形式电极区域经由进一步柱塞被连接至金属化平面，如位线路。
根据本发明制造方法使得对每一个选择晶体管分别于该晶片1的前及后侧产生两个存储电容器为可行，其可由相同选择晶体管是地址。结果，对相同芯片面积，该电容器面积及因而所储存电荷/极化增加两倍。此可以增加的可靠度(更高的位线路信号)或芯片面积的进一步减少之形式被表示。
在铁电存储器的情况下，所叙述观念使得每地址(亦即选择晶体管)储存两个位为可行。为达此目的，做为实例，该两个存储电容器10、20的铁电薄膜12、22系以不同厚度沉积，它们的矫顽电压(亦即极化开始切换的电压)皆具不同的值，依读取电压的大小而定，一个或两个存储电容器10、20可被调用，藉由相对应评估电路，可在一个地址区别四个状态(00、01、10、11)。除了铁电的不同厚度外，亦可以它们的电容形成面积或是它们的材料之方式及因此以所储存电荷/极化之方式来区别这两个存储电容器。在读取期间，电压位准再允许关于那一个或是否两个存储电容器系于高位准或低位准之结论。
本领域技术人员可容易地了解以上所述方法步骤仅叙述本发明必要的方法，且因此所参考图式仅为概略的。不消说，实际上，超过所说明的两个凹处4可自该衬底后侧形成且超过5胞元与个别附属两个存储电容器10、20及选择晶体管8可在每一个凹处4形成。

Claims (13)

1.一种制造在晶片衬底(1)上的集成的铁电或DRAM半导体存储装置之方法，每一个存储器胞元上形成一个选择晶体管(8)及可由该选择晶体管(8)调用的两个存储电容器(10、20)，
其特征在于，
每一个存储器胞元的两个存储电容器(10、20)各从该晶片衬底(1)的前侧及后侧形成，
2.根据权利要求第1项的方法，
其特征在于下列步骤：
A.一种衬底晶片(1)的制备及该选择晶体管(8)的电极区域之形成做为自该晶片前侧的CMOS晶体管；
B.该晶片后侧的凹下区域(4)的蚀刻；
C.在该凹下区域(4)内的第一电传导柱塞(7)的形成，以使该第一柱塞(7)与在步骤A所形成的该选择晶体管(8)的电极区域(n+)接触；
D.在自该晶片后侧的凹下区域(4)的第一存储电容器(10)之形成，以使该第一存储电容器(10)的电极板(11)，此电极板面向该选择晶体管(8)的该电极区域(n+)，藉由在步骤C所形成的该柱塞(7)电传导地连接至该选择晶体管(8)的电极区域(n+)；
E.自该晶片(1)前侧的第二电传导柱塞(17)的形成，以使该第二柱塞(17)与该选择晶体管(8)的相同电极区域(n+)接触，及
F.在自该晶片(1)前侧的第二存储电容器(20)之形成，以使该第二存储电容器(20)的电极板(21)，此电极板面向该选择晶体管(8)的该电极区域(n+)，藉由在步骤E所形成的该第二柱塞(17)与该选择晶体管(8)的该电极区域(n+)接触。
3.根据权利要求第2项的方法，
其特征在于，
步骤A-F可以此顺序被执行。
4.根据权利要求第2项的方法，
其特征在于，
步骤A、E及F被合并且在步骤B、C及D之前被执行。
5.根据先前权利要求中任一项的方法，
其特征在于，
该第一存储电容器(10)系由第一绝缘层(14)电绝缘，其被引入于自该晶片后侧的凹下区域(4)及覆盖该第一存储电容器(10)，及由后续方法步骤保护使之免受损伤。
6.根据先前权利要求中任一项的方法，
其特征在于，
该第二存储电容器(20)由第二绝缘层(24)电绝缘，其覆盖该存储电容器且被施用于该晶片(1)的前侧，及由后续方法步骤保护使之免受损伤。
7.根据先前权利要求中任一项的方法，
其特征在于，
对铁电存储装置，该两个存储电容器(10、20)的铁电薄膜(12、22)系以不同厚度形成。
8.根据权利要求第1至6项中任一项的方法，
其特征在于，
对铁电存储装置，该两个存储电容器(10、20)的电容形成面积系以不同尺寸形成。
9.根据权利要求第1至6项中任一项的方法，
其特征在于，
对铁电存储器装置，该两个存储电容器(10、20)的材料，特别是铁电薄膜(12、22)系分别以不同化学成分形成。
10.集成的铁电或者DRAM半导体存储器装置，其中在晶片衬底(1)中的每一存储器胞元设置有一个选择晶体管(8)和二个可由选择晶体管(8)调用的存储电容器(10，20)，
其特征在于，
第一存储电容器(10)形成于晶片的后侧，而第二存储电容器(20)形成于晶片的前侧。
11.根据权利要求第10项的集成半导体存储器装置，
其特征在于，
对铁电存储器装置，所述二个存储电容器(10、20)的铁电薄膜(12、22)的厚度不同。
12.根据权利要求第10项的集成半导体存储器装置，
其特征在于，
对铁电存储器装置，该两个存储电容器(10、20)的电容形成面积系以不同尺寸形成。
13.根据权利要求第10项的集成半导体存储器装置，
其特征在于，
对铁电存储器装置，该两个存储电容器(10、20)的材料，特别是铁电薄膜(12、22)系分别以不同化学成分形成。
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