KR20030070086A - 집적된 반도체 메모리 장치를 제조하는 방법 - Google Patents

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Abstract

본 발명은 집적된 반도체 메모리 장치를 제조하는 방법에 관한 것이다. 상기 방법에 따라서, 두개의 저장 캐패시터(10, 20)가 기판 웨이퍼(1)의 전면측 및 배면측으로부터 각각 선택 트랜지스터(8)용으로 형성된다. 상기 신규 공정은 웨이퍼의 배면측을 사용함으로써 메모리 셀의 패킹 밀도를 더 높게 했다. 동일한 셀 표면 영역에서 두배의 메모리 판독 신호를 사용할 수 있다. 두개의 캐패시터 모듈이 레이어 두께, 표면 영역 또는 재료가 다른 구조를 가지는 경우에, 강유전체 메모리 장치내의 각각의 선택 트랜지스터(8)에 "0" 또는 "1"외의 상태가 저장될 수 있다.

Description

집적된 반도체 메모리 장치를 제조하는 방법{METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR MEMORY ARRANGEMENT}
캐패시터 플레이트에서 변화될 수 있는 분극화의 크기 또는 저장될 수 있는 전하는 강유전체 메모리(FeRAM) 및 높은 유전 상수 ε를 가진 DRAM의 기능 및 신뢰도에 중요하다. 판독하는 동안 상기 분극화 또는 전하에 의해 야기되는 비트 라인(BL)의 전압은 제품에 특정된 최소값이하로 내려가지 않는다. 가장 간단한 경우에, BL 신호는 캐패시터 영역을 확대함으로써 증가될 수 있지만, 이는 칩 영역의 확대에서만 수용된다.
두께를 감소시키고, 설계를 최적화함(낮은 비트 라인 캐패시턴스)으로써, 또는 강유전체 또는 유전체의 적절한 선택(높은 유전 상수ε)을 통해서 BL 신호를 증가시키기 위한 시도가 행해졌었다. 그러나, 이러한 방법은 통상적으로 캐패시터영역의 확장을 패킹 밀도의 손실로 만들 수 있기 때문에, 이러한 방법에는 기술적인 한계가 있다.
공지된 메모리 셀에서, 통상적으로, 선택 트랜지스터에 대해서 오직 하나의 저장 캐패시터가 주소지정된다. 결론적으로, 이는 하나의 정보 비트만이 각각의 주소에 저장될 수 있는 경우이기도 하다.
상기 설명된 JP 05243521 A(요약)에는 DRAM 메모리 셀이 개시되어 있고, 여기서, 최소 칩 점유 영역을 유지하면서도 저장 캐패시터의 저장 캐패시턴스를 증가시키기 위해, 빗 형상으로 서로 개재된 제 1 및 제 2 전극을 구비한 두개의 저장 캐패시터가, 선택 트랜지스터의 소스 전극 및 드레인 전극에 대해서 대칭이 되도록 절연 기판에 형성된다. 본 명세서의 도 1에 따라서, 서로 엇갈려 놓인 이들 저장 캐패시터의 전극은 모두 선택 트랜지스터의 드레인 영역에 전기적으로 접속된다.
DE 38 40 559 A1에는 반도체 메모리 디바이스 및 그 제조 방법이 개시되어 있으며, 여기서 MOSFET로서 내장된 선택 트랜지스터의 소스 또는 드레인 전극에 접속된 저장 캐패시턴스 소자는 실리콘 기판의 배면측으로부터 형성된다. 저장 캐패시턴스 소자는 실리콘 기판의 배면측으로부터 생성된 트랜치에 트랜치 캐패시터로서 형성된다.
본 발명은 청구항 1 내지 청구항 10 중 어느 한 항에 따라서, 집적된 강유전체 또는 DRAM 반도체 메모리 장치를 제조하는 방법에 관한 것이다. 이러한 방법은 JP 05243521 A에 관련된 요약서와 함께 개시되어 있다.
도 1 내지 도 8a, 8b는 각각의 경우에 반도체 기판 웨이퍼의 단면의 형태로 본 발명의 따른 제조 방법의 각각의 제조 단계를 도시하는 도면.
본 발명의 목적은, 메모리 셀의 패킹 밀도가 더 높아질 수 있거나, 동일한 셀 영역에서 상당히 높은 판독 신호가 달성되는, DRAM 또는 강유전체 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
특정 구성에서, 본 발명은 메모리 셀당, 즉 어드레스당 0 또는 1 만이 아닌 더 많은 상태를 저장할 수 있다. 상기 목적은 청구항에 따라서 달성된다.
상기 목적을 달성하기 위해, 하나의 기본적인 국면에 따라서, 본 발명은 웨이퍼 기판, 선택 트랜지스터 및 메모리 셀마다 형성된 선택 트랜지스터에 의해서 주소지정될 수 있는 두개의 저장 캐패시터상의, 집적된 강유전체 또는 DRAM 반도체 메모리 장치를 제안하고 있으며, 상기 각각의 메모리 셀의 두개의 저장 캐패시터는 각각 웨이퍼 기판의 전면측 또는 배면층으로부터 형성된다.
상기 방법은
A) 기판 웨이퍼를 마련하고, 웨이퍼의 전면측으로부터 CMOS 트랜지스터로서 선택 트랜지스터의 전극 영역을 형성하는 단계와,
B) 웨이퍼의 배면측에 리세스 영역을 에칭하는 단계와,
C) 상기 리세스 영역내에 제 1 도전성 플러그를 형성하여, 제 1 도전성 플러그가 상기 단계 A에서 형성된 선택 트랜지스터의 전극 영역과 접촉하도록 하는 단계와,
D) 상기 웨이퍼의 배면측으로부터 리세스 영역내에 제 1 저장 캐패시터를 형성하여 상기 제 1 저장 캐패시터의 전극 플레이트- 상기 전극 플레이트는 상기 선택 트랜지스터의 상기 전극 영역과 면함 - 가 상기 단계 C에서 형성된 플러그에 의해 선택 트랜지스터의 상기 전극 영역에 전기적으로 도전되어 접속되도록 하는 단계와,
E) 상기 웨이퍼의 전면측으로부터 제 2 전기적으로 도전성인 플러그를 형성하여, 제 2 도전성 플러그가 상기 선택 트랜지스터의 동일한 전극 영역과 접촉하도록 하는 단계와,
F) 상기 웨이퍼의 전면측으로부터 제 2 저장 캐패시터를 형성하여, 상기 제 2 저장 캐패시터의 전극 플레이트 - 상기 전극 플레이트는 선택 트랜지스터의 상기 전극 영역과 면함 - 가 상기 단계 E에서 형성된 제 2 도전성 플러그를 통해서 선택 트랜지스터의 상기 전극 영역과 전기적으로 접촉하도록 하는 단계
를 포함한다.
방법 절차에 있어서, 단계 A 내지 F는 그 순서대로 수행된다. 대안의 방법 절차는 단계 A, E 및 F를 통합해서 단계 B, C 및 E 이전에 이를 수행한다.
또 다른 대안의 방법은 두개의 웨이퍼 측에 병행해서, 즉 거의 동시에 저장 캐패시터를 형성하고, 두 웨이퍼 측에 가능한 한 많은 에칭, 증착, 마스킹 등을 수행한다.
웨이퍼의 배면측을 포함함으로써, 이 방식으로 생성된 집적된 반도체 메모리 장치의 칩 영역의 더 효율적인 사용이 가능하다. 상기 제안된 공정은, 단 하나의 저장 캐패시터가 이전에 요구했던 것과 동일한 선택 트랜지스터에 의해 주소지정될 수 있고, 동일한 칩 영역을 요구할 수 있는 제 2 저장 캐패시터를 형성한다. 관련된 저장 캐패시터의 캐패시턴스-형성 영역 및 저장된 전하 또는 분극화는 동일한 칩 영역에서 2배로 증가된다. 이는 신뢰도가 더 증가되거나(더 높은 비트 라인 신호) 또는 칩 영역이 더 감소되어서 사용될 수 있다.
만약, 본 발명의 제안에 따른 강유전체 메모리 장치에 있어서, 두개의 저장 캐패시터의 강유전체 막이 상이한 두께로 형성되거나, 두개의 저장 캐패시터의 영역이 상이한 크기로 형성되거나, 두개의 저장 캐패시터의 화학적 조성이 상이하게 형성되면, 이러한 처리는 어드레스당 즉 선택 트랜지스터당 두 비트를 저장하는 것을 가능하게 한다. 예컨대, 두개의 저장 캐패시터내의 강유전체막이 상이한 두께로 증착되면, 강제 전압들(coercive voltages:즉, 분극화가 스위칭되기 시작하는 전압)이 다른 값을 갖는다. 판독 전압의 크기에 따라서, 하나의 또는 두개의 저장 캐패시터를 주소 지정하는 것이 가능하다. 대응하는 평가 회로를 통해서, 하나의 주소에 4개의 상태(00, 01, 10, 11)로 다르게 하는 것도 가능하다. 상이한 강유전체의 두께에 더해서, 전술한 바와 같이, 그들 영역 또는 그들 재료의 형태로, 그리고 저장된 전하/분극화의 형태로 두개의 저장 캐패시터를 상이하게 하는 것도 가능하다. 판독중의 전압 레벨을 통해서, 저장 캐패시터가 모두 하이 레벨인가 또는 로우 레벨인가에 대해서 결론지을 수 있다.
집적된 강유전체 메모리 장치를 제조하는, 본 발명에 따른 제조 방법의 실시예가 도면을 참조해서 설명된다.
도 1 및 도 2에 도시된 단면도에 따라서, 단계 A에서 집적된 강유전체 메모리 장치를 제조하기 위해 마련된 반도체 기판 웨이퍼(1)가 제공되고, 이 웨이퍼는 SOI(Silicon-on-insulator) 웨이퍼이거나 또는 이온 주입을 통해서 전기 화학적인 에칭 단계를 가질 수 있다. 도 2는 층(3)에서 중간 산화물까지 CMOS-FEOL 공정이 수행되는 것을 도시하고 있다. 선택적으로, CMOS-FEOL 공정 대신에, 웨이퍼의 빈틈(lacuna)으로부터 전방측과 배면측 저장 캐패시터로부터 선택 트랜지스터의 전극 영역 및 금속 영역을 생성하는 완전 생산 공정을 수행하는 것도 가능하다.
도 3에 따라서, 단계 B에 있어서, 리세스 영역(4)은 이방성 에칭 공정을 통해서 적절한 에칭 단계(예컨대 SOI)에 의해 한정된 깊이까지 웨이퍼의 배면측으로부터 형성된다. 대안으로, 에칭 정지없이 고정된 시간에 에칭을 수행할 수도 있다.
다른(선택적인) 단계 B'를 통해서, 도 4에 따라서, 웨이퍼(1)의 전면측 및 배면측의 전체 영역에 걸쳐서 장벽 영역(5)을 증착하는 것도 가능하다.
도 5는 반도체 층(3)에 놓인 CMOS 선택 트랜지스터의 전극 영역(도 6에서 n+)까지 웨이퍼(1)의 배면측으로부터 비아(6)가 에칭되는 것을 도시하고 있으며, 도 6은 상기 비아(6)가, 예컨대 폴리실리콘, 텅스텐 또는 구리와 같은 적절한 도전성 재료로 채워져서 도전성 플러그(7)를 형성하는 것을 도시하고 있다. 도 6a의 확대된 영역(b)이 도 6b에 도시되어 있고, 상기 플러그(7)가 반도체 층(3)의 선택 트랜지스터(7)의 전극 영역과 접촉하는 것을 도시하고 있다.
도 7a에 도시되고, 도 7b에 확대되어 도시된 다른 단계 D를 통해서, 제 1 저장 캐패시터(10)가 리세스 영역(4)내의 웨이퍼(1)의 배면측으로부터 증착된 절연층(14)내에 형성된다. 제 1 저장 캐패시터(10)는 플러그(7)에 의해서 선택 트랜지스터(8)의 전극 영역(n+)에 접속된 제 1 전극 플레이트(11) 및 제 2 전극 플레이트(13)를 가지고 있고, 강유전체(12)가 두개의 전극 플레이트(11, 13) 사이에 놓인다.
도 8a 및 8b에 도시된 단계 E에서, 선택 트랜지스터(8)마다 웨이퍼(1)의 배면측으로부터 추가 플러그(17)가 형성되고, 상기 플러그는 선택 트랜지스터(8)의 동일한 전극 영역(n+)과 접촉한다. 다른 단계 F에서, 강유전체 층(22)이 그 사이에 놓인, 전극 플레이트(21, 23)를 포함하는 제 2 저장 캐패시터(20)가 웨이퍼(1)의 전면측에 형성된 다른 절연층(24)에 형성된다. 선택 트랜지스터(8)와 면하는, 제 2 저장 캐패시터(20)의 전극 플레이트(21)는 반대로, 플러그(17)를 통해서, 제 1 저장 캐패시터(10)의 전극 플레이트(11) - 상기 전극 플레이트(11)는 웨이퍼의 두께 방향으로 대향해서 놓여 있음 - 로서 선택 트랜지스터(8)의 n+타입 전극 영역과 접촉한다.
원리적으로, 상기 설명된 제조 단계 A-F는 도 1 내지 도 8에 도시된 순서로 수행될 수 있다. 도면으로 도시되지 않은 대안의 제조 방법은 웨이퍼(1)의 전면측으로부터 수행되는 모든 공정 단계 A, E 및 F를 통합해서, 이어지는 웨이퍼(1)의배면측으로부터 강유전체 메모리 장치의 소자를 형성하는 단계 B, C 및 D 이전에 수행한다.
다른 대안의 제조 방법(도시 생략)에서, 두개의 저장 캐패시터(10, 20)는 웨이퍼의 두 측으로부터 동시에 제조될 수 있어서, 가능한 한 많은 층 및 소자가 웨이퍼의 두 측에서 동시에 형성된다.
도 8b의 확대도는 추가적으로, 선택 트랜지스터(8)의 제 2 n+타입 전극 영역이 다른 플러그를 통해서, 예컨대 비트 라인과 같은 금속 플레인에 접속된다.
본 발명에 따른 제조 방법은 웨이퍼(1)의 전면 및 배면측 각각에 선택 트랜지스터마다, 동일한 선택 트랜지스터에 의해 주소 지정되는, 두개의 저장 캐패시터를 제조하는 것을 가능하게 한다. 결과적으로, 캐패시터 영역 및 저장된 전하/분극화는 동일한 칩 영역에서 두배로 증가한다. 이는 증가된 신뢰도(더 높은 비트 라인 신호) 또는 칩 영역의 추가적인 감소의 형태로 나타난다.
강유전체 메모리인 경우에, 설명된 개념은 어드레스마다(즉, 선택 트랜지스터마다) 두개의 비트를 저장하는 것을 가능하게 한다. 이를 위해, 예컨대, 두개의 저장 캐패시터(10, 20)의 강유전체 막(12, 22)은 다른 두께로 증착된다. 그들의 강제 전압(즉, 분극화가 스위칭을 시작하는 전압)은 각각의 경우에 다른 값을 가진다. 판독 전압의 크기에 따라서, 하나의 또는 두개의 저장 캐패시터(10, 20)가 주소 지정될 수 있다. 대응하는 평가 회로를 통해서, 하나의 주소에 4개의 상태(00, 01, 10, 11)로 다르게 하는 것도 가능하다. 상이한 강유전체의 두께에 더해서, 그들의 캐패시터 형성 영역 또는 그들 재료의 형태로, 그리고 저장된 전하/분극화의 형태로 두개의 저장 캐패시터를 상이하게 하는 것도 가능하다. 판독중의 전압 레벨을 통해서, 저장 캐패시터가 모두 하이 레벨인가 또는 로우 레벨인가에 대해서 결론지을 수 있다.
상기 설명된 방법의 단계가 본 발명에 기초한 공정을 설명하는 것이고, 따라서 참조된 도면이 도식화된 것이라는 것을 당업자는 이해할 것이다. 실제로, 기판의 배면측에 도시된 4개의 리세스 영역보다 더 많이 형성될 것이며, 각각의 관련된 두개의 저장 캐패시터(10, 20) 및 선택 트랜지스터(8)를 가진 5개 이상의 셀이 이 각각의 리세스 영역(4)에 형성된다.
도면의 주요 부분에 대한 부호의 설명
1 : 기판 웨이퍼
2 : 다른 에칭 스톱층용으로 매립된 산화물
3 : CMOS-FEOL용 반도체 레이어
4 : 웨이퍼(1)의 배면측의 리세스 영역
5 : 장벽층
6 : 비아
7 : 제 1 플러그
8 : 선택 트랜지스터
10 : 제 1 캐패시터 모듈
11, 12, 13 : 제 1 캐패시터 모듈(10)의 캐패시터 플레이트 및 유전체
14 : 배면측의 절연층
17 : 제 2 플러그
20 : 제 2 캐패시터 모듈
21, 22, 23 : 제 2 캐패시터 모듈(20)의 캐패시터 플레이트 및 유전체
24 : 웨이퍼(1)의 전면측의 절연층
n+: 선택 트랜지스터의 전극 영역

Claims (13)

  1. 웨이퍼 기판(1)상에 집적된 강유전체 또는 DRAM 반도체 메모리 장치를 제조하는 방법으로서, 선택 트랜지스터(8) 및 상기 선택 트랜지스터(8)에 의해서 주소지정될 수 있는 두개의 저장 캐패시터(10, 20)가 메모리 셀마다 형성된 상기 각각의 메모리 셀의 두개의 저장 캐패시터(10, 20)는 각각 상기 웨이퍼 기판의 전면측 또는 배면측으로부터 형성되는 방법.
  2. 제 1 항에 있어서,
    A) 기판 웨이퍼(10)를 마련하고, 상기 웨이퍼의 전면측으로부터 CMOS 트랜지스터로서 상기 선택 트랜지스(8)의 전극 영역을 형성하는 단계와,
    B) 상기 웨이퍼의 배면측으로부터 리세스 영역(4)을 에칭하는 단계와,
    C) 상기 리세스 영역(4)내에 제 1 도전성 플러그(7)를 형성하여, 상기 제 1 도전성 플러그(7)가 상기 단계 A에서 형성된 상기 선택 트랜지스터(8)의 전극 영역(n+)과 접촉하도록 하는 단계와,
    D) 상기 웨이퍼의 배면측으로부터의 리세스 영역(4)내에 제 1 저장 캐패시터(10)를 형성하여, 상기 제 1 저장 캐패시터(10)의 전극 플레이트(11)- 상기 전극 플레이트는 상기 선택 트랜지스터(8)의 상기 전극 영역(n+)과 면함 - 가 상기 단계 C에서 형성된 상기 플러그(7)에 의해 상기 선택 트랜지스터(8)의 상기 전극 영역(n+)에 전기적으로 도전되어 접속되도록 하는 단계와,
    E) 상기 웨이퍼(1)의 전면측으로부터 제 2 도전성 플러그(17)를 형성하여, 상기 제 2 도전성 플러그(17)가 상기 선택 트랜지스터(8)의 동일한 전극 영역(n+)과 접촉하도록 단계와,
    F) 상기 웨이퍼(1)의 상기 전면측으로부터 제 2 저장 캐패시터(20)를 형성하여, 상기 제 2 저장 캐패시터(20)의 전극 플레이트(21) - 상기 전극 플레이트는 선택 트랜지스터(8)의 상기 전극 영역(n+)과 면함 - 가 상기 단계 E에서 형성된 상기 제 2 도전성 플러그(17)를 통해서 선택 트랜지스터(8)의 상기 전극 영역(n+)과 전기적으로 접촉하도록 하는 단계
    를 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 단계 A-F는 그 순서대로 수행되는
    방법.
  4. 제 2 항에 있어서,
    상기 단계 A, E 및 F가 통합되어서 단계 B, C 및 D 이전에 수행되는
    방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 저장 캐패시터(10)는 제 1 절연층(14) - 상기 제 1 절연층(14)은 상기 웨이퍼의 배면측으로부터의 리세스 영역(4)내로 들어가서 상기 제 1 저장 캐패시터(10)를 피복함 - 에 의해 전기적으로 절연되어서, 이어지는 공정단계에 의한 손상으로부터 보호되는
    방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 저장 캐패시터(20)는 상기 제 2 절연층(24) - 상기 제 2 절연층(24)은 상기 저장 캐패시터를 피복하며, 상기 웨이퍼(1)의 전면측에 도포됨 - 에 의해 전기적으로 절연되어서 이어지는 공정 단계에 의한 손상으로부터 보호되는
    방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 강유전체 막(12, 22)이 다른 두께로 형성되는
    방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 캐패시턴스 형성 영역이 다른 크기로 형성되는
    방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 강유전체 막(12, 22)각각의 재료가 각각 다른 화학적 조성으로 형성되는
    방법.
  10. 웨이퍼 기판(1)상에 집적된 강유전체 또는 DRAM 반도체 메모리 장치로서, 선택 트랜지스터(8) 및 상기 선택 트랜지스터(8)에 의해서 주소지정될 수 있는 두개의 저장 캐패시터(10, 20)가 메모리 셀마다 형성된 상기 각각의 메모리 셀의 두개의 저장 캐패시터(10, 20)는 각각 상기 웨이퍼 기판의 전면측 또는 배면측으로부터 형성되는
    집적된 강유전체 또는 DRAM 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 강유전체 막(12, 22)이 다른 두께로 형성되는
    집적된 강유전체 또는 DRAM 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 캐패시턴스 형성 영역이 다른 크기로 형성되는
    집적된 강유전체 또는 DRAM 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    강유전체 메모리 장치의 경우에, 상기 두개의 저장 캐패시터(10, 20)의 강유전체 막(12, 22)각각의 재료가 각각 다른 화학적 조성으로 형성되는
    집적된 강유전체 또는 DRAM 반도체 메모리 장치.
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