CN1479314A

CN1479314A - 半导体存储器

Info

Publication number: CN1479314A
Application number: CNA031076238A
Authority: CN
Inventors: ʷ; 池田仁史
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2002-08-28
Filing date: 2003-03-21
Publication date: 2004-03-03
Anticipated expiration: 2023-03-21
Also published as: JP2004087048A; EP1394806A3; DE60314948T2; EP1394806B1; TWI262503B; DE60314948D1; KR100826549B1; JP3998539B2; US20040042311A1; CN1258189C; EP1394806A2; TW200403675A; US6741516B2; KR20040019850A

Abstract

本发明涉及一种缩短刷新操作时间的半导体存储器。用于地址的REF－ACT比较电路比较刷新请求信号(srtz)和有效请求信号(atdpz)，并且在有效请求信号(atdpz)之前已经输入了刷新请求信号(srtz)的情况下将刷新地址入口信号(ialz)立即输出到行加法锁存电路中。用于指令的REF－ACT比较电路比较通过延迟刷新请求信号(srtz)获得的延迟的刷新请求信号(srtdz)和有效请求信号(atdpz)，在有效请求信号(atdpz)之前已经输入了延迟的刷新请求信号(srtdz)的情况下输出刷新执行请求信号(refpz)，以及在延迟的刷新请求信号(srtdz)之前已经输入了有效请求信号(atdpz)的情况下输出有效执行请求信号(actpz)。

Description

半导体存储器

技术领域

本发明涉及一种半导体存储器，更具体地说，涉及一种具有异步静态随机存取存储器(SRAM)接口的动态随机存取存储器(DRAM)类型的半导体存储器。

背景技术

近年来，由于异步SRAM接口的DRAM(伪SRAM)的低功耗、大存储容量的可行性、廉价等原因，人们已经开始关注它。

例如，日本专利公开No.2002-118383公开了一种内部自动地执行刷新操作的同步伪SRAM。

附图7所示为伪SRAM型的常规半导体存储器的结构视图。

半导体存储器20包括ATD发生电路21、REF控制电路22、REF-ACF比较电路23、延迟电路24a和24b、锁存信号发生电路25、REF-加法计数器26、输入缓冲器27、行加法锁存电路28、列加法锁存电路29、磁芯控制电路30和存储器单元阵列(在下文中称为磁芯电路)31。

ATD发生电路21检测外部信号(/CE、/WE、/OE或ADD)的变化并产生例如表示读/写请求的有效请求信号atdpz。在这种情况下，/CE、/WE、/OE和ADD分别是芯片启动信号、写启动信号、输出启动信号和地址信号，并且都是外部信号。

REF控制电路22包括定时器(未示)并产生周期性地执行刷新操作的刷新请求信号srtz。

REF-ACF比较电路23比较刷新请求信号srtz和有效请求信号stdpz。如果在有效请求信号atdpz之前输入刷新请求信号srtz，则REF-ACF比较电路23输出刷新执行请求信号refpz。如果在刷新请求信号srtz之前输入有效请求信号atdpz，则REF-ACF比较电路23输出刷新执行请求信号actpz。

延迟电路24a和24b分别延迟有效执行请求信号actpz和刷新执行请求信号refpz，所延迟的时间为在磁芯电路31中确定内部地址所需的时间。

锁存信号发生电路25响应有效执行请求信号actpz输出外部地址入口信号ealz并响应刷新执行请求信号refz输出刷新地址入口信号ialz。

REF-加法计数器26进行计数以自动地产生刷新地址rfa##z。

通过有效请求所指定的地址信号ADD从外部输入到输入缓冲器27中，并且输入缓冲器27输出它作为外部地址a##z。

行加法锁存电路28指定在磁芯电路31中在字线的方向(未示)的行地址。

列加法锁存电路29指定在磁芯电路31中在列线的方向(未示)的列地址。

磁芯控制电路30以磁芯控制信号corez控制磁芯电路31。

磁芯电路31是DRAM型的存储器单元阵列。

附图8所示为常规的REF-ACF比较电路的电路图。

REF-ACF比较电路23包括反相器300至310、NAND电路320至329、脉冲宽度扩展部分330和延迟电路331至333。NAND电路321和322、323和324、325和326和327和328分别形成触发器FF10、FF11和FF12。有效请求信号atdpz通过反相器300输入脉冲宽度扩展部分330。在此扩展有效请求信号atdpz的脉冲宽度以使在有效请求信号atdpz处于高电平(H电平)的过程中的周期与从磁芯控制电路30中输出的磁芯控制信号corez处于H电平的周期相匹配，并且将其输入到NAND电路320的一个输入端中。通过反相器301将磁芯控制信号corez输入到NAND电路320的另一个输入端中。

通过反相器302将刷新请求信号srtz输入到包括在触发器FF10中的NAND电路321的一个输入端，并将NAND电路321的输出输入到包括在触发器FF11中的NAND电路324的一个输入端。NAND电路324的输出通过反相器303作为刷新执行请求信号refpz输出。此外，反相器303的输出通过延迟电路331延迟并通过反相器304输入到包括在触发器FF10中的NAND电路322的一个输入端中。

此外，反相器303的输出通过反相器305输入到包括在触发器FF12中的NAND电路325的一个输入端中。从磁芯控制电路30输出的磁芯控制信号corez输入到包括在触发器FF12中的另一NAND电路326的一个输入端中。从触发器FF12中输出的NAND电路325的输出通过反相器306和307作为刷新执行信号refz输出。此外，反相器306的输出输入到NAND电路329的一个输入端中。

通过反相器308将有效请求信号atdpz输入到延迟电路332，通过延迟电路332延迟，并输入到包括在触发器FF13中的NAND电路327的一个输入端中。从触发器FF13中输出的NAND电路325的输出输入到NAND电路329的另一个输入端中。NAND电路329的输出通过反相器309作为有效执行信号actpz输出。此外，反相器309的输出输入到延迟电路333，在其中被延迟并通过反相器310输入到包括在触发器FF13中的NAND电路328的一个输入端中。

在附图8中所示的延迟电路331、反相器304和触发器FF10用于获得预定的脉冲宽度。延迟电路333、反相器310和触发器FF13用于相同的目的。

现在，参考附图7和8描述常规的半导体存储器20中的操作。

附图9所示为描述在有效操作之前执行刷新操作的情况下在常规的半导体存储器中执行的操作的时序图。

在附图9中的每个箭头表示响应另一信号的上升或下降变化的信号。

例如，在作为外部信号的芯片启动信号/CE输入到ATD发生电路21中时，ATD发生电路产生有效请求信号atdpz。如附图9所示，在这种情况下，REF控制电路22在有效请求信号atdpz产生之前产生刷新请求信号srtz。刷新请求信号srtz和有效请求信号atdpz输入到REF-ACF比较电路23。

刷新请求信号srtz处于H电平，因此在包括在REF-ACF比较电路23中的触发器FF11中的NAND电路324的一个输入端上的电压变为H电平。在刷新请求信号srtz变为H电平时，有效请求信号atdpz和磁芯控制信号corez处于低电平(L电平)。结果，包括在触发器FF11中的NAND电路323的一个输入端上的电压变为L电平。因此，触发器FF11的输出变为L电平并且刷新执行请求信号refpz变为H电平。

在刷新执行请求信号refpz变为H电平时，锁存信号发生电路25产生刷新地址入口信号ialz。然后刷新地址rfa##z从REF加法计数器26输入，并且指定磁芯控制电路30刷新数据的行地址ra##z。

此外，通过延迟电路24b延迟刷新执行请求信号refpz并将它输入到磁芯控制电路30中，所延迟的时间为在磁芯电路31中确定行地址ra##z所需的时间。在磁芯控制电路30接收经延迟的刷新执行请求信号refpz时，它输出磁芯控制信号corez以刷新存储由行地址ra##z所指定的磁芯电路31中的存储器单元(未示)中的刷新数据。

存储在连接到在磁芯电路31中的每个字线(未示)的存储器单元中的数据以块为单位刷新，因此不需要指定列地址ca##z。应该仅指定行地址ra##z。

如附图9所示，假设正好在刷新请求信号srtz启动之后通过芯片启动信号/CE使有效请求信号atdpz变为H电平。从附图8中可以理解的是，如果执行刷新操作并且磁芯控制信号corez处于H电平，则刷新执行信号refz和有效执行请求信号actpz分别保持在H和L电平。如果刷新执行请求信号refpz变为L电平和磁芯控制信号corez变为L电平，在磁芯控制信号corez下降时触发器FF12的输出变为L电平。在NAND电路329的两个输入端变为H电平。结果，有效执行请求信号actpz变为H电平。在有效执行请求信号actpz变为H电平时，锁存信号发生电路25输出外部地址入口信号ealz。结果，从输入缓冲器27将外部地址a##z输入到行加法锁存电路28和列加法锁存电路29。此外，有效执行请求信号actpz通过延迟电路24a延迟确定一个地址所需的时间tA。然后，磁芯控制信号corez变为H电平，并存取通过行地址ra##z和列地址ca##z所指定的存储器单元(未示)以执行有效操作，比如写或读。

附图10所示为描述在刷新操作之前执行有效操作的情况下在常规半导体存储器中执行的操作的时序图。

在附图10中的每个箭头表示响应另一信号的上升或下降变化的信号。

例如，在作为外部信号的芯片启动信号/CE输入到ATD发生电路21中时，ATD发生电路21产生有效请求信号atdpz。如附图10所示，在这种情况下，在产生刷新请求信号srtz之前ATD发生电路21产生有效请求信号atdpz。刷新请求信号srtz、有效请求信号atdpz和磁芯控制信号corez都输入到REF-ACF比较电路23中。

在有效请求信号atdpz输入到REF-ACF比较电路23中时，如附图8所示在包括在触发器FF111中的NAND电路323的一个输入端上的电压变为H电平。这时，在包括在触发器FF11中的NAND电路324中的一个输入端上的电压变为L电平，因此触发器FF11的输出变为H电平。结果，刷新执行请求信号refpz保持在L电平，并且有效执行请求信号actpz变为H电平。

在有效请求信号atdpz变为H电平时，锁存信号发生电路25产生外部地址入口信号ealz。结果，外部地址a##z从输入缓冲器27中输入。行加法锁存电路28和列加法锁存电路29分别指定行地址ra##z和列地址ca##z。此外，有效执行请求信号actpz通过延迟电路24a延迟在磁芯电路31中确定内部地址所需的时间，并输入到磁芯控制电路30中。在磁芯控制电路30接收有效执行请求信号actpz时，它产生磁芯控制信号corez并存取通过行地址ra##z和列地址ca##z所指定的在磁芯电路31中的存储器单元以执行有效操作，比如读或写。

如附图10所示，在有效操作完成并且磁芯控制信号corez变为L电平时，刷新执行请求信号refpz与磁芯控制信号corez的下降同步地变为H电平。在刷新执行请求信号refpz变为H电平时，锁存信号发生电路25输出刷新地址入口信号ialz。结果，行加法锁存电路28从REF-加法计数器26输入刷新地址rfa##z以指定行地址ra##z。

此外，通过延迟电路24b将刷新执行请求信号refpz延迟并将其输入到磁芯控制电路30中，所延迟的时间为在磁芯电路31中确定内部地址所需的时间(tA)。在磁芯控制电路30接收经延迟的刷新执行请求信号refpz时，它输出磁芯控制信号corez以刷新存储在磁芯电路31中通过行地址所指定的存储器单元(未示)中的数据。

如上文所述，应用常规的半导体存储器20，将有效操作(比如写或读)的请求和刷新操作的请求进行比较。如果在有效操作的请求之前作出刷新操作的请求，则选择刷新操作，然后输入刷新地址。这就是说，存在在选择刷新操作和在磁芯电路31中确定内部地址的操作之间的延迟时间tA。这延迟了刷新操作。因此，在刷新操作之后要执行的有效操作也被延迟了。

发明内容

本发明是在上述的情况下作出的。因此本发明的一个目的是提供一种能够缩短刷新时间的半导体存储器。

为实现上述的目的，提出了一种具有异步静态半导体存储器接口的动态半导体存储器。这种半导体存储器包括第一比较电路和第二比较电路，该第一比较电路将内部产生的用于执行刷新操作的刷新请求信号和从外部输入的用于执行有效操作的有效请求信号进行比较，并且在有效请求信号之前已经产生了刷新请求信号的情况下立即输出刷新地址入口信号，第二比较电路将通过延迟刷新请求信号预定的时间获得的延迟的刷新请求信号和有效请求信号进行比较，在有效请求信号之前已经输出了延迟的刷新请求信号的情况下输出刷新执行请求信号，以及在延迟的刷新请求信号之前已经输入了有效请求信号的情况下输出有效执行请求信号。

结合附图通过下文的描述，本发明的上述目的和其它目的、特征和优点将会更加清楚，在附图中以举例的方式示出了本发明的优选实施例。

附图说明

附图1所示为根据本发明的一种实施例的半导体存储器的特征的视图。

附图2所示为地址REF-ACT比较电路的电路图。

附图3所示为指令REF-ACT比较电路的电路图。

附图4所示为描述在有效操作之前执行刷新操作的情况下根据本发明的实施例在半导体存储器中执行的操作的时序图。

附图5所示为描述在刷新操作之前执行有效操作的情况下根据本发明的实施例在半导体存储器中执行的操作的时序图。

附图6所示为在刷新请求信号和延迟的刷新请求信号之间输入的有效请求信号的时序图。

附图7所示为伪SRAM型的常规半导体存储器的结构视图。

附图8所示为常规REF-ACT比较电路的电路图。

附图9所示为描述在有效操作之前执行刷新操作的情况下在常规半导体存储器中执行的操作的时序图。

具体实施方式

现在参考附图描述本发明的实施例。

附图1所示为根据本发明的一种实施例的半导体存储器的结构视图。

半导体存储器1具有ATD发生电路2、REF控制电路3、REF-ACT比较电路4a和4b、延迟电路5a至5c、锁存信号发生电路6、REF加法计数器7、输入缓冲器8、行加法锁存电路9、列加法锁存电路10、磁芯控制电路11和存储器单元阵列(磁芯电路)12，并且具有带有异步SRAM接口的DRAM结构，在这种结构中内部自动地执行刷新操作。

ATD发生电路2检测外部信号(/CE、/WE、/OE和ADD)的变化并产生例如表示读/写请求的有效请求信号atdpz。

在这种情况下，/CE、/WE、/OE和ADD分别是芯片启动信号、写启动信号、输出启动信号和地址信号。

REF控制电路3包括定时器(未示)并周期性地产生刷新请求信号srtz。

用于地址的REF-ACT比较电路4a比较刷新请求信号srtz和有效请求信号atdpz。如果刷新请求信号srtz在有效请求信号atdpz之前输入，则用于地址的REF-ACT比较电路4a将刷新地址入口信号ialz立即输出到行加法锁存电路9。

用于指令的REF-ACT比较电路4b比较通过延迟刷新请求信号srtz获得的延迟的刷新请求信号srtdz和有效请求信号atdpz。如果延迟的刷新请求信号srtdz在有效请求信号atdpz之前输入，则用于指令的REF-ACT比较电路4b输出刷新执行请求信号refpz。如果有效请求信号atdpz在延迟的刷新请求信号srtdz之前输入，则用于指令的REF-ACT比较电路4b输出有效执行请求信号actpz。

延迟电路5a延迟刷新请求信号srtz，所延迟的时间为在磁芯电路12中确定内部地址所需的时间。

延迟电路5b延迟磁芯控制信号corez以产生延迟的磁芯控制信号coredz。

延迟电路5c沿迟有效执行请求信号actpz，所延迟的时间为在磁芯电路12中确定内部地址所需的时间。

锁存信号发生电路6接收有效执行请求信号actpz并输出外部地址入口信号ealz以输入要存取的外部地址。

REF加法计数器7进行计数以自动地产生刷新地址rfa##z。

通过有效请指定的地址信号ADD从外部输入到输入缓冲器8中，并且输入缓冲器8输出它作为外部地址a##z。

行加法锁存电路9接收刷新地址入口信号ialz或者外部地址入口信号ealz，选择刷新地址rfa##z或者外部地址a##z，并指定它作为在磁芯电路12中的字线的方向(未示)的行地址ra##z。

列加法锁存电路10接收外部地址入口信号ealz，输入外部地址a##z，并指定在列线的方向(未示)的列地址ca##z。

磁芯控制电路11接收刷新执行请求信号refpz或者有效执行请求信号actpz，并产生存取磁芯电路12的磁芯控制信号corez。通过延迟电路5b将磁芯控制信号corez发送给用于地址的REF-ACT比较电路4a和用于指令的REF-ACT比较电路4b。

磁芯电路12是一种DRAM型的存储器单元阵列。

根据本发明的半导体存储器1的特征在于两个REF-ACT比较电路，这就是说，其特征在于用于地址的REF-ACT比较电路4a和用于指令的REF-ACT比较电路4b。

现在描述REF-ACT比较电路4a和4b的结构。

附图2所示为用于地址的REF-ACT比较电路的电路图。

REF-ACT比较电路4a包括反相器100至106、NAND电路110至116、脉冲宽度扩展部分120和延迟电路121和122。NAND电路113和114组成了触发器FF1，NAND电路115和116组成了触发器FF2。触发器FF2具有比较有效请求和刷新请求的功能。通过反相器100将有效请求信号atdpz输入到脉冲宽度扩展部分120。在此扩展有效请求信号atdpz的脉冲宽度以使有效请求信号atdpz处于H电平的周期与从磁芯控制电路11中输出磁芯控制信号corez处于H电平的周期相匹配。然后，将有效请求信号atdpz输入到NAND电路110的一个输入端中。在另一方面，通过反相器101将磁芯控制信号corez输入到NAND电路110的另一输入端中。

通过反相器102将刷新请求信号srtz输入到NAND电路112的一个输入端中。通过延迟电路122延迟刷新地址入口信号ialz并将其输入到NAND电路111的一个输入端中。通过反相器103将刷新执行信号refz输入到NAND电路111的另一个输入端中。NAND电路111的输出输入到NAND电路112的另一个输入端中。NAND电路112的输出通过反相器104输入到包括在触发器FF1中的NAND电路113的一个输入端中。NAND电路113的输出输入到包括在触发器FF2中的NAND电路116的一个输入端中。从触发器FF2中输出的NAND电路116的输出通过反相器105作为刷新地址入口信号ialz输出。此外，反相器105的输出通过延迟电路121延迟并通过反相器106输入到包括在触发器FF1中的NAND电路114的一个输入端中。

在附图2中所示的延迟电路121、反相器106和触发器FF1都用于获得预定的脉冲宽度。

下文详细地描述具有上述结构的REF-ACT比较电路4a的功能和操作。

附图3所示为用于指令的REF-ACT比较电路4b的电路图。

REF-ACT比较电路4b包括反相器200至210、NAND电路220至229、脉冲宽度扩展部分230和延迟电路231至233。NAND电路221和222、223和224、225和226以及227和228分别组成了触发器FF3、FF4、FF5和FF6。触发器FF4具有比较有效请求和刷新请求的功能。有效请求信号atdpz通过反相器200输入到脉冲宽度扩展部分230。在此扩展有效请求信号atdpz的脉冲宽度以使有效请求信号atdpz处于H电平的周期与延迟的磁芯控制信号coredz处于H电平的周期匹配，该延迟的磁芯控制信号coredz是从磁芯控制电路11中输出的并且通过延迟电路5b(如附图1所示)延迟。然后，有效请求信号atdpz输入到NAND电路220的一个输入端。在另一方面，延迟的磁芯控制信号coredz通过反相器201输入到NAND电路220的另一输入端。

通过如在附图1中所示的延迟电路5a延迟的延迟的刷新请求信号srtdz通过反相器202输入到包括在触发器FF3中的NAND电路221的一个输入端中。NAND电路221的输出输入到包括在触发器FF4中的NAND电路224的一个输入端。NAND电路224的输出(从触发器FF4中输出)通过反相器203作为刷新执行请求信号refpz输出。此外，反相器203的输出通过延迟电路231延迟并通过反相器204输入到包括触发器FF3中的NAND电路222的一个输入端中。

反相器203的输入也通过反相器205输入到包括在触发器FF5中的NAND电路225的一个输入中。从磁芯控制电路11中输出的磁芯控制信号corez输入到包括在触发器FF5中NAND电路226的一个输入端中。NAND电路225的输出(从触发器FF5中输出)通过反相器206和207作为刷新执行信号refz输出。此外，反相器206的输出输入到NAND电路229的一个输入端中。

上述的刷新执行信号refz是在刷新操作的过程中处于H电平的信号。

通过反相器208将有效请求信号atdpz输入到延迟电路232，通过延迟电路232延迟它，并输入到包括在触发器FF6中的NAND电路227的一个输入端中。NAND电路227的输出(从触发器FF6中输出)输入到NAND电路229的另一输入端中。NAND电路229的输出通过反相器209作为有效执行请求信号actpz输出。此外，反相器209的输出输入到延迟电路233，通过延迟电路233延迟它，并通过反相器210输入到包括在触发器FF6中的NAND电路228的一个输入端中。

在附图3中所示的延迟电路231、反相器204和触发器FF3都用于获得预定的脉冲宽度。延迟电路233、反相器210和触发器FF6用于相同的目的。

根据本发明的实施例在半导体存储器1中用于指令的REF-ACT比较电路4b的结构与在附图8中所示的常规REF-ACF比较电路23的结构相同。然而，应用这种REF-ACT比较电路4b，输入通过延迟刷新请求信号srtz一个确定刷新操作的内部地址所需的时间而获得的延迟的刷新请求信号srtdz，而不是刷新请求信号srtz。此外，通过将磁芯控制信号corez延迟一个确定刷新操作的内部地址所需的时间而获得的延迟的磁芯控制信号coredz而不是磁芯控制信号corez输入到反相器201中。

现在参考附图1至3描述根据本发明的实施例在半导体存储器1中执行的操作。

在附图4中的每个箭头表示响应另一信号的上升或下降变化的信号。

例如，在芯片启动信号/CE(外部信号)输入到ATD发生电路2中时，ATD发生电路2产生有效请求信号atdpz。如附图4所示，在这种情况下，在产生有效请求信号atdpz之前REF控制电路3产生刷新请求信号srtz和延迟的刷新请求信号srtdz。刷新请求信号srtz和有效请求信号atdpz输入到用于地址的REF-ACT比较电路4a中。此外，通过延迟电路5a延迟的延迟的刷新请求信号srtdz和有效请求信号atdpz输入到用于指令的REF-ACT比较电路4b中。

刷新请求信号srtz处于H电平，因此在包括在REF-ACT比较电路4a中的触发器FF2中的NAND电路116的一个输入端上的电压变为H电平。在刷新请求信号srtz变为H电平时，有效请求信号atdpz和磁芯控制信号corez处于L电平。结果，在包括在触发器FF2中的NAND电路115的一个输入端中的电压变为L电平。因此，触发器FF2的输出变为L电平，并且刷新地址入口信号ialz变为H电平。

在刷新地址入口信号ialz变为H电平时，行加法锁存电路9从REF加法计数器7输入刷新地址rfa##z并指定在磁芯电路12中要刷新的数据的行地址ra##z。

在延迟的刷新请求信号srtdz输入到REF-ACT比较电路4b中时(在延迟的刷新请求信号srtdz处于H电平时)，在包括在REF-ACT比较电路4b的触发器FF4中的NAND电路224的一个输入端上的电压变为H电平。如附图4所示，在延迟的刷新请求信号srtdz上升时有效请求信号atdpz和延迟的磁芯控制信号coredz处于L电平。结果，在包括在触发器FF4中的NAND电路223的一个输入端上的电压变为L电平。因此，触发器FF4的输出变为L电平，并且刷新执行请求信号refpz变为H电平。在刷新执行请求信号refpz变为H电平时，磁芯控制电路11使磁芯控制信号corez变为H电平并且对应于事先指定的刷新地址rfa##z存取行地址ra##z以执行刷新操作。

如附图4所示，假设正好在延迟的刷新请求信号srtdz产生之后通过芯片启动信号/CE使有效请求信号atdpz变为H电平。如果正在执行刷新操作并且磁芯控制信号corez处于H电平，则刷新执行信号refz和有效执行请求信号actpz分别保持在H电平和L电平，这可以从附图3中理解到。如果刷新执行请求信号refpz变为L电平并且磁芯控制信号corez变为L电平，则在磁芯控制信号corez下降时触发器FF5的输出变为L电平。结果，刷新执行信号refz变为L电平并且刷新操作终止。NAND电路229的两个输入端都变为H电平。结果，有效执行请求信号actpz变为H电平。在有效执行请求信号actpz变为H电平时，锁存信号发生电路6输出外部地址入口信号ealz。结果，外部地址a##z被从输入缓冲器8输入到行加法锁存电路9和列加法锁存电路10。此外，通过延迟电路5c将有效执行请求信号actpz延迟，所延迟的时间为在磁芯电路12中确定内部地址所需的时间tA(几个纳秒)。然后，磁芯控制信号corez输入到H电平并存取通过行地址ra##z和列地址ca##z所指定的存储器单元(未示)以执行有效操作，比如写或读。

以上述的方式执行刷新操作。这就是说，在刷新请求信号srtz变为H电平时，立即使刷新地址入口信号ialz变为H电平，输入刷新地址rfa##z，并指定行地址ra##z。在刷新执行请求信号refpz变为H电平时，使磁芯控制信号corez立即变为H电平并执行刷新操作。因此，可以快速地执行刷新操作。

在附图5中的每个箭头表示响应另一信号的上升或下降变化的信号。

例如，在芯片启动信号/CE(外部信号)输入到ATD发生电路2中时，ATD发生电路2产生有效请求信号atdpz。如附图5所示，在这种情况下，ATD发生电路2在产生刷新请求信号srtz之前产生有效请求信号atdpz。刷新请求信号srtz、有效请求信号atdpz和磁芯控制信号corez都输入到用于地址的REF-ACT比较电路4a中。此外，通过延迟电路5a延迟的延迟的刷新请求信号srtdz输入到用于指令的REF-ACT比较电路4b中。

在有效请求信号atdpz输入到REF-ACT比较电路4a中时，在包括在如附图2中所示的触发器FF2中的NAND电路115的一个输入端上的电压变为H电平。在这时在在包括在触发器FF2中的NAND电路116的一个输入端上的电压变为L电平，因此触发器FF2的输出变为H电平。结果，刷新地址入口信号ialz变为L电平。

在另一方面，在有效请求信号atdpz输入到REF-ACT比较电路4b中时(在有效请求信号atdpz变为H电平时)，在包括在如附图3中所示的触发器FF4中的NAND电路223的一个输入端上的电压变为H电平，并且在包括在触发器FF4中的NAND电路224的一个输入端上电压变为L电平。结果，触发器FF4的输出变为H电平。刷新执行请求信号refpz因此变为L电平。磁芯控制信号corez处于L电平。因此，触发器FF5的输出变为L电平，刷新执行信号refz保持在L电平。反相器206的输出处于H电平并且在包括触发器FF6中的NAND电路227的一个输入端上的电压变为L电平。结果，触发器FF6的输出变为H电平，并且NAND电路229的输出变为L电平。因此有效执行请求信号actpz变为H电平。

在有效执行请求信号actpz变为H电平时，锁存信号发生电路6产生外部地址入口信号ealz。结果，外部地址a##z从输入缓冲器8输入，并且行加法锁存电路9和列加法锁存电路10分别指定行地址ra##z和列地址ca##z。此外，通过延迟电路5c延迟有效执行请求信号actpz，所延迟的时间为在磁芯电路12中确定内部地址所需的时间tA，并将其输入到磁芯控制电路11中。在磁芯控制电路11接收有效执行请求信号actpz时，磁芯控制电路11产生磁芯控制信号corez，存取通过行地址ra##z和列地址ca##z所指定的在磁芯电路12中的存储器单元(未示)，并执行有效操作比如读或写。上述的操作与在常规的半导体存储器20中所执行的操作相同。应用根据本发明的实施例的半导体存储器1，在完成了有效操作之后执行下述的操作。

如附图5所示，假设正好在产生了刷新请求信号srtz之后输入刷新请求信号srtz(刷新请求信号srtz变为H电平)。完成有效操作并且磁芯控制信号corez变为L电平。在磁芯控制信号corez下降时，输入刷新地址rfa##z。

具体地说，在包括在如附图2所示所示的REF-ACT比较电路4a的触发器FF2中的NAND电路116的一个输入端上的电压保持在H电平并且磁芯控制信号corez变为L电平。在磁芯控制信号corez下降时，在NAND电路115的一个输入端上的电压变为L电平。结果，触发器FF2的输出变为L电平，并且刷新地址入口信号ialz变为H电平。由此输入刷新地址rfa##z。

在另一方面，通过延迟电路5b延迟磁芯控制信号corez的下降所得到的延迟的磁芯控制信号coredz输入到在附图3中所示的REF-ACT比较电路4b，因为需要在磁芯电路12中确定内部地址所需的时间。因此，在延迟的磁芯控制信号coredz下降时，REF-ACT比较电路4b输出刷新执行请求信号refpz。磁芯控制电路11产生磁芯控制信号corez，存取在已经指定的行地址ra##z上的存储器单元(未示)，以及执行刷新操作。

应用根据本发明的实施例的半导体存储器1，在刷新请求信号srtz和延迟的刷新请求信号srtdz之间可以输入有效请求信号atdpz。

附图6所示为在刷新请求信号和延迟的刷新请求信号之间输入有效请求信号的时序图。

在附图6的情况下，在有效请求信号atdpz之前输入刷新请求信号srtz。因此，如上文所述，用于地址的REF-ACT比较电路4a输出刷新地址入口信号ialz。但是，在延迟的刷新请求信号srtdz之前输入有效请求信号atdpz。用于指令的REF-ACT比较电路4b比较这两个信号。因此，选择对应于有效请求信号atdpz的早先输入的有效请求并输出有效执行请求信号actpz。结果，已经输入的刷新地址rfa##z将被擦除。如附图2所示，用于地址的REF-ACT比较电路4a包括反相器103、NAND电路111和112和延迟电路122。因此，尽管刷新地址入口信号ialz已经输出(尽管刷新地址入口信号ialz处于H电平)，如果不执行刷新操作(刷新执行信号refz处于L电平)，包括在触发器FF2中的NAND电路116的一个输入端上的电压变为H电平，并且在有效操作完成之后在磁芯控制信号corez下降到L电平时再次输出刷新地址入口信号ialz。

如上文所述，在作出刷新请求的情况下立即输入刷新地址rfa##z，并且在作出刷新执行请求的情况下立即执行刷新操作。因此可以执行快速的处理。

本发明并不限于上述的实施例。在本发明的权利要求的范围内存在各种变型。

如前文所描述，根据本发明的半导体存储器包括第一比较电路和第二比较电路，该第一比较电路将内部产生的刷新请求信号和从外部输入的有效请求信号进行比较，并且在有效请求信号之前已经产生了刷新请求信号的情况下立即输出刷新地址入口信号，第二比较电路将通过延迟刷新请求信号预定的时间获得的延迟的刷新请求信号和有效请求信号进行比较，并在有效请求信号之前已经输出了延迟的刷新请求信号的情况下输出刷新执行请求信号，以及在延迟的刷新请求信号之前已经输入了有效请求信号的情况下输出有效执行请求信号。因此，在刷新请求信号变为H电平时，刷新地址输入信号立即变为H电平，输入刷新地址并指定行地址。在刷新执行请求信号变为H电平时，磁芯控制信号立即变为H电平并执行刷新操作。这能够快速地进行刷新操作。

前文仅是本发明的原理的实例性描述。此外，由于本领域的普通技术人员容易作出许多变型，因此并不希望将本发明限制在前文所描述的具体的结构和应用中，因此，所有的适合的变型和等效方案都被认为落在本发明的附加的权利要求和它们的等效方案的范围内。

Claims

1.一种具有异步静态半导体存储器接口的动态半导体存储器，该动态半导体存储器包括：

第一比较电路，该第一比较电路将内部产生的用于执行刷新操作的刷新请求信号和从外部输入的用于执行有效操作的有效请求信号进行比较，并且在有效请求信号之前已经产生了刷新请求信号的情况下立即输出刷新地址入口信号，

第二比较电路，该第二比较电路将通过延迟刷新请求信号预定的时间获得的延迟的刷新请求信号和有效请求信号进行比较，在有效请求信号之前已经输出了延迟的刷新请求信号的情况下输出刷新执行请求信号，以及在延迟的刷新请求信号之前已经输入了有效请求信号的情况下输出有效执行请求信号。

2.根据权利要求1所述的半导体存储器，其中如果在刷新请求信号和延迟的刷新请求信号之间存在有效请求信号，则第一比较电路在完成有效操作之后再次输出刷新地址入口信号。

3.根据权利要求1所述的半导体存储器，其中如果在选择有效操作的过程中产生刷新请求信号，则在完成有效操作之后第一比较电路输出刷新地址入口信号。

4.根据权利要求1所述的半导体存储器，其中如果在选择有效操作的过程中产生刷新请求信号，则在完成有效操作之后第二比较电路延迟刷新执行请求信号预定时间并输出该刷新执行请求信号。

5.根据权利要求1所述的半导体存储器，其中该预定的时间是确定内部地址所需的时间。