CN1471803A - 一种多芯片集成电路载体 - Google Patents

一种多芯片集成电路载体 Download PDF

Info

Publication number
CN1471803A
CN1471803A CNA018177611A CN01817761A CN1471803A CN 1471803 A CN1471803 A CN 1471803A CN A018177611 A CNA018177611 A CN A018177611A CN 01817761 A CN01817761 A CN 01817761A CN 1471803 A CN1471803 A CN 1471803A
Authority
CN
China
Prior art keywords
integrated circuit
circuit carrier
island
district
defining portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018177611A
Other languages
English (en)
Other versions
CN1239057C (zh
Inventor
3
卡·西尔弗布鲁克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silverbrook Research Pty Ltd
Original Assignee
Silverbrook Research Pty Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silverbrook Research Pty Ltd filed Critical Silverbrook Research Pty Ltd
Publication of CN1471803A publication Critical patent/CN1471803A/zh
Application granted granted Critical
Publication of CN1239057C publication Critical patent/CN1239057C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种集成电路芯片封装载体，包括：一个晶片，具有至少一个容纳区。该容纳区由晶片上的钻孔而确定。在容纳区周围布置多个岛屿界定部分。每个岛屿界定部分具有一个电端子并电连接到上述至少一个容纳区的电触点。一个刚性降低装置，将每个岛屿界定部分连接到与其相邻的岛屿界定部分。

Description

一种多芯片集成电路载体
技术领域
本发明与集成电路封装有关。特别地，本发明与用于集成电路封装的集成电路载体有关。
技术背景
由于集成电路连接(引脚数目)的不断增加，采用球栅阵列封装将集成电路连接到印刷电路板的技术正在不断增加。这样使得集成电路倒装芯片凸点阵列由非常微小的间距重新分布到更大间距的球栅阵列，以连接到印刷电路板(PCB)上。
集成电路载体通常是指一个内插板(interposer)并且可以利用不同的材料例如陶瓷，或者塑性材料，例如BT(bismaleimide triazine)进行制造。
通过热传导而去除集成电路的热量，集成电路载体也可以起到散热片的作用。因此集成电路载体容易受到热应变的影响。
另外，包括集成电路、集成电路载体和PCB的电子封装组件具有多种采用不同机械性能的不同材料。在使用过程当中由于温度分布不均、几何尺寸、材料结构和热膨胀不一致而在元件内部产生复杂的热应变。
通常情况下，当前的集成电路是通过金或焊接凸点的球栅阵列连接到集成电路载体。同样，集成电路载体进一步通过更大的焊球的球栅阵列与集成电路板PCB相连。通常在PCB和集成电路载体之间与焊球接界处的热机械应变是非常严重的。这会导致焊球连接的剪切应变(shearing)。该问题被由PCB和集成电路载体之间热应变差的增加而引起的集成电路载体边缘长度的增加而扩大。通常集成电路载体边缘长度会随集成电路连接和焊球数目的增加而增加。
目前球栅阵列设计的可靠性受到集成电路引脚数目的限制。
通常焊球的最大弹性剪切应变大约为0.08％。申请人采用厚度为500微米固态硅载体，间距为1毫米、直径为500微米的焊球，厚度为700微米的PCB和边长16毫米的硅芯片进行实验计算，结果显示在封装最外部焊球的最大剪切应变为1.476％，该数值远大于焊球的塑变值。
该结果意味集成电路封装的最外部边缘的焊球产生最大的平移剪切应变。
正如《Intemational Technology Road Map for Semiconductors》1999年版装配及封装一节第217页表59a所述，该版本是提出本申请时的最新版本，高性能集成电路引脚数目可达到1800个引脚的水平。在近期内，也就是说直到2005年，此技术要求说明对于引脚的数目超过3,000的高性能集成电路，如表所示，至今还没有解决方案。同样，如该出版物第219页表59b所述，在更长期的时间内，直到大约2014年，高性能集成电路封装引脚数目将达到9,000个的层次。同样，在表当中也显示没有针对该类型集成电路封装的解决方案。
以上几个方面的问题是本发明关注的焦点。
发明内容
本发明提供一个集成电路载体，包括
多个容纳区，用以容纳一个或者多个集成电路，每个容纳区包括多个电触点；
多个集成电路岛屿界定部分，设置在每个容纳区周围，至少一个岛屿界定部分具有一个电端子，电连接到与其相关的容纳区的某一个电触点；以及
一个刚性降低装置，将每个岛屿界定部分连接到与其相邻的岛屿界定部分。
该集成电路载体由非导电材料的晶片制作而成。
一些容纳区可由晶片的表面划分而成，一些容纳区可由制作在晶片内的凹槽而确定，其他容纳区则可通过贯通晶片的通道而确定，在晶片上通道的周围设置多个电触点。
在采用最后提及的容纳区时，该集成电路载体包括一个将每个集成电路安装在其相关通道内的装配装置。
为降低集成电路载体和集成电路之间的热膨胀不匹配现象，晶片可以采用与集成电路相同的材料制作，以获得与集成电路相近的热膨胀系数。
岛屿界定部分和刚性降低装置可以采取对晶片蚀刻的方法而制作，该蚀刻方法也可以采取重入式蚀刻法。
当容纳区采取凹槽或者通道的情况时，该凹槽或者通道也可以通过在晶片内蚀刻的方法进行制作。
每个刚性降低装置都可以采取蛇形件的形式。
每个同与其相关的容纳区相邻的岛屿界定部分由辅助刚性降低装置连接到上述容纳区。每个辅助刚性降低装置由之字形元件构成。
每个岛屿界定部分的电端子可以采取金属衬垫的形式。
附图说明
下面结合附图和实例对本发明给予说明：
图1所示为概念性集成电路载体的部件平面示意图；
图2所示为本发明的集成电路载体的部分平面图；
图3所示为集成电路载体的一个具体实施例的局部透视图；
图4所示为集成电路载体第二具体实施例的局部透视图；
图5所示为集成电路载体第三具体实施例的局部透视图；
图6所示为集成电路载体第四具体实施例的局部透视图；
图7所示为使用中的集成电路载体的一个具体实施例的局部侧视图；
图8所示为使用中的集成电路载体的另一个具体实施例的局部侧视图；
图9所示为图8中圆圈A部分的放大示意图；
图10所示为集成电路载体以更大比例放大的局部侧视图；
图11所示为集成电路载体的另外一个具体实施例的侧视图；
图12也所示为集成电路载体的另外一个具体实施例的侧视图；
图13所示为安装多芯片模块的集成电路载体；
图14所示为安装多芯片模块的集成电路载体的侧视图。
具体实施方式
参考附图，本发明的集成电路载体通常用参考数字10来表示。附图的图2对集成电路载体给予更加具体的说明。
集成电路载体10具有一个容纳区12，用以安装一个集成电路或者芯片14(图7)。
多个岛屿界定部分或者岛屿16围绕着容纳区12。每个岛屿界定部分16其上具有一个电端子18，该电端子18与焊球20附着或者回流(reflow)。
每个岛屿界定部分16通过一个制作成蛇形件22形式的刚性降低装置连接到与其相邻的岛屿界定部分或者岛屿16。图1对此给予了详细的概念性说明。如图1所示，每个蛇形件22起到类似弹簧的作用，这样每个岛屿界定部分16相对于其相邻的岛屿界定部分16都具有一定的移动自由度。因此，印刷电路板24(图7至图9)和集成电路载体10之间的膨胀差可以通过相关蛇形件22的伸缩而得到补偿。由此，岛屿界定部分16上焊球20的剪切应变被显著降低，同时对焊球20产生的疲劳失效(fatigue fatilure)也相应下降。
下面结合图3到附图6对集成电路载体10的各种具体实施例给予具体说明。如图3所示，集成电路载体10通过采用单个曲线臂26的蛇形件22将每个岛屿界定部分16连接到其相邻的岛屿界定部分16。
在如图4所示的本发明的具体实施例中，每个蛇形件22通过由矩形连接件30而相互连接的一对并行臂28，将一个岛屿界定部分16连接到其相邻的岛屿界定部分16。
在图5所示的具体实施例中，每个蛇形件22通过具有三个彼此并行延伸的臂34的结构，将一个岛屿界定部分16连接到其相邻的岛屿界定部分16，相邻臂34通过矩形连接件32连接在一起。
在图6所显示的具体实施例中，每个具有五个并行臂36的蛇形件22将一个岛屿界定部分16连接到其相邻的岛屿界定部分16，并且，相邻的平等臂36通过一个矩形连接件38而连接。
为便于说明，在附图的图3到图6中所示的具体实施例可以在以下内容中分别称为：单臂26蛇形件22，两臂28蛇形件22，三臂34蛇形件22，以及五臂36蛇形件22。
如附图的图7到附图9所示，围绕容纳区12周围的岛屿界定部分16由之字形元件40所构成的第二刚性降低装置而连接到接收区，该之字形元件40可进一步降低作用在焊球20上的应变。
同样，如图7到图9所示，集成电路14通过焊接凸点44连接到容纳区12内的电触点42(图2)上。
集成电路载体10由与集成电路14相同的材料制成。因此，集成电路载体10是由具有一层二氧化硅绝缘层的硅而制成的。该绝缘层也可以作为蛇形件22的蚀刻掩膜，这一点将在以下内容给予更加细致的讨论。
在集成电路载体10的制作过程当中，首先提供一个硅晶片46。该晶片46可以为单晶硅或者多晶硅。
需要指明的是，附图的图10中所示的载体10的版本是接收区12与图7中所示的衬垫18相同一侧的载体10。如图8所示，当容纳区12位于与集成电路载体10的相对表面上时，电路层可应用在晶片46的两侧。这一点在图9中以较大比例进行了显示。在该具体实施例内，每条轨道52都通过延伸到晶片46的电镀通道58而电连接到其相关衬垫18上。
现在参照图11和12，对集成电路载体10的另外两个具体实施例给予说明。参照前面的附图，除非特别指定，相同部件采用相同的数字编号标注。
在图示的实例当中，容纳区12不是被限定在集成电路载体10的表面上，而是一个制作在集成电路载体10内的通道60。集成电路14贴附在由金属盖所构成的安装装置或者固定装置上，该装置连接在集成电路载体10的一个表面上。集成电路14的相反表面上具有可将集成电路连接到集成电路载体10上的多个连接衬垫。需要注意的是，在本实施例中，在集成电路载体10围绕通道60的部分设置以电触点。在如图11所述的具体实施例中，通过采取引线键合64而实现相互连接。也可采用球压焊或者楔焊的形式。在图12所示的具体实施例中，相互连接是通过采取是卷带自动接合(TAB)薄层66或者其他诸如梁式引线等平面连接形式。
结合图13，在以下内容对集成电路载体的进展给予了说明，并且采用参考数字70表示集成电路载体。参照前面的附图，除非特别指定，相同部件采用相同的参考数字。
在本发明的本实施例中，集成电路载体70是一个多芯片模块的基板70，安装有多个集成电路或者芯片，例如图13所示的72，74和76。芯片72，74和76即可以安装在集成电路载体70的表面，或者参照上述图10和图11中的情况，将芯片内嵌入集成电路载体70，如图14所示。
如上所述，蛇形件22具有不同的结构，例如，单臂26结构，两臂28结构，三臂34结构或者五臂36结构组态。通过有限元分析也可以采用例如四臂、六臂或者更多臂结构等其他结构，因此对于具有不同形状的蛇形件22和不同球栅的不同载体装置可产生不同的矩阵结构。下面所列举的矩阵是根据每排采用一到二十四个焊球，分别采用固态硅，固态Al2O3，固态BT制作载体，以及分别采用单臂26蛇形件22，两臂28蛇形件22，三臂34蛇形件22和五臂36蛇形件的结构球栅阵列而得到的结果。
每排焊球数                                1            4               8               16             24             100
固态硅内插件  1.08％  1.48％  1.61％  1.01％
固态Al2O3内插件  0.667％  0.953％  1.077％  0.72％
固态BT内插件 0.126％ 0.149％ 0.150％ 0.097％
单臂蛇形件 0.103％ 0.0903％ 0.085％
二臂蛇形件 0.47％ 0.15％ 0.147％ 0.136％ 0.128％ 0.088％
三臂蛇形件 0.22％ 0.082％ 0.079％ 0.058％ 0.056％
五臂蛇形件 0.025％ 0.025％ 0.013％
如上所示，焊料弹性应变极限大约为0.08％。从容纳区12的边缘到集成电路载体10的边缘被定义为一个焊球排。
以上结果显示，由于PCB 24和载体10之间的机械-热应变累积效应，固体载体的焊球应变数值随焊球数目增加而增加，在接近20处达到某一个峰值。焊球应变实际上由于焊接了大量焊球而下降，这可能是由于固态硅载体发生变形而造成的。虽然集成电路载体和PCB之间的不同膨胀效果已经得到最大限度的降低，但是在最外侧的焊球仍然出现最大应变。而且，除了BT载体，固态载体的最大应变值仍然远远超过焊料的弹性应变极限。
采用不同的蛇形件22表明随着焊球数目的增加最大焊球应变降低。这是由于热应变不匹配分布到了大量焊球20，从而导致较轻程度的形变。球栅阵列越小，即每行的焊球越少，就会显示出越严重的形变，从而在焊球20的最内侧和最外侧都会造成一个集中负荷现象。
因此，本发明的一个优点在于，由于应变的峰值随焊球20数目的增加而减少，所以对于集成电路引脚的数目不存在热机械性的限制。在容纳区12各边设置每行100个焊球的结构相当于一个大于40,000个焊球的球栅阵列，远远超过到2014年9,000个焊球的要求。对于具有三个或更多臂的蛇形件，设置以8行或者更多排焊球的载体，有限元计算表明最大焊球应变低于焊料的弹性应变极限。当容纳区材料为硅时，即与硅集成电路具有相同的热膨胀系数，则最大限度地降低了从集成电路14至集成电路载体10的焊接凸点上的应变。这一点表明本文所述的带有蚀刻纵折区域的硅BGA，对于当前采用球栅阵列作为芯片和PCB之间的引脚时，由于热循环对其所制作的引脚数目的限制问题，可以提供一个确切的解决方案。同样，如上所述，通过设置蛇形件22，可以提供更大的表面积并且该表面积通过重入式蚀刻50进一步增加从而增强了集成电路载体10的散热能力。这一点也增加了构成阵列的焊球20的数目。
本领域的技术人员应该明确：在不违背本发明所广泛说明的精神和范围的情况下，可以对本发明进行各种变化和/或改进。因此，应当将本发明的实施例作为说明而不是限制。

Claims (14)

1.一种集成电路载体，包括
多个容纳区，用以容纳一个或者多个集成电路，每个容纳区包括多个电触点；
多个集成电路岛屿界定部分，设置在每个容纳区周围，至少一个岛屿界定部分具有一个电端子，电连接到与其相关的容纳区的某一个电触点；以及
一个刚性降低装置，将每个岛屿界定部分连接到与其相邻的岛屿界定部分。
2.如权利要求1所述的集成电路载体，其特征在于，该集成电路载体由非导电材料的晶片制作而成。
3.如权利要求2所述的集成电路载体，其特征在于，某些容纳区由晶片的表面划分而成。
4.如权利要求2所述的集成电路载体，其特征在于，某些容纳区由制作在晶片内的凹槽确定。
5.如权利要求2所述的集成电路载体，其特征在于，某些容纳区由贯通晶片的通道确定，在晶片上通道的周围设置多个电触点。
6.如权利要求5所述的集成电路载体，其特征在于，该集成电路载体包括一个将每个集成电路安装在其相关通道内的装配装置。
7.如权利要求2所述的集成电路载体，其特征在于，晶片采用与集成电路相同的材料制作，以获得与集成电路相近的热膨胀系数。
8.如权利要求2所述的集成电路载体，其特征在于，岛屿界定部分和刚性降低装置采取对晶片蚀刻的方法制作。
9.如权利要求8所述的集成电路载体，其特征在于，该蚀刻方法采取重入式蚀刻法。
10.如权利要求8所述的集成电路载体，其特征在于，容纳区采用对晶片蚀刻的方法制作。
11.如权利要求1所述的集成电路载体，其特征在于，每个刚性降低装置都可以采取蛇形件的形式。
12.如权利要求1所述的集成电路载体，其特征在于，每个同与其相关的容纳区相邻的岛屿界定部分由辅助刚性降低装置连接到上述容纳区。
13.如权利要求12所述的集成电路载体，其特征在于，每个辅助刚性降低装置由之字形元件构成。
14.如权利要求1所述的集成电路载体，其特征在于，每个岛屿界定部分的电端子采取金属衬垫的形式。
CNB018177611A 2000-10-20 2001-10-19 一种多芯片集成电路载体 Expired - Fee Related CN1239057C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/693,068 US6507099B1 (en) 2000-10-20 2000-10-20 Multi-chip integrated circuit carrier
US09/693,068 2000-10-20

Publications (2)

Publication Number Publication Date
CN1471803A true CN1471803A (zh) 2004-01-28
CN1239057C CN1239057C (zh) 2006-01-25

Family

ID=24783181

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018177611A Expired - Fee Related CN1239057C (zh) 2000-10-20 2001-10-19 一种多芯片集成电路载体

Country Status (10)

Country Link
US (1) US6507099B1 (zh)
EP (1) EP1346615A4 (zh)
JP (2) JP3839404B2 (zh)
KR (1) KR100538160B1 (zh)
CN (1) CN1239057C (zh)
AU (2) AU1025302A (zh)
IL (2) IL155465A0 (zh)
SG (1) SG125991A1 (zh)
WO (1) WO2002034018A1 (zh)
ZA (1) ZA200303177B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6775906B1 (en) * 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
US6710457B1 (en) * 2000-10-20 2004-03-23 Silverbrook Research Pty Ltd Integrated circuit carrier
US7052117B2 (en) * 2002-07-03 2006-05-30 Dimatix, Inc. Printhead having a thin pre-fired piezoelectric layer
DE10361106A1 (de) * 2003-12-22 2005-05-04 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und einer steifen Umverdrahtungsplatte und Verfahren zur Herstellung derselben
US7281778B2 (en) * 2004-03-15 2007-10-16 Fujifilm Dimatix, Inc. High frequency droplet ejection device and method
US8491076B2 (en) 2004-03-15 2013-07-23 Fujifilm Dimatix, Inc. Fluid droplet ejection devices and methods
KR20070087223A (ko) 2004-12-30 2007-08-27 후지필름 디마틱스, 인크. 잉크 분사 프린팅
US7988247B2 (en) * 2007-01-11 2011-08-02 Fujifilm Dimatix, Inc. Ejection of drops having variable drop size from an ink jet printer
DE102010042379A1 (de) * 2010-10-13 2012-04-19 Robert Bosch Gmbh Elektronisches Bauteil

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257756A (ja) * 1986-04-30 1987-11-10 Nec Corp シリコン基板
JPH01258458A (ja) * 1988-04-08 1989-10-16 Nec Corp ウェーハ集積型集積回路
JPH0242739A (ja) * 1988-08-01 1990-02-13 Toagosei Chem Ind Co Ltd Ｃｏｂ実装プリント回路板
US4989063A (en) * 1988-12-09 1991-01-29 The United States Of America As Represented By The Secretary Of The Air Force Hybrid wafer scale microcircuit integration
JPH0685010A (ja) * 1992-09-02 1994-03-25 Toshiba Corp マルチチップモジュール
DE4342767A1 (de) * 1993-12-15 1995-06-22 Ant Nachrichtentech Verfahren zur Herstellung einer quaderförmigen Vertiefung zur Aufnahme eines Bauelementes in einer Trägerplatte
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
JP2940491B2 (ja) * 1996-10-17 1999-08-25 日本電気株式会社 マルチチップモジュールにおけるフリップチップ実装構造及び方法並びにマルチチップモジュールにおけるフリップチップ実装用基板
US6075711A (en) * 1996-10-21 2000-06-13 Alpine Microsystems, Inc. System and method for routing connections of integrated circuits
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
JPH11135675A (ja) * 1997-10-30 1999-05-21 Kawasaki Steel Corp 半導体装置及びその製造方法
JP3398319B2 (ja) * 1997-12-16 2003-04-21 新光電気工業株式会社 半導体装置及びその製造方法
WO1999059206A2 (en) * 1998-05-13 1999-11-18 Koninklijke Philips Electronics N.V. Semiconductor device and method for making the device
JP2997746B2 (ja) 1998-05-27 2000-01-11 亜南半導体株式会社 印刷回路基板
JP3020201B2 (ja) 1998-05-27 2000-03-15 亜南半導体株式会社 ボールグリッドアレイ半導体パッケージのモールディング方法
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
US6175158B1 (en) * 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
JP2000174161A (ja) 1998-12-04 2000-06-23 Nec Home Electronics Ltd フレキシブル基板及びこれを用いた半導体装置の実装方法
JP2000228584A (ja) 1999-02-09 2000-08-15 Canon Inc 多層プリント配線基板
US6341071B1 (en) 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
US6078505A (en) 1999-05-14 2000-06-20 Triquint Semiconductor, Inc. Circuit board assembly method
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
JP2001094228A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置の実装構造
JP3268300B2 (ja) * 1999-09-27 2002-03-25 独立行政法人通信総合研究所 多段ハーメチックシール

Also Published As

Publication number Publication date
JP4528246B2 (ja) 2010-08-18
WO2002034018A1 (en) 2002-04-25
JP2006054493A (ja) 2006-02-23
KR100538160B1 (ko) 2005-12-21
AU1025302A (en) 2002-04-29
IL155465A (en) 2010-11-30
CN1239057C (zh) 2006-01-25
EP1346615A4 (en) 2006-02-01
US6507099B1 (en) 2003-01-14
JP2004511919A (ja) 2004-04-15
KR20030074609A (ko) 2003-09-19
JP3839404B2 (ja) 2006-11-01
SG125991A1 (en) 2006-10-30
AU2002210253B2 (en) 2004-03-04
EP1346615A1 (en) 2003-09-24
IL155465A0 (en) 2003-11-23
ZA200303177B (en) 2003-11-06

Similar Documents

Publication Publication Date Title
CN1235452C (zh) 一种集成电路载体的制作方法
US6593662B1 (en) Stacked-die package structure
KR101099773B1 (ko) 내포된 집적 회로 패키지 온 패키지 시스템
US6297548B1 (en) Stackable ceramic FBGA for high thermal applications
US5420460A (en) Thin cavity down ball grid array package based on wirebond technology
KR0153595B1 (ko) 반도체 장치와 반도체 장치의 생산방법 및 반도체 모듈
US6552267B2 (en) Microelectronic assembly with stiffening member
US7230332B2 (en) Chip package with embedded component
US20090218679A1 (en) Chip package and process thereof
JP2008252152A (ja) 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
CN1835229A (zh) 半导体器件和制造半导体器件的方法
US6184570B1 (en) Integrated circuit dies including thermal stress reducing grooves and microelectronic packages utilizing the same
KR100484551B1 (ko) 반도체패키지본드포스트의배치및설계방법
CN1750261A (zh) 集成电路封装装置及其制造方法
US20080164605A1 (en) Multi-chip package
CN1238941C (zh) 一种集成电路载体
CN1471803A (zh) 一种多芯片集成电路载体
CN1471804A (zh) 一种具有凹槽的集成电路载体
US20030042591A1 (en) Electronic component with at least two stacked semiconductor chips, and fabrication method
CN1791978A (zh) 互连图案设计
KR20040083192A (ko) 솔더 볼 패키지
JPWO2011021364A1 (ja) 半導体装置およびその製造方法
CN1481004A (zh) 将集成电路连接到基片上的方法及相应电路配置
KR100891538B1 (ko) 칩 스택 패키지
KR100440789B1 (ko) 반도체 패키지와 이것의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060125

Termination date: 20121019