CN1413356A - 半导体集成电路器件、其制造方法和掩模的制作方法 - Google Patents

半导体集成电路器件、其制造方法和掩模的制作方法 Download PDF

Info

Publication number
CN1413356A
CN1413356A CN00817481A CN00817481A CN1413356A CN 1413356 A CN1413356 A CN 1413356A CN 00817481 A CN00817481 A CN 00817481A CN 00817481 A CN00817481 A CN 00817481A CN 1413356 A CN1413356 A CN 1413356A
Authority
CN
China
Prior art keywords
mentioned
phase
mask
conflicts
phase conflicts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00817481A
Other languages
English (en)
Other versions
CN1191610C (zh
Inventor
福田宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1413356A publication Critical patent/CN1413356A/zh
Application granted granted Critical
Publication of CN1191610C publication Critical patent/CN1191610C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
    • G03F1/30—Alternating PSM, e.g. Levenson-Shibuya PSM; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Respiratory Apparatuses And Protective Means (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

在形成纵横线状电路图形时，进行相位配置使得邻接开口图形间的相位反转，抽出同相位图形邻接的A型相位冲突，和逆相位图形邻接的B型相位冲突，生成解决它们的图形，采用在同一衬底上使具有冲突消除用图形的相位掩模和与之互补地形成设计图形的互补相位掩模进行多次曝光的办法，通过顶多2块移相掩模的多次曝光，使得用现有的投影曝光法一直被认为困难的具有微细节距的庞大且随机的电路图形成为可能，此外，可以在短时间内设计这样的电路图形，可以以低成本制造半导体集成电路器件。

Description

半导体集成电路器件、 其制造方法和掩模的制作方法
技术领域
本发明特别涉及含有半导体逻辑集成电路的半导体器件等半导体集成电路器件、其制造方法和在该制造方法中使用的形成有图形的掩模的制作方法。
背景技术
半导体集成电路的高性能化/高功能化，可以用电路图形的微细化/高集成化实现。例如，逻辑LSI在得益于晶体管栅极长度的缩小而向高速化迈进的同时，得益于单位面积的电路密度的增大而得以高功能化。伴随于此，用来使逻辑门电路之间进行连接的布线的配置节距也正在急速地微细化。布线节距的推移，虽然人们认为现在使用KrF准分子激光曝光装置可以实现从0.8到0.4微米，用ArF准分子激光曝光装置则一直到0.3微米为止都可以实现，但是，在其之前人们预料若使用现有的远紫外线的缩小投影曝光法则难于实现。于是，作为用来实现进一步的微细图形的方法，人们正在研究电子束扫描法、X射线曝光法等等。另一方面，作为不改变光学系统提高其析像性能的方法，人们熟悉移相掩模法。该方法是一种对透过掩模上的特定透光部分(也叫做开口部分)的光进行相位控制(通常，使之反转180度)的方法，是一种与使用现有掩模的情况进行比较会显著提高光学系统的析像度的方法。
在该移相法的情况下，在设计阶段中，决定究竟使电路图形的哪一部分的相位进行反转的相位配置是必不可少的。但是，在实际的电路图形中，相位配置从本质上说常常会发生困难的图形。例如，U形图形或以彼此最近的距离配置3个透光图形(就是说，开口图形)的情况就相当于这种情况，把这种情况叫做相位冲突。由于该问题的解决是困难的，故移相掩模的使用，迄今为止仅仅限于存储器LSI的存储单元等的简单图形。大井氏等人报告了一种即便是在把移相掩模应用于复杂图形的情况下也可以避免相位冲突的方法，这是一种在符号级相位配置之后进行缩小来求得避免相位冲突的布局的方法。
解决相位冲突的另外的方法，以对同一光刻胶膜使含有移相掩模的多个掩模进行多次曝光的概念为基础。该概念已由本发明人等在日本国特许第2650962号和第2638561号中获得授权。此外，人们还报告了该概念在各种各样的电路图形中的应用。例如，在逻辑LSI的门电路图形形成中的应用，由神保氏或小松氏等人提出了专利申请(特开平5-204143，特开平6-67403)。此外，应用于布线的方法，由B.J.Lin等提出了申请(特开平8-227140)。
此外，由使用移相恢复法的移相掩模实施的任意图形生成算法已由Y.C.Pati等人提出了方案(SPIE：Optical/Laser Microlithography，VII，SPIE Vol.2197(1994)pp.314-327)。
但是，上所说的电子束扫描法或X射线曝光法，存在着以下一些问题。首先，在电子束扫描法的情况下，由于要依次描画每一个图形，故要花费庞大的时间。于是，虽然人们探讨了可以一揽子地复制某种程度规模(例如5微米见方左右)的图形的单元投影法，但是，由于可以设定的图形的种类受限制，故在随机性的逻辑LSI的布线图形的情况下是无效的。此外，虽然研究了可以扫描曝光大面积掩模的SCALPEL法，但是，生产率却停留在现状的曝光法的几分之一左右。
此外，在X射线曝光法的情况下，则存在着难于实现具有足够精度的掩模的问题。
另一方面，在目的为把移相掩模法应用于实际的复杂电路图形的以往所提出的各种各样的方法中，则存在着如下的问题。
例如，首先，在用上述符号级进行了相位配置后进行缩小的方法，为了缓和发生相位冲突的部分的电路尺寸，本质上说是与电路微细化相冲突的。
然而，最近的逻辑LSI，已经超过了用人手可以设计的规模，几乎全都使用自动布局布线法进行设计。因此，移相掩模生成也必须对自动生成的庞大的图形数据进行，用人手边进行试错边进行移相掩模生成是不实现的。
但是，在用上述多个掩模的多次曝光来应对复杂图形的方法中，例如，在特开平5-204131、特开平8-227140中，则存在着这样的课题：由于用来把原来的设计图形分解成多个掩模的规则尚未普及，故对付实际的庞大LSI数据是困难的。
再有，在特开平5-204131、特开平6-67403中所公开的方法，是用来进行晶体管的栅极微细化的方法，存在着这样的问题：将之应用于布线图形以缩小其布线节距是困难的。
另一方面，在特开平8-227140中所公开的把图形分解成纵横方向的方法中，要应对逻辑LSI的随机布线中的任意图形是困难的。例如，当把图29所示的电路图形5在纵横方向上进行分解后，如图30(a)、(b)所示，虽然可以生成2块掩模V和H，但是，在该情况下，例如在掩模H中的2个透光部分(开口部分)X1、X2间的相位冲突却不能消除。在图30中，1表示遮光部分，2、3、4表示透光部分(开口部分)。在上述人所共知的例子中虽然提示出对于类似的情况，把掩模上的透光(开口)图形X1、X2再分配给2块掩模的想法，但是在该情况下，X1和X2由于将变成为不相称的和，故要明确地进行分离是困难的。此外，由于并没有为了该目的而赋予一般性的指导原则，故如上所说的那样，要应用于含有人工作业实质上是不可能的庞大的随机图形的大规模LSI图形是困难的。
此外，使用移相恢复法的相位配置法，由于需要庞大的计算量，对于大规模数据在实用性的时间内进行处理是困难的，此外，由于所生成的掩模图形是复杂的，故存在着不必考虑实际掩模制造中的界限等问题。
另一方面，本发明人等在Digest of Technical Paper，1999Symposium on VLSI Technology(1999)pp.123-124，‘Nodeconnection/quantum phase-shifting mask-Path to below 0.3-μm pitch，proximity effect free random interconnect and memory patterning’上发表了用更一般性的算法使得对任意图形使用移相成为可能的方法。
在该1999 Symposium VISI Technology中讲述的方法中，为了形成布线图形需要使用3块以上的掩模，存在着掩模造价增加的问题。
由以上可知，迄今为止，没有一种目的为使得把同步型移相法应用于随机布线图形成为可能的一般性的而且低成本的方法。为此，存在着如下的课题：(1)逻辑LSI电路图形的微细化和芯片面积的缩小就完全受使用现有掩模的光刻的界限所限制，(2)如果要想实现超过使用现有掩模的光刻的界限的布线节距的缩小，则就不得不使用生产率极其低的电子束扫描法。
发明内容
本发明的目的在于提供可以用投影曝光法和移相掩模之间的组合形成微细电路图形的改良的半导体集成电路器件的制造方法。
借助于此，例如，就可以用低成本且用短时间制造具有随机(不规则)且庞大数量的微细电路图形的微型计算机之类的逻辑LSI。就是说，采用用光刻技术制造具有由使用现有的光刻技术现实地说被一直认为是困难的0.15微米以下的布线间隔的微细图形构成的随机布线图形的逻辑LSI的办法，就可以以低成本实现半导体集成电路器件的高性能化高功能化。
本发明的另一个目的在于提供以低成本且以短时间设计、制造使得即便是逻辑LSI的布线图形等的随机(不规则)且庞大数量的微细电路图形，也可以借助于顶多2块移相掩模的多次曝光，使把周期性的移相应用于任意图形成为可能的方法。
在本申请中公开的发明之内，对代表性发明的概要简单说明如下。
本发明是对在形成微细电路图形用的移相掩模时各种的图形形状和配置等引起的相位冲突的特征进行解析的发明。
就是说，本发明是采用对现有移相掩模的使用一直被认为是困难的逻辑LSI的种种的电路图形进行解析，特别是对在具有直线部分、端部、L形部分和T形部分(就是说，纵横并行的直线部分、顶端部分、拐角部分和纵横交叉部分)的邻接图形中的相位冲突的特征进行解析，并反过来利用该特性完成的发明。
例如，本发明的半导体集成电路器件的制造方法，在半导体区域的上部设置的光刻胶膜上形成具有多个直线部分、端部、L形部分和T形部分的开口图形时，采用用由具有与上述图形的上述端部、L形部分和T形部分对应的第1透光部分的第1掩模和具有与上述图形的上述直线部分对应的第2透光部分的第2掩模构成的2块掩模，对上述光刻胶膜进行多次投影曝光的办法，来形成上述开口图形。
此外，在上述开口图形的上述多个的直线部分、端部和L形部分及T形部分与别的直线部分或端部以0.15微米以下的间隔邻接配置的情况下，上述第1掩模和第2掩模可以用移相掩模构成。
此外，本发明的另外的半导体集成电路器件的制造方法，在设置于半导体区域的上部的感光性构件上形成在纵横方向上行走的图形时，可以采用用具有与在上述电路图形的纵方向上彼此邻接地并行的图形和在横方向上彼此邻接地并行的图形这两者对应的透光部分的第1移相掩模，和具有与上述电路图形的顶端部分、拐角部分或纵横交叉部分中的任何一者对应的透光部分的第2移相掩模，用投影光学系统使上述感光性构件进行多次曝光的办法形成。
在本发明的再一个半导体集成电路器件的制造方法中，在采用用具有电路图形的掩模向感光性衬底上进行投影曝光的办法，在上述衬底上形成图形时，采用使含有与构成在规定的距离内具有相邻的图形的线图形的末端部分附近的第1相位冲突可能区域的图形区域对应地形成掩模透光部分的第1相位冲突消除用掩模图形，和与构成在纵方向上延伸的线图形和在横方向上延伸的线图形之间的交点附近的第2相位冲突可能区域的图形区域对应地形成掩模透光部分的第2相位冲突消除用掩模图形的第1移相掩模，以及采用含有用来采用使上述第1和第2相位冲突消除用掩模图形一起在上述感光性衬底上进行多次曝光的办法形成上述规定的电路图形的辅助图形的第2移相掩模进行多次曝光的办法在感光性衬底上形成微细电路图形。
更为具体地说，采用用上述掩模，用KrF准分子激光使光刻胶膜多次投影曝光的办法，就可以用现有的投影曝光技术再现性良好地制造迄今为止一直被认为是困难的不规则的0.3微米以下的节距(就是说，图形宽度在0.15微米以下且图形间隔在0.15微米以下)的微细图形构成的逻辑LSI。此外，同样如果把ArF准分子激光器或F2激光器用做光源，则可以应对各个节距0.23微米以下或0.19微米以下的微细图形。
另外，在本发明中，所谓电路图形，是与掩模上的透光部分(开口部分)对应的区域，就是说，是例如在正型光刻胶膜上设置的开口部分的图形，实际上意味着在半导体器件的布线等的平面配置上的导电体区域、半导体区域、或上述区域以外的非导电区域中的任何一者的图形。掩模的透光区域(就是说，开口区域向光刻胶膜进行的光照射区域)究竟规定导电体区域、半导体区域或非导电区域中的哪一个，取决于在图形复制工艺中究竟是使用正型光刻胶还是使用负型光刻胶，或者在布线工艺中究竟是对布线材料进行刻蚀来形成布线图形还是用所谓的金属镶嵌工艺向绝缘体膜中的沟图形内埋入布线材料等而不同。
再有，象这样使用的本发明的2块掩模，可以用其次的步骤制作。就是说(1)在平行地配置的透光图形间的距离在规定的距离以内邻接时，使得在上述2个透光图形间进行投影的光的相位彼此反转那样地设定上述透光图形的相位，(2)归因于此，在相位已被指定的多个透光图形中，在应当彼此分离的同相位的透光图形在规定的距离以内邻接时，就抽出上述邻接部分及其附近的图形作为第1相位冲突区域信息存储起来，另一方面，在由具有不同的相位的多个透光图形构成应当连续的图形时，就抽出具有上述不同的相位的多个透光图形的重叠部分或接连部分及其附近的图形并作为第2相位冲突区域信息存储起来，(3)用上述第1和第2相位冲突区域信息与相应的各个区域对应地生成目的为消除相位冲突的相位冲突消除用图形，(4)采用与上述相位冲突消除用图形一起在一个感光性衬底上进行多次曝光的办法生成目的为形成所希望的电路图形的辅助图形，(5)以这些图形为基础制作含有上述相位冲突消除图形的第1移相掩模和含有上述上述辅助图形的第2移相掩模。
附图说明
图1(a)(b)的平面图模式性地示出了作为本发明的适用对象的布线图形，图2是用来说明本发明的课题和本发明的第1原理的图形平面图，图3是用来说明本发明的课题和本发明的第2原理的图形平面图，图4(a)(b)(c)用来说明本发明的其它的课题和原理的图形平面图，图5示出了本发明的又一原理图形平面图，图6的图形平面图示出了把本发明应用于复杂图形的情况，图7平面图模式性地示出了作为本发明的适用对象的复杂的布线图形，图8的流程图示出了把本发明应用于一般图形情况下的步骤，图9的模式图示出了把本发明应用于一般图形时的效果，图10(a)(b)的模式图示出了把本发明应用于一般图形时的课题，图11的模式图示出了把本发明应用于一般图形时的解决方法，图12(a)(b)的模式图示出了把本发明应用于一般图形时的其它课题，图13(a)(b)的模式图示出了把本发明应用于一般图形时的其它课题，图14(a)(b)(c)的模式图示出了可应用于本发明的图形修正手段的各种各样的例子，图15(a)(b)(c)的模式图示出了可应用于本发明的图形修正手段的各种各样的例子，图16的模式图示出了把本发明应用于一般图形时的其它课题，图17的模式图示出了本发明的其它课题的一个解决方法，图18(a)(b)(c)示出了本发明的其它课题的另外的解决方法，图19的模式图示出了本发明的其它课题及其解决方法，图20的模式图示出了本发明的其它课题及其解决方法，图21的模式图示出了本发明的其它图形修正手段的例子，图22(a)到(f)是按工序分开的主要部分剖面图示出了本发明实施例的半导体集成电路器件的制造工序，图23的特性图示出了本发明实施例的电极布线图形特性的一个例子，图24(a)(b)的模式图示出了本发明的另一实施例的曝光装置，图25(a)到(d)是按工序分开的主要部分剖面图示出了本发明实施例的半导体集成电路器件的制造工序，图26的模式图示出了本发明的图形生成算法的一个例子，图27的模式图示出了本发明的图形生成算法的另外一个例子，图28(a)(b)的主要部分平面图用来说明在用本发明形成的逻辑门电路中的效果，图29是用来说明现有方法问题的模式图形的平面图，图30(a)(b)的模式图形的平面图示出了现有方法的问题。
具体实施方式
在以下的说明中，为简单起见，如图1(a)所示，假定电路图形6、7由把规定的网格(以下，叫做基本网格)的网格点连结起来的具有规定粗细的线段构成。该假定在以自动布线工具的使用为前提设计的大规模布线系统的情况下大体上是妥当的。在这里，图1的最小布线节距假定为移相曝光法的析像界限以上，现有曝光法的析像界限以下(例如，0.3微米以下)。另外，图1(a)中的黑圆点部分8表示上述图形在该部分中与其下部的布线等的物体(例如，电极或通孔)进行连接的部分。
为了用投影曝光使相邻的布线间明确地分离开来进行析像，必须使以0.15微米的最小间隔并行的两个图形的相位进行反转。在这里，首先假定使得基本上沿着彼此相邻的网格线配置的图形的相位彼此进行反转那样地给图形配置相位。这例如可以采用使基本网格如图1(b)所示分别与纵横相对地分解成相位为0的网格0和相位为π的网格π，给与相位为0的网格0上的线段对应的图形配置相位0，给与相位为π的网格上的线段对应的图形配置相位π的办法进行。另外，在图1(b)中，白地的区域表示相位为0度的图形，斜线区域表示180度相位偏离后的图形(以下同样)。
但是，当将它们应用于所设计的任意图形时，自然会随处产生相位冲突。所谓相位冲突，其定义为(1)应当独立存在(应当彼此分离的)相位相等的多个图形在某一距离(在图1的情况下，为基本网格周期的2倍)以下地邻接，(2)相位为0的图形与相位为π的图形彼此接连或重叠。决定把前者叫做A型相位冲突，把后者叫做B型相位冲突。当产生A型相位冲突后，原本应当分离的2个图形就会连结起来。另一方面，如果发生了B型相位冲突，则原本应当连结起来的2个图形就会分离开来。
这2个类型的相位冲突A、B的例子示于图1(b)。此外，每一个典型的例子分别画在图2的上段左边，和图3的上段左边。在这里要注意这些相位冲突肯定会在网格点或者图形的端部或拐角部分或交叉部分处产生。
A型相位冲突，在相位为0的网格(或相位为π的网格)上存在的2个线段51和52的距离等于原来的基本网格的最小网格间隔的部分处产生(图2的上段右边)。就是说，在属于同一相位的2个独立图形的网格点以最小网格间隔彼此邻接的情况下，在上述2个网格点之间产生。可知该现象肯定会在线段终端的网格点和别的线段或别的线段的终端点之间产生。当产生了A型相位冲突时，在上述2点之间原本应当分离的2个图形51、52就连接起来。
解决该类型的相位冲突，基本上用箭头把原来的图形分解成图2的中段和下段所示那样的2块掩模图形，使两者对同一光刻胶膜进行多次曝光。第1掩模(图2的中段)，是在与2个网格点对应的位置上形成图形53、54的移相掩模，第2掩模(图2的下段)是形成其它线部分55、56、57的移相掩模。在第2掩模中，把同一相位的独立的2个图形55、56的间隔要扩大到即便是两者同相位也可以分离析像的距离。得益于此，A型相位冲突就将消除。另外，在本例中，虽然把所有的布线终端点一律作成为别的掩模，但是，并非一定要如此不可，只要仅仅把发生了A型相位冲突的布线终端点抽出到别的掩模上即可。
另一方面，B型相位冲突，在1个连续的折线(L形或T形)58、59跨接相位为0和相位为π的网格存在的情况下，将在属于其相位为0的网格的部分和属于相位为π的网格的部分进行交叉的部分(L型部分)处产生(图3的上段右边)。就是说，在相位为0的网格上存在的线段59和在相位为π的线段58进行交叉的部分处产生。可知该现象肯定会在折线的拐角部分(L形部分)或纵线与横线的交叉部分(T型部分)处产生。当该类型的相位冲突产生后，原本应当进行连接的2个图形，在上述网格点处就分离开来。
于是，在该情况下就用箭头把原来的图形分解成在图3的中段和下段所示的那样的2块掩模图形，使两者对同一光刻胶膜进行多次曝光。第1掩模(图3的中段)，在与上述交叉点(L形或T形)对应的位置上形成图形60，第2掩模(图3的下段)形成其它线部分61、62。得益于此，如果一律抽出所有纵横图形的交叉部分，则B型相位冲突就会自动地解决，但是却并非一定要如此不可，只要仅仅把发生了B型相位冲突的布线终端点抽出到别的掩模上即可。
可以把为了解决A型相位冲突而配置在上述相位冲突夹在中间的一对网格点上的相位掩模图形，和为了解决B型相位冲突而配置在上述相位冲突位置的网格点上的掩模图形，配置在同一掩模上。两者由于存在于原来的基本网格的网格点上，故采用方格花纹或棋盘状地进行相位配置的办法就可以无相位冲突地进行相位配置。
以上，采用使把基本网格分解成0网格、π网格，在各个网格上，把除去了A型相位冲突和B型相位冲突部位之外的部分，就是说把纵横地并行的直线部分的图形分别当作0、π的相位的第1移相掩模，和用来使上述A型和B型相位冲突部位曝光的第2移相掩模进行多次曝光的办法，就可以用2块掩模形成网格上的随机图形。
以上，说明的是电路图形是沿着规定网格的恒定宽度的布线，而且其终端位于网格点上的情况。但是，从设计的灵活性的观点来看，希望该限制再稍微缓和一点。例如，对于布线电阻所担心的比较长距离的布线来说需要宽度宽的布线。此外，在逻辑LSI的标准单元内部的布线等的情况下，由于栅极电极上的接触和衬底上有源区域上的接触恰好错开基本节距的一半，故有时候希望从基本网格错开的图形。于是，其次对各种各样宽度的布线或在上述基本网格之间也存在着图形的情况进行说明。在这些情况下使本发明进行扩展也是比较容易的。
首先，宽度不同的布线65，如图4(a)所示，假定可以用布线图形把沿着上述基本网格的最小线宽度布线之间填埋起来的办法进行定义。此外，上下衬底之间的连接用通孔或接触(未画出来)，作为原则假定存在于基本网格上。这些假定，在以自动布线工具的使用为前提的大规模布线系统的设计中，在大多数的情况下是妥当的。
对于含于设计图形65的轮廓中的基本网格的网格点来说，当根据先前所述的定义抽出A型相位冲突和B型相位冲突时，如图4(b)所示，B型相位冲突，如用69所表示的那样，沿着布线图形，在网格间的所有的地方到处都会产生。在不存在宽度宽的布线65的情况下，沿着相邻的网格线的线段，就是应当分离的线段，由于两者的相位肯定是相反的，故从不能产生线段间的相位冲突考虑是可以理解的。但是，B型相位冲突，如前所述，由于定义于网格点与网格点之间，故在这里如图4(c)所示要重新定义这样的线与线之间的相位冲突，决定把它叫做C型相位冲突。
该C型相位冲突，在基本网格上的相邻网格线属于同一图形的情况下，就将在含于上述图形中的2条网格线之间产生。该类型的相位冲突，可以采用箭头把原来的图形(图5的上段)分解成图5的中段和下段所示那样的2块掩模图形，在同一光刻胶膜上使两者多次曝光的办法解决。就是说，第1掩模(图5的中段)形成与相位冲突部分即被2条网格线夹持起来的部分对应的图形66，第2掩模(图5的下段)形成与其它线部分对应的移相图形67、68。借助于此，就可以消除C型相位冲突。
另外，上述部分并非一定要被沿着基本网格的最小线宽布线夹持起来不可，在仅仅在单侧进行接连的情况下也可以用上所述的方法进行对付。
可以把用来解决A型或B型相位冲突的图形和用来解决C型相位冲突的图形配置在同一掩模上。但是，相对于把用来解决A型或B型相位冲突的图形配置在基本网格的网格点上，用来解决C型相位冲突的图形则线状地配置在基本网格的网格之间。因此，在把它们配置在同一掩模上进行相位配置的情况下，若干的注意是必要的。
例如，在图6的上段所示的那种粗宽度布线70和最小宽度布线71、72混合存在的图形中，由于用来解决A型或B型相位冲突的图形和用来解决C型相位冲突的图形已进行接触，故相位配置将变得困难起来。
在该情况下，从粗宽度布线和连接点的功能考虑，在布线末端附近，只要优先进行A型或B型相位冲突消除，形成图6的中段和下段用箭头所示的那种配置的2块掩模即可。
就是说，作为C型相位冲突消除图形，可以使用使粗线部分70在布线宽度方向上单侧缩小W(＝基本周期的一半)那种程度，在布线长边方向上单侧缩小2W那种程度的图形。
借助于此，在末端部分(顶端部分、终端部分)的情况下，就可以解决A型或B型相位冲突可以确实地进行与别的布线或通孔之间的连接，另一方面，在末端以外部分的情况下，采用解决C型相位冲突的办法，就可以实现粗宽度布线，可以降低布线电阻。
其次，对应用于在基本网格之间也存在着图形之类的更为一般性配置的图形的情况进行说明。首先，在对于基本网格来说在其纵横方向上分别错开了半个周期的位置上定义子网格。
假定设计图形由图7所示那样的基本网格上的宽度W(＝基本周期的一半)的线段和子网格上的宽度W的线段的组合(和区域)构成。在该情况下整个工艺流程示于图8。
首先，从作为对象的图形中抽出粗宽度图形73，根据上所述的方法产生C型冲突消除图形。其次，在从原来的图形中除去了上述C型冲突消除图形后，剩下基本网格、子网格上的最小线宽图形。
与基本网格上的图形同样，当把子网格分割成网格0’和网格π’后，结果就变成为上述图形属于网格0、网格π、网格0’和网格π’中的任何一者。因此，采用根据上述网格强制地进行相位配置的办法，在属于基本网格的图形间，在属于子网格的图形间，在属于基本网格的图形和属于子网格的图形间，就要产生A型和B型这两方的相位冲突。于是，抽出这些A型和B型相位冲突，根据先前所述的方法产生对这些冲突的冲突消除图形。根据需要从原来的图形中去除这些冲突消除图形把它当作第1相位掩模。此外，把上述A、B、C型相位冲突消除图形配置在同一掩模上，把它当作第2相位掩模。以下对于每一种掩模中的相位配置的方法进行说明。此外，对于各个掩模上的每一个图形形状来说，理想的是要加上适当的邻近效应修正(OPC)，对此也将在后边讲述。首先，在上述第1相位掩模的情况下，如图9所示，相对于在基本网格上的图形间、子网格上的图形彼此间的最小线间隔是基本节距的一半W，在基本网格上的图形与子网格上的彼此独立的图形间的距离，至少将变成为上述最小间隔的2倍(2W)以上。在本发明中，虽然最小也将使W变成为移相的最小析像可能的尺寸程度，但是在该情况下，间隔为2W左右的图形，则可以永远分离而与两者的相位关系无关。因此，基本网格上的图形和子网格上的图形即便是配置在同一掩模上也不会有问题。就是说，各个图形的相位，例如可以采用使每一个图形存在于网格0、网格π、网格0’、网格π’上中的任何一者上的办法决定。
其次，考虑上述第2相位掩模中的各种各样的种类的相位冲突消除用图形的配置。A型的冲突可以在基本网格的同相位网格点间、子网格的同相位网格点间基本网格网格点和与它同相位的子网格网格点之间的任何一者中产生。若把它们分别分类为A-1、A-2、A-3，则同类型的冲突间的最小距离虽然与移相的最小析像尺寸相等，但是不同类型的冲突消除图形间的距离，则有可能像图10(a)所示的那样变成为0。
在该情况下，就必须例如像图10(b)所示那样进行冲突消除掩模的配置，使得彼此相邻的冲突消除图形的相位变成为相等。这可以采用如图11所示把与纵横线的相位不同的网格点对应的冲突消除掩模上的相位设定为总是相等而与基本网格、子网格无关的办法进行。
借助于此，即便是在A-1和A-3如图10那样接连的情况下，也可以使彼此接连的冲突消除图形的相位变成为相等。当对于基本网格网格点、子网格网格点、纵基本网格和横子网格的交点、横基本网格与纵子网格的交点中的每一者来看，相位被配置为棋盘状。其最小距离与移相的最小析像尺寸相等。因此，除上述彼此接连的部分以外的冲突消除图形，总是可以分离析像的。
B型相位冲突，也可以和仅仅是基本网格的情况下完全同样地进行定义并解决。就是说，相位0、相位π的图形的交点将变成为B型相位冲突而与基本网格、子网格无关。其中，基本网格上的相位冲突间或子网格上的相位冲突间虽然可以以基本网格的周期进行配置，但是，与基本网格-子网格间的冲突相同的网格间的最小距离则变成为0，存在着彼此相接连的可能性(图12(a))。在该情况下，有必要使得彼此接连的冲突消除图形的相位变成为相等那样地，如图12(b)所示，进行冲突消除掩模的相位配置。这也与上所述的对A型冲突的相位配置完全同样，如图11所示，可以采用设定冲突消除掩模上的相位的办法进行。
在图11所示的相位配置方法中，在冲突消除图形彼此间产生相位冲突的一种例外情况示于图13。在图13(a)所示的图形中，存在着冲突消除图形在基本网格上的一个方向上连续的3个网格点。在这样的情况下的相位配置，如图13(b)所示，理想的是使连续的3个相位冲突消除图形的相位变成为完全相等而与图11的方法无关。
在该情况下的图形处理虽然会变成为繁杂的处理，但是在大多数的情况下，这样的复杂的布线图形，由于是逻辑单元内部的布线，故在单元设计时，可以采用抽出冲突，个别地进行设计修正的办法进行应对。在单元间布线混合存在的情况下，理想的是以把布线连接到单元内的端子上为前提进行相位配置。
以上所讲述的操作借助于图形运算进行规则化是可能的，因此可以借助于所谓的自动图形运算工具自动地进行。图26示出了基本算法的一个例子。至于具体的程序将在稍后的实施例中给出。另外，为简化起见，在图26中粗线图形和基本网格间的图形已被省略。
就是说，如从图26的最上部左边所示的原来的设计图形往右用箭头表示的那样，抽出横线设定对它们的相位配置，同时抽出纵线设定对它们的相位配置。接着，如在其下方用箭头表示的那样，抽出相位0/π的交点，抽出上所述的B型相位冲突部位，同时，对相位0的图形和相位π的图形进行合成，抽出A型相位冲突部位。根据这些结果，生成消除各自相位冲突的图形，如箭头所示，合成这些相位消除图形。然后，对该合成后的相位消除图形分配适当的相位配置，形成第1相位消除用掩模P，同时从上述纵横线的合成图形中减去上述所合成的相位消除图形，形成第2线图形形成用掩模Q。
另外，在本发明中，如上所述，为了简化从原来的图形数据中减去规定的图形数据后产生该规定的图形以外的剩下的图形数据这种做法，把它叫做辅助图形的生成。
然而，一般要用上述第1相位掩模，产生从正方形到线条-间隙图形为止的各种各样的图形。同时以良好的精度形成这些各种各样的图形，伴随着微细化的不断前进，一般地说会变得困难起来。为了解决这种困难，理想的是进行邻接效应修正(OPC)。图14示出了可以应用于本发明的OPC的例子。
图14(a)是关于线图形用掩模上的图形的OPC的例子。图中的细线80示出了原来的设计图形，粗实线81示出了修正后的图形形状。例如，理想的是使与相邻图形距离大的孤立图形的线宽，比上述距离比较小的密集图形的线宽粗，使长度短的线图形的线宽或正方形的微细图形的尺寸相对地加大等。在本发明中，虽然对掩模上的每一个图形并非一定要附加上所谓的锤头(hammer head)或衬线(serif)等的微小修正，但是即便是附加上修正也不会带来另外的妨碍。
图14(b)和(c)是关于上面所述的冲突消除用掩模上的图形的OPC的例子。冲突消除用图形，虽然基本上是正方形形状的微细图形，但是，理想的是使其大小、形状，如用粗线84所示，都根据相位冲突的类型、与相邻的图形之间的距离等适宜进行变更。特别是B型相位冲突消除图形，由于是用来使2到4个图形彼此连接的图形，故作成为图14(c)的粗线85表示的那样的各种形状等，加上与目的对应的修正是有效的。
此外，在这些冲突消除用图形孤立存在的情况下，为了防止其投影像向周边扩展，也可以加上图15所示那样的相位相反的周边节点图形86。在电路功能方面保证不会有问题的情况下，把这些周边节点图形86配置在不存在图形的区域上也不要紧。
此外，对于在设计图形上原本就存在的正方形形状的微细图形来说，在其周围不存在布线图形部分的网格点上，也可以预先配置微细正方形虚设图形87(图15(b))。这些虚设图形87的相位配置，可根据网格的相位进行。
虽然这些周边节点图形86或虚设图形87也可以用其自身进行析像，但是也可以作成为图15(c)所示的那种根本不单独进行析像的那种微细的辅助图形88。在该情况下的辅助图形88的位置，并非一定要是相邻网格点上不可，理想的是使距相位冲突消除图形的中心的距离和形状进行适宜优化。
采用追加以上所说明的这些种种OPC手法的办法，就可以进一步提高加工图形的精度和对设计图形的忠实度。
此外，如在图16(a)的上段左边所示，在把其它的相位冲突消除图形或周边节点配置在与B型相位冲突消除图形相邻的网格点位置上的情况下，如在图16的第2段中用箭头所示，当使用线图形用掩模和相位冲突消除图形用掩模这2个掩模，对光刻胶膜进行投影曝光时，如在图16的最下段用箭头所示，存在着在所形成的光刻胶膜的图形上产生收缩89、90的隐患。其理由如下：在用相位冲突消除图形用掩模形成的投影像中，如图16的第2段和第3段所示，相对于在虚线91、92的位置上光强度将变成为0，在线图形形成用掩模中，如虚线93、94所示，在相位反转后的纵横线的中间，就是说，在交叉部分倾斜45度的线上光强度将变成为0，在两方的掩模中光强度变成为0的位置彼此邻接，或者，在一方的光强度变成为0的位置上，不能充分地得到另一方的掩模的像的光强度。
在该收缩图会形成为问题的情况下，如图17所示，可以认为使图17的上段左边的原来的图形95进行变更，如上段右边所示，使该图形配置本身(96)变更，如用箭头在图17的下段所示，形成线图形用掩模97和相位冲突消除图形用掩模98这2块掩模。像单元内布线那样，在用人手设计图形的情况下这样的应对是可能的。
但是，再次返回设计图形使之变更，从设计流程的观点来看是烦杂的，有时候也并不一定是理想的。
于是，在该情况下，如图18所示，也可以改良B型的冲突解决用图形。另外，在图18(a)(b)(c)中，左侧示出了线图形用的掩模99，右侧示出了相位冲突消除用掩模100。图18(a)示出了进行在这里所说的改良的之前的掩模图形分解，(b)和(c)示出了改良后的掩模图形分解的结果。
首先，在图18(b)所示的改良方法中，使实际的相位冲突从拐角部分而不是从网格0和网格π的交点(或角部)，挪开到偏离基本网格的一个周期的量的位置的网格点上。得益于此，就可以解决图16所示那样的问题。此外，在图18(c)所示的改良方法中，在把T形交叉点配置在多个连续的网格点上的情况下，把它们作为同一相位图形来对待。相位冲突解决用图形设定在上述连续的网格点的一方的外侧的网格点上。该方法也可以规定为仅限于连续的T形交叉，如图18(c)所示，该字母T的(头部的)横线部分在一条直线上排列起来的情况下进行。在不进行该限定的情况下，由于存在着产生线图形间的相位冲突的可能，故必须注意。
图18(b)所示的改良方法，如下所示，采用进行使之通用化的办法就可以使处理自动化。在此之前所讲述的方法(参看图3)中，采用仅仅把产生了冲突的交叉部分作成为别的掩模的办法来解决B型相位冲突。但是，解决B型相位冲突的图形并不限于图3所示的图形，图3只不过是可以考虑的冲突消除图形之内最为简单的图形。于是，在这里要利用解决B型相位冲突的其它的图形。基本上说，要把以产生B型相位冲突的图形交叉部分为中心的规定的范围置换成规定的冲突消除图形。在这里，上述冲突消除图形，可以由第1掩模上的图形和第2掩模上的图形的组合构成。
图19示出了B型相位冲突消除图形及其生成方法。把在以B型相位冲突部位为中心的图19的最上段用细线描画的四角形106的内部图形，如在图中用箭头所示，置换成用以下的步骤生成的相位冲突解决图形。
首先，求图形101和设计图形102的公共区域，并把进行了适宜修正后的图形定为相位冲突消除用掩模上的B型相位冲突消除图形103。此外，求图形104和设计图形105的公共区域，并把进行了适宜修正后的图形定为线部分形成用掩模上的B型相位冲突消除图形105。把各自的掩模上的B型相位冲突消除图形，嵌入到用细线画出来的四角形的内部，与其外侧的图形进行合并。相位冲突消除用掩模上的B型相位冲突消除图形的相位，可以根据设置各个图形的网格点的坐标决定。
对于线部分形成用掩模上的相位冲突消除图形105来说，相位没有什么特别限制，例如，可以根据产生相位冲突的网格点的坐标决定。
倘采用本方法，由于在相位冲突消除掩模上在与B型冲突部位相邻的网格点上必然产生开口图形，故即便是在与上述B型冲突相邻地存在着别的相位冲突的情况下，也可以没有问题地解决这些别的相位冲突。
同样，图20示出了别的相位冲突消除图形及其生成步骤。倘采用图20的方法，采用在线部分形成用掩模上直接把细线206的内侧和外侧的同相位的图形连结起来的办法，就可以抑制图形数据量。另外，上所述的图18(c)的图形是可以借助于使用图20所示的方法得到的图形。
另外，至于图18(c)所示的方法，也可以如下所示地通用化。横线部分排列在一条直线上抽出相邻的T形交叉点的附近的图形，把它当作一个统一体分配相位。上述相位，例如，可以根据排列成一条直线的横线部分的网格的相位决定。其次，使它与强制性地进行了相位配置的电路图形的其它部分进行合成。合成的结果，由于在上述一个统一体分配给相位的部分和除此之外的部分之间会产生新的相位冲突，故只要在其接点部分处生成相位冲突消除图形即可。
在以上的说明中，除去宽度粗的线的内部之外，对于所有的图形，假定首先要强制性地进行相位配置。但是，实际上相位配置也可以限定于最低限度必要的范围内。这可以用图27所示的那种方法实现。
首先，从图27左上的原来的设计图形中预先抽出线端部、拐角部分、交叉部分等的特征。此外，抽出在某一距离以内邻接的图形，把其附近定为移相适用区域。然后，对于上述移相适用区域，按照图8或图26、图18所示那样的步骤进行相位配置，另一方面，对于移相适用区域以外的图形，例如，分配相位0度。然后，对每一个已进行了相位分配的移相适用区域内和上述区域外的图形进行合成。合成的结果，由于会产生相位冲突，故抽出该相位冲突然后生成相位冲突消除图形。特别要注意的是，移相适用区域内的相位π的图形和已分配给相位0度的移相适用区域以外的图形的接点要作为新的B型相位冲突对待。借助于此，形成第1相位冲突消除用掩模P和第2线图形形成用掩模Q这2块掩模。
另外，在本发明中，既可以仅仅抽出最低限度必要的部位产生消除图形，也可以抽出全部存在着产生冲突之嫌的部位产生消除图形。例如，在图21上段所示那样的图形111的情况下，在仅仅抽出冲突部位产生冲突消除图形的情况下，原来的图形111就可以分解成图21中用箭头在下段左边所示那样的2块掩模112、113。在该情况下，对于在第2掩模上彼此相向的相位相反的图形，可以进行图中所示的那种附加上锤头等的邻近效应修正。
另一方面，对那些有产生冲突之嫌的所有的线端部生成冲突消除图形并进行掩模分解的，是在图21中用另外的箭头在下段右边示出的2块掩模114、115。在该情况下，也可以根据在第2掩模上彼此相向的图形间的相位关系，进行改变第1掩模上的图形尺寸或图形位置等的修正。
(实施例1)
以下对使用上所述的方法形成了0.3微米节距的金属镶嵌布线层图形的例子进行说明。
首先，对所设计的0.3微米节距的布线层图形，按照在图26中说明的方法，编制出2块相位掩模用掩模数据，就是说编制出相位冲突消除用掩模数据和线图形形成用掩模数据。为了该目的的图形数据处理使用所谓的掩模数据处理用的图形运算工具。所使用的程序如下。
另外，在布线图形的尺寸、节距等有所改变的情况下，上述程序中的各种尺寸参数也进行适宜变更是理想的。此外，至于程序，只要功能大体上是同等的，并不限定于以上所述。
以下的程序中的SIZE(A；d)、XSIZE(A；d)、YSIZE(A；d)表示使每一个图形A的各个边，在所有的方向、x方向、y方向上从图形A的内侧向外侧仅仅移动d的运算，AND、+、-表示图形布尔代数运算。input表示原来的设计图形的图形数据，Res_mask表示相位冲突消除用掩模的开口图形的图形数据，Line_mask表示线图形形成用掩模的开口图形的图形数据。w是布线图形的布线宽度，等于基本网格的周期的一半。dA、dB、dP分别是相位冲突消除用掩模上的A型、B型的相位冲突消除图形、周边节点图形尺寸或形状修正参数。此外，dLE是指定与线图形形成用掩模上的A型相位冲突接连的线端部的后退量的参数。此外，程序中的用“”括起来的部分是注解语句。“线，线交叉和线端部的提取与分类”：input                       ：“原始掩模数据”HS    ＝XSIZE(input；-w)HL    ＝XSIZE(HS；w)        ：“水平线”VS    ＝YSIZE(input；-w)VL    ＝YSIZE(VS；w)        ：“垂直线”HL_0  ＝AND(HL，H_0 degree) ：“0度水平线”HL_p  ＝AND(HL，H_p degree) ：“p度水平线”VL_0  ＝AND(VL，V_0 degree) ：“0度垂直线”VL_p  ＝AND(VL，V_p degree) ：“p度垂直线”LN_0  ＝HL_0+VL_0              ：“0度线”LN_p  ＝HL_p+VL_p              ：“p度线”X_00  ＝AND(HL_0，VL_0)        ：“0度水平线与0度垂直线的交点”X_pp  ＝AND(HL_p，VL_p)        ：“p度水平线与p度垂直线的交点”X_0p  ＝AND(HL_0，VL_P)        ：“0度水平线与p度垂直线的交点”X_p0  ＝AND(HL_P，VL_0)        ：“p度水平线与0度垂直线的交点”X     ＝X_00+X_pp+X_0p+X_p0    ：“交点”LE    ＝(HL-HS)+(VL-VS)-X      ：“线端部”“A型和B型相位冲突的提取”：typeA_0＝XSIZE(XSIZE(LN_0；w/2)；-w/2)+YSIZE(YSIZE(LN_0；w/2)；-w/2)-LN_0typeA_p＝XSIZE(XSIZE(LN_p；w/2)；-w/2)+YSIZE(YSIZE(LN_p；w/2)；-w/2)-LN_ptypeA＝typeA_0+typeA_p                ：“A型相位冲突”Res_A＝AND((XSIZE(typeA；w)+YSIze(typeA；w))，LE)typeB＝X_0p+X_p0                      ：“B型相位冲突”Res_B＝tepeB“Extract peripheral node”：“周边节点的提取”Node＝Res_A+Res_BP_nodel＝AND(XSIZE(Node；2w)+YSIZE(Node；2w)-SIZE(Node；w)，input)
                                  ：“可能的周边节点”A＝XSIZE(Node；w)+YSIZE(Node；w)B＝SIZE(AND(A，input)-Node；w)C＝SIZE(A-B；w)D＝AND(B-C，PND1)                ：“不必要的周边节点”P_node＝P_nodel-D                ：“周边节点”“Patterns for phase conflict resolution mask”：“相位冲突消除用掩模图形”Res_mask＝SIZE(Res_A；dA)+AND(SIZE(Res_B；dB)，input)+SIZE(P_node；dP)“Patterns for line mask”：“线掩模图型”Line_mask＝XSIZE(HL；-dLE)+YSIZE(VL；-dLE)+X_00+X_pp+(LE-Res_A)-Res_B
用上述程序，在设计数据上仅仅抽出产生了A型和B型相位冲突的部分，在相位冲突消除用掩模上生成用来解决这些冲突的图形。另外，上述程序仅仅示出了各个掩模上的开口图形的生成部分。实际上对在上发生的图形已进行了邻近效应修正和根据网格上的位置进行了相位配置(在这里省略了具体的程序)。根据这样生成的掩模数据制作成2块移相掩模。移相掩模的构造一般地说使用与人们所熟知的构造同样的构造。
其次，对于使用上述掩模的布线图形的形成工序，用图22进行说明。首先，向应在其上形成金属镶嵌布线的规定的LSI衬底(Si)11上，淀积Si氧化膜12。在其上形成规定的反射防止膜13，再涂敷并形成KrF准分子激光器用正型光刻胶膜14(图22(a))。
其次，如在其次的实施例2中要说明的那样，在把上述相位冲突消除用掩模1A安装在衬底(晶片)一侧的位置对准掩模和安装在掩模1A一侧的位置对准掩模进行了位置对准之后，进行曝光(图2(b))。在曝光中使用以孔径数为0.6的KrF准分子激光器为光源的缩小投影曝光装置(未画出来)。
接着，把上述相位冲突消除用掩模1A变更为其线图形形成用掩模1B，重叠到上述同一光刻胶膜14上的同一位置上后进行曝光(图22(c))。这时，为了除去由安装在衬底一侧的上述位置对准掩模的检测再现性的界限产生的误差，在保持把晶片固定到晶片架上的原状不变的状态下使这2块掩模进行多次曝光。至于详细情况将在实施例2中说明。在图22中示出了借助于该多次曝光在光刻胶膜14中所照射的光的曝光量的总和的2维(平面)分布。在光刻胶中与光的照射量相对应地产生光化学反应，归因于此，光刻胶的可溶性将发生变化。可知在光刻胶中可以以大体上像设计图形那样的形状产生可溶化反应。其次，就是说在用2块掩模进行了多次曝光后，施行规定的热处理，并使光刻胶膜显影的结果，就从应当形成所希望的布线图形的部分15中除去了光刻胶膜(图2(d))。
其次，把所形成的光刻胶图形16用做刻蚀掩模选择性地刻蚀除去反射防止膜13和氧化膜12，然后除去光刻胶16和反射防止膜13在应形成所希望的布线图形的部分上形成氧化膜的沟(开口部分)17(图22(e))。
然后，作为布线材料，向上述氧化膜的沟(开口部分)内的氧化膜12上被覆势垒金属和铜等的金属膜作为布线材料，然后借助于化学机械研磨(CMP)除去氧化膜12上的金属膜，仅仅在上述沟(开口部分)内剩下金属膜，形成所希望的布线图形18(图22(f))。
倘采用本实施例，则可以以高精度、高成品率形成以往用上述曝光装置难以析像的微细节距的随机布线图形。此外，还可以高速地设计为此目的使用的掩模图形数据。
布线图形、曝光装置的种类、曝光波长、光刻胶工艺、布线形成工艺等，并不局限于在本发明中所示的那些。例如，也可以采用使用i射线缩小投影曝光装置，在Al膜上形成硬掩模和反射防止膜，向其上涂敷负型光刻胶，使2块掩模进行多次曝光、显影，以所得到的光刻胶图形为掩模对基底进行刻蚀的办法，制作Al布线图形等。此外，对于上述2块掩模的曝光的顺序也可以变更。也可以在使第1掩模对准到晶片上的对准掩模并曝光后，使第2掩模再次对准到上述对准掩模上后再进行曝光。
(实施例2)
在本实施例中，用图24对在上述实施例中使用的曝光装置和曝光步骤进行说明。
首先，在把衬底晶片固定到晶片架22上的晶片吸附台上之后，检测衬底上的对准标记23，把该检测信号(晶片标记信号)存储到适当存储媒体内。另一方面，把第1掩模24固定到掩模载物台(未画出来)上，检测第1掩模24上的对准标记25。其次，用上述晶片标记信号23和上述第1掩模24上的对准标记25的检测信号，使上述第1掩模25和衬底21正确地进行了位置对准后，通过投影透镜26使第1掩模24在衬底21上的光刻胶膜(未画出来)上曝光(图24(a))。曝光装置与上述同样使用KrF准分子激光器装置。
其次，保持使衬底21固定到晶片吸附台上原状地把第1掩模24变更为第2掩模27，然后，用上述晶片标记信号23和第2掩模27上的对准标记28的检测信号，使上述第2掩模27和衬底21正确地进行了位置对准后，通过投影透镜26使上述第2掩模27在衬底21上的光刻胶膜上曝光(图24(b))。
借助于此，各个掩模进行曝光后的图形对准误差，仅仅是由掩模上的对准标记的检测重复性的界限所产生的误差和掩模上的图形的位置精度误差，作为第1掩模和第2掩模间的对准精度，可以得到20nm。倘采用本实施例，则同时能实现高的对准精度和高的生产率，形成微细节距的随机布线图形是可能的。
在本实施例中，虽然用在掩模和衬底静止的状态下进行曝光的所谓步进式的曝光装置曝光，但是，也可以使用使两者边相对地进行扫描边进行曝光的所谓扫描式的曝光装置。此外，本发明效果的有效性不依赖于曝光装置的光源、投影光学系统。
此外，在掩模上的芯片尺寸比曝光装置的有效曝光面积的一半还小的情况下，采用把上述第2掩模上的图形(第1图形)和上述第2掩模上的图形(第2图形)并排地配置到1块掩模基板上的办法，在可以进一步提高对准精度的同时，还可以大幅度地节约掩模成本。
在该情况下的曝光方法，用曝光装置的遮光板功能对掩模上的第2图形区域遮光，仅仅使第1图形在晶片基板上的规定位置(通常是多个位置)上曝光，其次，不从晶片吸附台上取下晶片，用遮光板对第1图形区域遮光仅仅使第2图形在晶片基板上曝光。这时，对于上述各个规定位置从已使第1图形曝光的位置在晶片基板上使晶片架恰好移动一个与掩模上的第1图形原点和第2图形原点间的距离相当的偏移量后再进行曝光。但是，在多次曝光中，应使两区域的原点一致。在该情况下，与在1块原版上配置2个芯片的量的图形的情况比较生产率变成为一半。
此外，也可以采用进行以下那样的处理的办法，防止上述生产率的降低。
首先，对于衬底上的规定位置使第1图形区域和第2图形区域一揽子地曝光。其次，使晶片架在晶片基板上恰好移动一个与掩模上的第1图形区域原点和第2图形区域原点间距离相当的偏移量，再次使第1图形区域和第2图形区域一揽子地进行曝光。
借助于此，就可以对于在第1次的曝光中进行复制的第2图形区域，重叠地复制第2次曝光中的第1曝光区域。采用反复进行该过程的办法，就可以在晶片的整个面上对第1图形区域和第2图形区域进行多次曝光而无须使用遮光板功能。
在该情况下，由于结果就变成为第1图形和第2图形在同一条件下进行曝光，故理想的是使得在同一条件下图形复制成为可能那样地对各个图形区域的掩模图形上图形尺寸进行适宜调整。
上所述的步骤，不仅在步进重复方式的缩小投影曝光装置中，在所谓的步进扫描方式的缩小投影曝光装置中也可以应用，这与上所述的情况是同样的。
(实施例3)
在本实施例中，用图25对使用实施例1的方法的半导体集成电路器件的制造方法进行说明。图25的模式图用器件的典型部分的剖面图示出了上述半导体器件的制造工序。
首先，在Si衬底31上形成了由SiO2等的绝缘物构成的元件隔离区域32之后(图25(a))，形成多个构成MOS晶体管33的多个半导体区域(图25(b))，然后形成接触孔34(图25(c))。41是SiO2等的绝缘膜。然后，形成第1层布线35和布线间绝缘膜36(图25(c))，在其上形成层间绝缘膜37和被埋入到其中的导电性通孔或接触38，然后再形成第2层布线39和布线间绝缘膜40(图25(d))。
对于3层以上的布线(未画出来)也同样地形成。在本实施例中，使用与在第1层布线和第2层布线的图形形成中在实施例1中所示的方法同样的方法。
倘采用本实施例，就可以以高精度、高成品率、高生产率制作具有用以往的投影曝光方法难于制作的微细节距的半导体集成电路。
(实施例4)
在实施例1的程序中，仅仅抽出在设计数据上发生A型和B型相位冲突的部分，在相位冲突消除用掩模上生成用来解决它们的图形。为此，可以抑制相位冲突消除用掩模的图形数，可以减小对掩模描画的负担。但是另一方面，由于图形运算是稍微复杂的，故在大规模的半导体电路中存在着各个掩模中的图形数据的生成要花费时间的问题。
于是，在本实施例中，全部抽出有产生A型相位冲突之嫌的布线端部，对它们生成相位冲突消除用掩模上的图形，此外，对于B型也全部抽出可以产生它的纵横图形的交叉部分和拐角部分，对它们生成相位冲突消除用掩模上的图形。用来消除这两方的类型的相位冲突的掩模和直线部分用的掩模中的各自的相位配置，都在对这2块掩模的图形数据全部生成之后才进行。在本实施例中，适用于逻辑LSI且用比较短的时间生成掩模数据也是可能的。
(实施例5)
其次，说明把本发明作为实际的逻辑门电路应用于NAND单元的例子。
图28示出了NAND单元自身的平面图形，(a)是用现有的投影曝光技术而不使用本发明制造的器件，以0.5微米节距，就是说以0.25微米间隔形成了元件隔离区域、源极区域、漏极区域和栅极电极等。
相对于此，用本发明的2块掩模借助于使用与在图24中说明的同一曝光装置，试制出了与图28完全相同的图形构成的NAND门电路单元的结果，如图28(b)所示，已经确认：可以以0.3微米节距，就是说以0.15微米的间隔形成元件隔离区域、源极区域、漏极区域和栅极电极等，对半导体芯片的面积缩小效果很大。
此外，也已经确认：采用变更所使用的曝光装置或光刻胶工艺的办法，还可以进一步缩小掩模图形的尺寸。得益于此，还可以得到这样的预测：即便是具有比0.3微米节距就是说具有比0.15微米还小的间隔的微细图形也可以驱使投影曝光技术制造LSI。例如，已经确认：采用使KrF准分子激光曝光装置的孔径数从0.6变更为0.68的办法，可以把主要的图形设计尺寸缩小约10％，得益于使用ArF准分子激光曝光装置，可以使图形尺寸缩小20％左右。
由以上种种的说明可知，本发明，借助于同样的步骤，对于元件隔离区域32，或MOS晶体管33的栅极电极图形或源极、漏极电极图形的形成和由它们构成的微小电路单元内部的例如34等的电极布线的形成也可以应用。此外，本发明并不限于在这样的电极或布线图形形成中的应用，对于那些目的为在Si等的半导体衬底内选择性地形成构成多个电路元件的多个半导体区域的微细图形的形成，也可以应用。
以上的说明表明，倘采用本发明，在形成随机(不规则)且庞大数量的微细电路图形时，得益于使使得与电路图形对应地进行邻接的开口部分间的相位进行反转那样地进行相位配置，对同相位图形进行邻接的A型相位冲突和逆相位图形进行接触的B型相位冲突生成的具有相位冲突消除用图形的相位掩模和与它互补地形成设计图形的互补相位掩模的、顶多2块移相掩模，在同一衬底上进行多次曝光，即便是在上述电路图形尺寸超过了现有曝光法的析像界限的情况下，也可以形成。归因于此，使得用光刻技术制造具有一直被认为用现有的光刻技术难于实现的微细布线图形的半导体集成电路(特别是具有随机布线图形的逻辑LSI)变成为可能，因而，可以以低成本实现半导体器件的高性能化和高功能化。此外，即便是具有超过了现有曝光法的析像界限的微细电路尺寸的逻辑LSI的布线图形等的随机(不规则)且庞大数量的微细电路图形，也可以以低成本且在短时间内进行设计、制造。

Claims (15)

1.一种半导体集成电路器件的制造方法，其特征在于：在半导体区域的上部设置的光刻胶膜上形成具有多个直线部分、端部、L形部分和T形部分的开口图形时，通过用由具有与上述图形的上述端部、L形部分和T形部分对应的第1透光部分的第1掩模和具有与上述图形的上述直线部分对应的第2透光部分的第2掩模构成的2块掩模，对上述光刻胶膜进行多次投影曝光，来形成上述开口图形。
2.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：上述开口图形的上述多个直线部分、端部和L形部分及T形部分与别的直线部分或端部以0.15微米以下的间隔邻接配置，上述第1掩模和上述第2掩模中的至少一个是移相掩模。
3.根据权利要求2所述的半导体集成电路器件的制造方法，其特征在于：通过用KrF准分子激光、ArF准分子激光或F2激光对上述第1掩模和上述第2掩模进行多次曝光，在上述光刻胶膜上形成上述开口图形。
4.一种半导体集成电路器件的制造方法，其特征在于：在半导体区域上部设置光刻胶膜，在上述光刻胶膜上通过使用由第1移相掩模和第2移相掩模构成的2块掩模进行多次曝光，形成邻接间隔在0.15微米以下且具有多个直线部分、端部、L形部分和T形部分的图形，其中，上述第1移相掩模具有与上述图形的上述端部、L形部分和T形部分对应的第1透光部分，上述第2移相掩模具有与上述图形的上述直线部分对应的第2透光部分。
5.一种半导体集成电路器件的制造方法，在设置于半导体区域上部的感光性构件上形成纵横方向的电路图形时，通过用具有与在上述电路图形的纵方向上彼此邻接并行的图形和在横方向上彼此邻接并行的图形这两者对应的透光部分的第1移相掩模，和具有与上述电路图形的顶端部分、拐角部分或纵横交叉部分中的任何一者对应的透光部分的第2移相掩模，用投影光学系统使上述感光性构件进行多次曝光来形成上述电路图形。
6.一种半导体集成电路器件的制造方法，其特征在于：用具有电路图形的掩模在感光性衬底上进行投影曝光从而在上述衬底上形成图形时，使用含有第1相位冲突消除用掩模图形和第2相位冲突消除用掩模图形的第1移相掩模，以及含有辅助图形的第2移相掩模进行多次投影曝光，上述第1相位冲突消除用掩模图形用于与构成在规定距离内具有邻接图形的线图形的末端部分附近的第1相位冲突可能区域的图形区域对应地形成掩模透光部分，上述第2相位冲突消除用掩模图形用于与构成在纵方向上延伸的线图形和在横方向上延伸的线图形之间的交点附近的第2相位矛盾消除用掩模图形一起上述第1和第2相位冲突消除用掩模图形区域对应地形成掩模透光部分，上述辅助图形用于与上述第1和第2相位矛盾消除用掩模图形一起，通过在上述感光性衬底上进行多次曝光来形成上述规定电路图形。
7.根据权利要求6所述的半导体集成电路器件的制造方法，其特征在于：上述电路图形存在于规定的网格上，上述第1和第2相位冲突消除用掩模图形存在于上述网格的网格点上。
8.一种掩模的制作方法，其特征在于：在制作通过将以电路图形为透光图形的掩模利用投影光学系统向在衬底上部形成的光刻胶膜上投影来在上述衬底上形成上述电路图形的掩模时，(1)在平行配置的透光图形之间的距离在规定距离以内邻接时，设定上述透光图形的相位使得在上述2个透光图形间进行投影的光的相位彼此反转，(2)归因于此，在相位已被指定的多个透光图形中，在应当彼此分离的同相位的透光图形在规定距离以内邻接时，就抽出上述邻接部分及其附近的图形作为第1相位冲突区域信息存储起来，另一方面，在由具有不同相位的多个透光图形构成应当连续的图形时，就抽出具有上述不同相位的多个透光图形的重叠部分或接连部分及其附近的图形并作为第2相位冲突区域信息存储起来，(3)用上述第1和第2相位冲突区域信息对应相应的各个区域生成用于消除相位冲突的相位冲突消除用图形，(4)上述相位冲突消除用图形一起在一个感光性衬底上进行多次曝光生成用于形成所希望的电路图形的辅助图形，(5)制作含有上述相位冲突消除用图形的第1移相掩模和含有上述辅助图形的第2移相掩模。
9.根据权利要求8所述的掩模的制作方法，其特征在于：上述第1相位冲突区域的相位冲突消除用图形，是对于把应当分离开来的多个同相位透光图形间的空间区域夹在中间的一对区域，进行彼此互逆相位配置的移相图形。
10.根据权利要求8所述的掩模的制作方法，其特征在于：上述第2相位冲突区域的相位冲突消除用图形在应被连接起来的多个逆相位透光图形的连接位置或重叠区域上具有透光部分。
11.一种掩模的制作方法，其特征在于：在制作通过将以电路图形为透光图形的掩模利用投影光学系统向在衬底上形成的光刻胶膜上投影来在上述衬底上形成电路图形的掩模时，(1)抽出在规定距离以内具有邻接图形的线图形的末端部分附近的图形作为第1相位冲突可能区域信息存储起来，抽出在纵方向上延伸的线图形和在横方向上延伸的线图形的交点附近的图形作为第2相位冲突可能区域信息存储起来，(2)用上述第1和第2相位冲突可能区域信息与相应的区域对应地生成用来消除相位冲突的相位冲突消除用图形，(3)生成辅助图形，用来采用进行多次曝光的办法，与上述相位冲突消除用图形一起，在同一感光性衬底上形成所希望的电路图形，(4)制作含有上述相位冲突消除图形的第1移相掩模和含有上述上述辅助图形的第2移相掩模。
12.根据权利要求11所述的掩模的制作方法，其特征在于：上述第1相位冲突可能区域的相位冲突消除用图形，是对于把上述线图形末端部分的空间区域夹在中间的一对区域，进行彼此互逆相位配置的移相图形。
13.根据权利要求12所述的掩模的制作方法，其特征在于：上述第2相位冲突可能区域的相位冲突消除用图形，含有配置在上述线图形的交点部分上的透光部分。
14.根据权利要求11、12或13中任何一项权利要求所述的掩模的制作方法，其特征在于：上述电路图形存在于规定的网格上，上述第1和第2相位冲突消除用图形存在于上述网格的网格点上。
15.一种把具有直线部分、端部和L形部分或T形部分的宽度0.15微米以下的多个电路图形以具有0.15微米以下的间隔配置起来构成的半导体集成电路器件，其特征在于：上述电路图形使用由第1移相掩模和第2移相掩模构成的2块掩模通过多次投影曝光来形成，上述第1移相掩模具有与上述图形的上述端部和L形部分或T形部分对应的第1透光部分，上述第2移相掩模具有与上述直线部分对应的第2透光部分。
CNB008174814A 2000-02-25 2000-02-25 半导体集成电路器件、其制造方法和掩模的制作方法 Expired - Fee Related CN1191610C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2000/001096 WO2001063653A1 (fr) 2000-02-25 2000-02-25 Dispositif de circuit integre a semi-conducteurs et procede de production, et procede de production de masques

Publications (2)

Publication Number Publication Date
CN1413356A true CN1413356A (zh) 2003-04-23
CN1191610C CN1191610C (zh) 2005-03-02

Family

ID=11735718

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008174814A Expired - Fee Related CN1191610C (zh) 2000-02-25 2000-02-25 半导体集成电路器件、其制造方法和掩模的制作方法

Country Status (7)

Country Link
US (1) US6811954B1 (zh)
JP (1) JP4009459B2 (zh)
KR (1) KR100475621B1 (zh)
CN (1) CN1191610C (zh)
AU (1) AU2000226927A1 (zh)
TW (1) TW464945B (zh)
WO (1) WO2001063653A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104199252A (zh) * 2014-09-10 2014-12-10 中国科学院高能物理研究所 一种实现光刻胶微结构的方法
CN109375475A (zh) * 2015-11-30 2019-02-22 株式会社尼康 基板处理方法以及元件制造装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002009152A2 (de) * 2000-07-26 2002-01-31 Infineon Technologies Ag Verfahren zur feststellung der abbildbarkeit integrierter halbleiterschaltkreise auf alternierende phasenmasken
DE10224953B4 (de) * 2002-06-05 2005-06-16 Infineon Technologies Ag Verfahren zur Beseitigung von Phasenkonfliktzentren bei alternierenden Phasenmasken sowie Verfahren zur Herstellung von alternierenden Phasenmasken
US6821689B2 (en) * 2002-09-16 2004-11-23 Numerical Technologies Using second exposure to assist a PSM exposure in printing a tight space adjacent to large feature
JP2004111527A (ja) * 2002-09-17 2004-04-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法／マスクパターンの生成方法
KR100956339B1 (ko) * 2003-02-25 2010-05-06 삼성전자주식회사 규소 결정화 시스템 및 규소 결정화 방법
US7229722B2 (en) * 2004-01-28 2007-06-12 International Business Machines Corporation Alternating phase shift mask design for high performance circuitry
JP2005236062A (ja) * 2004-02-20 2005-09-02 Nec Electronics Corp 不揮発性半導体記憶装置の製造方法
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
CN1924868B (zh) * 2005-09-02 2011-04-20 上海集成电路研发中心有限公司 一种缩小集成电路芯片面积的方法
JP2007086586A (ja) * 2005-09-26 2007-04-05 Renesas Technology Corp マスクパターン設計方法および半導体装置の製造方法
JP2007086587A (ja) * 2005-09-26 2007-04-05 Renesas Technology Corp マスクパターン設計方法および半導体装置の製造方法
JP2007115587A (ja) * 2005-10-21 2007-05-10 Sii Nanotechnology Inc 荷電粒子ビーム加工方法及び荷電粒子ビーム装置
JP4961750B2 (ja) * 2006-01-16 2012-06-27 富士通セミコンダクター株式会社 半導体装置の製造方法及び露光方法
US20070231710A1 (en) * 2006-03-30 2007-10-04 Texas Instruments Incorporated. Method and system for forming a photomask pattern
EP1843202B1 (en) 2006-04-06 2015-02-18 ASML Netherlands B.V. Method for performing dark field double dipole lithography
KR100781893B1 (ko) * 2006-07-21 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자의 마스크 및 마스크 패턴 형성방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7829266B2 (en) * 2007-08-07 2010-11-09 Globalfoundries Inc. Multiple exposure technique using OPC to correct distortion
JP5233219B2 (ja) * 2007-09-20 2013-07-10 富士通セミコンダクター株式会社 半導体装置の製造方法及びフォトマスクの設計方法
TWI427677B (zh) * 2008-05-12 2014-02-21 Richtek Technology Corp Used to reduce the embossing of the metal mask, hole layout and methods
US8972909B1 (en) * 2013-09-27 2015-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. OPC method with higher degree of freedom
CN104459998B (zh) * 2015-01-06 2016-09-28 四川大学 一种基于液体棱镜的rgb三色光转换器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650962B2 (ja) 1988-05-11 1997-09-10 株式会社日立製作所 露光方法及び素子の形成方法並びに半導体素子の製造方法
JP3053099B2 (ja) 1989-12-01 2000-06-19 株式会社日立製作所 パターン構造を有する素子の製造方法
JPH05204131A (ja) 1992-01-29 1993-08-13 Oki Electric Ind Co Ltd ホトマスク及びこれを用いたパターン形成方法
JP3148770B2 (ja) 1992-03-27 2001-03-26 日本電信電話株式会社 ホトマスク及びマスクパタンデータ処理方法
JP3268692B2 (ja) 1993-08-05 2002-03-25 株式会社日立製作所 半導体集積回路パターンの形成方法およびそれに用いるマスクの製造方法
JP2636700B2 (ja) 1993-10-04 1997-07-30 日本電気株式会社 半導体装置の製造方法
JPH0895230A (ja) 1994-09-27 1996-04-12 Fujitsu Ltd 微細パターンを含むパターンを形成する為のマスク及びそのマスクを用いたパターン形成方法
US5472814A (en) 1994-11-17 1995-12-05 International Business Machines Corporation Orthogonally separated phase shifted and unphase shifted mask patterns for image improvement
US5523186A (en) * 1994-12-16 1996-06-04 International Business Machines Corporation Split and cover technique for phase shifting photolithography
JP2638561B2 (ja) 1995-05-10 1997-08-06 株式会社日立製作所 マスク形成方法
US5795685A (en) * 1997-01-14 1998-08-18 International Business Machines Corporation Simple repair method for phase shifting masks
JP3119202B2 (ja) 1997-06-23 2000-12-18 日本電気株式会社 マスクパターン自動発生方法およびマスク

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104199252A (zh) * 2014-09-10 2014-12-10 中国科学院高能物理研究所 一种实现光刻胶微结构的方法
CN109375475A (zh) * 2015-11-30 2019-02-22 株式会社尼康 基板处理方法以及元件制造装置

Also Published As

Publication number Publication date
KR20020060269A (ko) 2002-07-15
CN1191610C (zh) 2005-03-02
KR100475621B1 (ko) 2005-03-15
TW464945B (en) 2001-11-21
JP4009459B2 (ja) 2007-11-14
AU2000226927A1 (en) 2001-09-03
WO2001063653A1 (fr) 2001-08-30
US6811954B1 (en) 2004-11-02

Similar Documents

Publication Publication Date Title
CN1191610C (zh) 半导体集成电路器件、其制造方法和掩模的制作方法
US6413683B1 (en) Method for incorporating sub resolution assist features in a photomask layout
JP3819711B2 (ja) 半導体装置の製造方法
US8418111B2 (en) Method and apparatus for achieving multiple patterning technology compliant design layout
US8631361B2 (en) Integrated circuit design method with dynamic target point
KR100786422B1 (ko) 집적 회로의 패턴 레이아웃, 포토마스크, 반도체 장치의제조 방법, 및 데이터 작성 방법
US7934177B2 (en) Method and system for a pattern layout split
US6074787A (en) Method of making mask pattern utilizing auxiliary pattern forbidden region
US7179584B2 (en) Exposure method and device for forming patterns on printed wiring board
JP5567248B2 (ja) ゲートパターンを形成するための二重露光二重レジスト層プロセス
CN101059649A (zh) 掩模图案生成方法
KR20200050419A (ko) 필러 셀 영역을 갖는 반도체 디바이스, 레이아웃 다이어그램을 생성하는 방법 및 그 시스템
JP4251756B2 (ja) ホトマスク並びに光近接効果補正用データの処理方法及び装置
KR100256832B1 (ko) 전자빔 노광장치용 마스크 데이터 작성방법 및 마스크
JP2010145800A (ja) 位相シフトマスクおよびその製造方法、ならびに集積回路の製造方法
CN1471133A (zh) 图形转印用光掩模的图形布局方法及图形转印用光掩模
Ma et al. Methodologies for layout decomposition and mask optimization: A systematic review
KR100313280B1 (ko) 반도체 장치의 전도배선 마스크 제조방법
JPH1140482A (ja) 荷電粒子ビーム直描データ作成方法および描画方法
CN1218217C (zh) 复杂图案的相移掩膜
CN104020638B (zh) 掩膜板图形的形成方法和光刻及刻蚀方法
KR100630795B1 (ko) 집적 회로의 레벨의 레이아웃을 반도체 기판에 전사하는 방법
JP4402225B2 (ja) パタンデータの作成方法および付加パタン付きフォトマスクの描画方法
CN1797190A (zh) 多透射相位掩模及其制造方法
Ihara et al. Rip-up and reroute based routing algorithm for self-aligned double patterning

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI, LTD.

Effective date: 20121108

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121108

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050302

Termination date: 20160225