CN1924868B - 一种缩小集成电路芯片面积的方法 - Google Patents

Abstract

本发明的集成电路制造中缩小半导体器件面积的方法，利用光学原理和光敏材料的光化学反应理论，在线宽，分辨率，空间频率，光刻设备物理参数一定的情况下，计算图形间距的极限小值，即能够被成像的最小缝隙宽度，利用所述极限小值，对掩膜中图像间距进行缩减，并且优化设计的结构样式，实现在相同工艺水平的基础上减小半导体器件的面积。

Description

一种缩小集成电路芯片面积的方法

技术领域

本发明属于集成电路工艺技术领域，尤其涉及半导体器件掩膜图形优化工艺。

背景技术

伴随集成电路制造工艺的不断进步，线宽的不断缩小，半导体器件的面积正变得越来越小，半导体的布局已经从普通的单一功能分离器件，演变成整合高密度多功能的集成电路；由最初的IC(集成电路)随后到LSI(大规模集成电路)，VLSI(超大规模集成电路)，直至今天的ULSI(特大规模集成电路)，器件的面积进一步缩小，功能更为全面强大。考虑到工艺研发的复杂性，长期性和高昂的成本等等不利因素的制约，如何在现有技术水平的基础上进一步提高器件的集成密度，缩小芯片的面积，在同一枚硅片上尽可能多的得到有效的芯片数，从而提高整体利益，将越来越受到芯片设计者，制造商的重视。

光学的衍射是光通过不透明体边缘、穿过狭缝或从划有平行直线的表面反射时产生偏折和出现一些彼此平行的亮带和暗带。半导体生产中使用的光刻技术主要基于上述原理。当光线通过掩膜版时，由于受到掩膜版图形的影响，使光线发生偏折，根据掩膜版图形的尺寸大小从而产生数量不同的衍射级数，基本的计算工式：

P*Sinα＝n*λ        (公式1)

P是图形的透明区域和不透明部分的宽度的总和；α是衍射角度；λ是光刻机使用的波长；n即是衍射级数。

根据数值孔径，分辨率的概念和计算公式：

NA＝N*Sinα        (公式2)

R＝K1*λ/NA        (公式3)

NA(Numerical Aperture)是光刻机镜头能力的重要表征，数值越高其带来的分辨率R越高，N是折射率，K1是系数因子，与工艺的能力，设备的波长，数值孔径等的基本参数相关。当数值孔径为某个定值时通过公式2可以得到最大捕获衍射角，由此带入公式1得到可以被镜头收集的衍射级数(具体见图7)。收集的衍射级数越多，图形的逼真程度越高，由此得到的空间图像对比度也会大大提高。

空间图像被光敏材料吸收，通过显影成像。光敏材料的成像是光化学催化反应的结果，当最初的空间信号带有的能量被光敏材料吸收后，光敏材料中的PAG光酸生成剂将会产生不同酸性强弱和分子大小的光酸，这些光酸分布在光敏材料被曝光区域内，随着硅片的烘烤受热，它们将获得足够的动能进行扩散运动，并且将作为形成图像的化学放大反应的反应物，产生链式反应，反应产物苯芬类酸性物质与碱性的显影液反应，最终得到图形。在整个光化学反应中，光酸的扩散起到了非常重要的作用，扩散的长度直接决定光敏材料的分辨率，图像的形貌，以及是否能够恰当地把掩膜版上的图形正确的传递下来。

$U\left(x\right)=\underset{-\∞}{\overset{\∞}{\∫}}{I}_0\left(x^{\′}\right)\frac{1}{a\sqrt{2\mathrm{\π}}}{e}^{-\frac{{(x-x^{\′})}^2}{2a^2}}{\mathrm{dx}}^{\′}$

(公式4)

a为扩散长度；I₀为扩散前空间图像强度；U为扩散后空间图像强度；

一般说来，扩散长度越短图像的表现会越好，但由于光化学反应的本质仍然是各向基本同性的化学反应，因此为了发生接下来的链式反应，光酸的数量需要达到并超过一定的阈值，缺少光酸的露光区域即使受到后续的烘烤以及显影液的浸泡，仍然不会成像。

发明内容

本发明的目的在于提供一种一种缩小集成电路芯片面积的方法，在不改变工艺水平的基础上缩小设计版图中的线条图形间的相互距离，从而减小半导体器件的面积。

本发明的技术方案包括以下步骤：

1)确定工艺的基本条件；

2)根据工艺基本条件，实验并模拟光刻工艺的可能表现，以获得一组与图像分辨率、线宽、两线之间距离、空间频率、光刻设备物理参数相关的数学多元方程；

3)在得到多元方程之后，在线宽、分辨率、空间频率、光刻设备物理参数一定的情况下，解出图形间距的极限小值，即能够被成像的最小线宽；其特征在于还包括：

4)利用该极限小值，对掩膜中图像间距进行缩减，即当掩膜图形上存在纵横线条相邻的图案时，在掩膜中使距离横向线条最近的纵横线条中的第一线条在相邻部分向内凹陷，所述第一线条向内凹陷部分的宽度小于成像的最小分辨率，将相邻处的横向线条向纵向第一线条靠拢，并保证所述横向线条向纵向第一线条移动的距离为第一线条向内凹陷部分的宽度。；

本发明集成电路制造中缩小半导体器件面积的方法中，计算图形间距的极限小值的方法，可以使用如下方程：

$\mathrm{Size}=\frac{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}\frac{1}{\sin \left(\frac{\mathrm{\πCD}}{p}\right)}[\frac{{\mathrm{\πe}}^{\frac{2{\mathrm{\π}}^2{\mathrm{\α}}^2}{{\mathrm{\ρ}}^2}}}{2\mathrm{\φ}(1-{\sin }^2\left(\frac{\mathrm{\λ}}{2\mathrm{np}}\right))}-\frac{2(1+\mathrm{\α})}{\mathrm{\π}(1-\mathrm{\α})}\cos \left(\frac{\mathrm{\πCD}}{p}\right)]}{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}},$

其中，σ是光学相干系数，λ是光刻机使用的波长，p是线条图像的线宽与空间的和，α是光敏材料扩散长度，n是衍射级数，CD是图像线宽长度，φ为调用数学库文件函数，σ_in，σ_out为定积分上下限，Size是该图形间距的极限小值。

本发明的有益效果是，由于利用光学原理和光敏材料的光化学反应理论，在线宽，分辨率，空间频率，光刻设备物理参数一定的情况下，计算图形间距的极限小值，并对掩膜中图像间距进行缩减，优化了设计的结构样式，在不改变工艺水平的基础上实现了减小半导体器件的面积，缩小了设计版图中的线条图形间的相互距离。

附图说明

图1是本发明优化的单一横向线条与纵向线条交汇图形的掩膜版示意图；

图2是本发明优化的单一横向线条与纵向线条交汇图形的光刻图形示意图；

图3是本发明优化的直线图形的掩膜版示意图；

图4是本发明优化的直线图形的光刻图形示意图；

图5是本发明优化的多线条横向线条与纵向线条交汇的图形的掩膜版示意图；

图6是本发明优化的多线条横向线条与纵向线条交汇的图形的光刻图形示意图；

图7是本领域熟知的曝光光路图。

标号说明：

1：光刻图形线条    2：硅片下层衬底    3：掩膜版    4：衍射光线    5：数值孔径镜头组    6：硅片    8：掩膜版图形

具体实施方式

现结合附图，对本发明的具体实施方式作进一步的详细说明：

首先，确定工艺的基本条件：光刻机的数值孔径大小(0.2、0.4、0.6、0.8和0.99，该数值孔径应该不小于公式3的计算结果，公式见前)；光源的相干系数(0.3、0.4、0.5、0.6、0.7、0.8和0.9)；光敏材料由酮类，醚类，烷烃类有机溶剂和感光交联树脂构成，分子量在10,000到150,000之间的光敏材料的膜厚(100纳米、400纳米、800纳米和10000纳米)，烘烤温度60℃、150℃、200℃和250℃，烘烤时间为10s、40s、80s和120s。

其次，根据工艺基本条件，实验并模拟光刻工艺的可能表现，得到一组与图像分辨率，线宽，两线之间距离，空间频率，光刻设备物理参数相关的数学多元方程，例如：

$\mathrm{Size}=\frac{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}\frac{1}{\sin \left(\frac{\mathrm{\πCD}}{p}\right)}[\frac{{\mathrm{\πe}}^{\frac{2{\mathrm{\π}}^2{\mathrm{\α}}^2}{{\mathrm{\ρ}}^2}}}{2\mathrm{\φ}(1-{\sin }^2\left(\frac{\mathrm{\λ}}{2\mathrm{np}}\right))}-\frac{2(1+\mathrm{\α})}{\mathrm{\π}(1-\mathrm{\α})}\cos \left(\frac{\mathrm{\πCD}}{p}\right)]}{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}},$

其中，σ是光学相干系数，λ是光刻机使用的波长，p是线条图像的线宽与空间的和，α是光敏材料扩散长度，n是衍射级数，CD是图像线宽长度，φ为调用数学库文件函数，σ_in，σ_out为定积分上下限，Size是该图形间距的极限小值。

实际也可能采用其他多种方程进行计算。

再次，在得到多元方程之后，该方程在线宽，分辨率，空间频率，光刻设备物理参数一定的情况下，解出图形间距的极限小值，即能够被成像的最小缝隙宽度。

再次，利用该极限小值，对掩膜中图像间距进行缩减。

如图1和图2所示，对掩膜中图像间距进行缩减的方法表现为单边凹陷的情况：当掩膜图形中存在纵横线条相邻时，使该掩膜中纵横两条线，离横向线条最近的纵向第一线条在与横向线条相邻的部分向内凹陷，将相邻处的横向线条向第一线条靠拢，并且使该横向线条向纵向第一线条移动的间距等于纵向线条的向内的凹陷，同时该第一线条向内凹陷部分的线宽A小于能够成像的最小线宽，正因如此，图1中掩膜图形里向内凹陷的部分在图2光刻图中并未表现出凹陷，相反，由于凹陷造成的掩膜图形上断开的若干线条在光刻图中都已呈现完整和连续的形状，从而明显地可减小器件的面积。同理，图5和图6都有相同的方法和效果。

如图3所示，实际上是对图1的另一种变形，即不仅对掩膜图形进行双边凹陷处理，处理过程和图1图2一样，而且还在掩膜中将直线图形断开，该断开宽度B小于该图形分辨率的极限小值。其光刻图形如图4所示，尽管图3中掩膜图形8中有一组纵向直线是被断开的，但不仅双边分别凹陷距离A也和图1，图2一样，即使该横向线条向纵向第一线条移动的间距等于纵向线条的向内的凹陷小于能够成像的最小线宽，而且断开宽度B小于该图形分辨率的极限小值，所以在光刻图形上并不显示出相应的断开形状，相反，显现出的是若干条完整的直线，因而达到了减小器件面积的作用；如果断开宽度大于图形间距的极限小值，则图3中掩膜图形8中有一组纵向直线将在图4中显现出断开状态。因此可以对与其交错的线条的间距进行缩减，在最终优化设计的结构样式时缩小器件面积。

图5、图6只是多线条横向线条与纵向线条交汇的情况，但具体步骤与上述单边或双边凹陷情况一样。

图7是利用本发明所述方法在进行半导体生产制造时所必须经历的的曝光光路图，衍射光线4从掩膜板3穿过，再经过数值孔径镜头组5及其他镜头，到达硅片6上，从而达到曝光目的。

优化设计的结构样式，实现在相同工艺水平的基础上减小半导体器件的面积，完成本发明的集成电路制造中缩小半导体器件面积的方法。

虽然已公开了本发明的优选实施例，但本领域技术人员将会意识到，在不背离权利要求书中公开的本发明的范围和省去隔直电容精神的情况下，任何各种修改、添加和替换均属于本发明的保护范围。

Claims (5)

1.一种缩小集成电路芯片面积的方法，包括以下步骤：

1)确定工艺的基本条件；

2)根据工艺基本条件，实验并模拟光刻工艺的可能表现，以获得一组与图像分辨率、线宽、两线之间距离、空间频率、光刻设备物理参数相关的数学多元方程，用以计算图形间距的极小值，所述数学多元方程为：

$\mathrm{Size}=\frac{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}\frac{1}{\sin \left(\frac{\mathrm{\πCD}}{p}\right)}[\frac{\mathrm{\π}{e}^{\frac{2{\mathrm{\π}}^2{\mathrm{\α}}^2}{p^2}}}{2\mathrm{\φ}(1-{\sin }^2\left(\frac{\mathrm{\λ}}{2\mathrm{np}}\right))}-\frac{2(1+\mathrm{\α})}{\mathrm{\π}(1-\mathrm{\α})}\cos \left(\frac{\mathrm{\πCD}}{p}\right)]}{\underset{{\mathrm{\σ}}_{\mathrm{in}}}{\overset{{\mathrm{\σ}}_{\mathrm{out}}}{\∫}}\mathrm{\σd\σ}}$

其中，σ是光学相干系数，λ是光刻机使用的波长，p是线条图像的线宽与空间的和，α是光敏材料扩散长度，n是衍射级数，CD是图像线宽长度，φ为调用数学库文件函数，σ_in，σ_out为定积分上下限，Size是该图形间距的极限小值；

3)在得到多元方程之后，在线宽、分辨率、空间频率、光刻设备物理参数一定的情况下，解出图形间距的极限小值，即能够被成像的最小线宽；

4)利用该极限小值，对掩膜中图像间距进行缩减，即当掩膜图形上存在纵横线条相邻的图案时，在掩膜中，使距离横向线条最近的纵横线条中的纵向第一线条在与横向线条的相邻部分向内凹陷，所述纵向第一线条向内凹陷部分的宽度小于成像的最小线宽，将相邻处的横向线条向纵向第一线条靠拢，并保证所述横向线条向纵向第一线条移动的距离为纵向第一线条向内凹陷部分的宽度。

2.如权利要求1所述的一种缩小集成电路芯片面积的方法，其特征在于：所述第4步包括对掩膜图形的单边凹陷或双边凹陷。

3.如权利要求2所述的一种缩小集成电路芯片面积的方法，其特征在于：当双边凹陷时，可将整个直线图形断开，断开宽度小于该图形分辨率的极限小值。

4.如权利要求1所述的一种缩小集成电路芯片面积的方法，其特征在于：步骤1的工艺条件包括光刻机的数值孔径大小、光源的相干系数、光敏材料、光敏材料的膜厚、烘烤温度和烘烤时间。

5.如权利要求4所述的一种缩小集成电路芯片面积的方法，其特征在于：所述光刻机的数值孔径大小为0.2、0.4、0.6、0.8和0.99之一，光源的相干系数为0.3、0.4、0.5、0.6、0.7、0.8和0.9之一；光敏材料由酮类、醚类、烷烃类有机溶剂和感光交联树脂构成；对于光敏材料分子量在10,000到150,000之间的光敏材料的膜厚，即100纳米、400纳米、800纳米和10000纳米的膜厚，相应的烘烤温度为60℃、150℃、200℃和250℃，相应的烘烤时间为10秒、40秒、80秒和120秒。

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