CN1404146A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。该半导体器件虽采用0.13μm以下的设计规则，但仍具有在邻接布线层之间的优良填充性的层间绝缘层。半导体器件(100)具有在基板(10)上配置了指定图案的布线层(12)和覆盖布线层(12)的层间绝缘层(20)。层间绝缘层(20)具有在基板(10)上用指定图案配置的应力减轻绝缘层(22)和覆盖布线层(12)及应力减轻绝缘层(22)并由流态化绝缘体形成的平坦化绝缘层(26)。层间绝缘层(22)还包括基板绝缘层(24)和罩绝缘层(28)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。尤其涉及一种具有层间绝缘层的半导体器件及其制造方法，其中，即使布线层之间间隙很小，该绝缘层亦可良好地填充于其间。
技术背景
在诸如大规模集成电路(LSI)的半导体器件中，伴随着元件的小型化，高密度化及多层化，其布线层宽度变小，层间间隔变小。例如在0.13μm代设计规则中，金属布线层的最小线宽为0.2μm，最小间隔为0.22μm。在这样狭窄的空间布线层之间，如果用CVD法进行氧化硅填充，由于布线层的间隔狭窄，会导致填充的氧化硅层出现空隙，从而造成填充不良的后果。
把溶解在有机溶剂中的绝缘材料旋转涂敷在晶片上，并通过以后的热处理硬化，便可生成被称作旋涂沉积薄膜(Spin OnGlass，简称SOG)的涂敷氧化硅。由于流动性好，这样的SOG填充性能良好。但在进行所谓“固化”的热硬化处理后，当有机溶剂蒸发时，SOG层会发生收缩现象。
本发明的发明人确认，在例如0.13μm代的设计规则中，当把SOG层用作层间绝缘层时，由于SOG层的收缩，对布线层在厚度方向施加压力，对于铝金属之类的布线层来说容易产生变形。而在布线层变形后，布线的可靠性和抗迁移性通常会降低。此外，具有孤立图案的布线层尤其容易发生变形。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，即使采用0.13μm以下的设计规则，该半导体器件仍可在邻近布线层之间形成具有优良填充性能的层间绝缘层。
本发明的半导体器件包括在基板上根据指定图案配置的布线层和覆盖该布线层的层间绝缘层。其中，该层间绝缘层包括一个在该基板上根据指定图案配置的应力减轻绝缘层和一个覆盖了该布线层和该应力减轻绝缘层并由流态化绝缘体形成的平坦化绝缘层。
本发明的半导体器件具有一个在布线层之间具有指定图案的应力减轻绝缘层。因此，即使填充在布线层之间的平坦化绝缘层对布线层有压力，其压力也被应力减轻绝缘层所吸收。其结果，作用在布线层上的压力能够相对变小，能够防止由于压力造成的布线层的变形。该应力减轻绝缘层主要以能够减轻由该平坦化绝缘层所造成的对该布线层的压力的方式设置。本发明优选适用于由于容易受压力变形的金属所形成的布线层。
该平坦化绝缘层是由涂敷法或CVD法所生成的氧化硅层或其它低介电常数绝缘层所构成。这里所谓“低介电常数绝缘层”，通常是指其比介电常数值在3.0以下的绝缘层。
该应力减轻绝缘层优选比这些平坦化绝缘层具有更高的精密度和更大的机械强度，例如，由CVD法所生成的氧化硅层构成。还有，该应力减轻绝缘层至少可以配置在疏图案区域。同在密图案区域的布线层相比，疏图案区域布线层更易受平坦化绝缘层压力的影响，因而有必要设应力减轻绝缘层。在此，所谓“密图案区域”是指布线密度大的区域，例如根据设计规则的最小间距配置布线。“疏图案区域”是指布线孤立存在的区域或布线密度比上述密图案区域小的区域。另外，本发明中的“设计规则”符合国际半导体技术发展指南(ITRS)2000中所明确记载的各种设计规则。
根据应用的设计规则，该应力减轻绝缘层可在形成该应力减轻绝缘层后的布线层有最小线宽及最小间隔。另外，为了防止化学机械研磨(CMP)中发生的凹状扭曲，该应力减轻绝缘层，能够设置与所谓虚拟图案不相同的图案。
再有，形成比上述布线层高的应力减轻绝缘层，其上表面能够处在高于该布线层上表面的位置上。由于该应力减轻绝缘层的高度比上述布线层高，该平坦化绝缘层的压力优先作用于该应力减轻绝缘层，因而能够减小该平坦化绝缘层对该布线层的压力的影响。
该层间绝缘层还包含在该布线层及该应力减轻绝缘层的上面形成的基板绝缘层和所述平坦化绝缘层上面形成的罩绝缘层。
本发明的半导体器件制造方法包括在基板上配置布线层和覆盖该布线层的层间绝缘层的制造方法。该方法包括以下步骤：
在该基板上按指定图案形成上述布线层的步骤和形成前述层间绝缘层的步骤。该层间绝缘层的形成步骤包括：
在该基板上按指定图案形成应力减轻绝缘层步骤和覆盖了该布线层及该应力减轻绝缘层并由流态化绝缘体形成平坦化绝缘层步骤。
形成该平坦化绝缘层的步骤可采用涂敷法或流态化CVD法进行。
形成该应力减轻绝缘层步骤是在覆盖了前述布线层的上述基板上用CVD法沉积后形成图案步骤。
形成上述层间绝缘层步骤还包括有在该布线层和该应力减轻绝缘层上形成基板绝缘层步骤和在该平坦绝缘层上形成罩绝缘层。
附图说明
图1示出了根据本发明实施例的半导体器件制造方法按步骤的剖面图。
图2示出了根据本发明实施例的半导体器件制造方法按步骤的剖面图。
图3示出了根据本发明实施例的半导体器件制造方法按步骤的剖面图。
图4示出了根据本发明实施例的半导体器件的剖面图。
图5示出了根据本发明实施例的半导体器件的平面图。
具体实施方式
下面参照附图说明本发明的实施例。器件
首先，对本实施例的半导体器件进行说明。图4所示为有关本实施例的半导体器件100主要部分的模式剖面图，图5所示为半导体器件100的一部分层的模式平面图。
半导体器件100包括一个基板10，形成在基板10上的布线层12(12a，12b)，以及一个以覆盖该布线层12的方式形成的层间绝缘层20。此处所谓“基板”，表示在一个层间绝缘层20的下面的结构。例如，当该层间绝缘层20为第二层的层间绝缘层时，基板10(未示出)由半导体衬底，在此半导体衬底上所形成的元件分离区域、半导体元件(如MOSFET)及布线层，和第一层层间绝缘层所构成。本发明所适用的层间绝缘层20，可以是处于任何位置的层间绝缘层，特别的，优选是一个用于覆盖金属布线的层间绝缘层。
图4及图5的示例中，示出了密图案区域14a的布线层12a和疏图案区域14b的布线层12b。布线层12a、12b，可以用如铝、铝合金、铜和铜合金等为主的金属材料构成。
覆盖布线层12的层间绝缘层20，包括应力减轻绝缘层22、基板绝缘层24、平坦化绝缘层26及罩绝缘层28。
具有指定图案的应力减轻绝缘层22被配置在布线层12之间的基板10上。不必将该应力减轻绝缘层22的图案限定为一特定图案，如图5所示，该图案可以是连续的，也可以由以不连续方式设置的块状绝缘层构成。如图5所示，考虑到减轻应力的功能，应力减轻绝缘层22优选至少在布线层12的延伸方向(长度方向)上连续。通过这样的配置应力减轻绝缘层22能够均匀的吸收应力。
应力减轻绝缘层22，至少在疏图案区域14b上形成。换言之，通过在布线层12之间配置应力减轻绝缘层22，以抑制平坦化绝缘层26的压力对布线层12的影响，并防止布线层12变形。另外应力减轻绝缘层22能够在所用设计规则中的布线层最小间隔和最小线宽下形成。例如，根据0.13μm代的设计规则，金属布线层的最小线宽为0.20μm，最小间隔为0.22μm。根据这一规则形成该应力减轻绝缘层22，能够形成微细图案的应力减轻绝缘层，该应力减轻层能够把平坦化绝缘层26的压力对布线层12的影响抑制到最小。
本发明的应力减轻层，同该虚拟图案主要有以下方面的不同。其中该虚拟图案是为了改善CMP处理的平坦化而形成的。因为虚拟图案是为提高衬底的全面平坦度，提高CMP的衬底的整体均匀性而形成的。所以，这样的虚拟图案需要在晶片的整个表面上有规律地配置。相反，本发明的应力减轻绝缘层能够设置在任何特定区域，实现上述应力减轻功能，也可不在晶片的整个表面上有规律地配置。
应力减轻绝缘层22，能够用如SiH4-O2系的常压CVD、SiH4-N2O系CVD，TEOS-O2系的等离子CVD、SiH4-O2系的高密度等离子CVD等CVD法得到的氧化硅层所形成。各CVD法中所用气体种类，不限定上述几种，能够使用其它各种气体。另外，为了提高填充性，在这些气体种类中可以导入氟化物。
再有，如图4所示，应力减轻绝缘层22优选同布线层12的高度H相同或者比布线层的高度还高。当应力减轻绝缘层22的高度由于比布线层12的高度高时，平坦化绝缘层26的压力优先作用于应力减轻绝缘层22，因此，由该平坦化绝缘层26的压力造成的对该布线层12影响能得到进一步减少。具体来说，考虑到上述减轻平坦化绝缘层26的压力，该应力减轻绝缘层22的突出高度(从布线层12的上表面到应力减轻绝缘层22的上表面的高度h)可设定如下：若布线层12的高度为H，则0≤h≤H/2。若应力减轻绝缘层22的突出高度超过H/2，布线层12和应力减轻绝缘层22的间隙变大，或者同应力减轻绝缘层22邻接的应力减轻绝缘层22的空间的长宽比变大，使平坦化绝缘层26产生填充性能不良。
另外，该应力减轻绝缘层22除具有减轻上述平坦化绝缘层26的压力的功能外，还具有和虚拟图案相同的功能，用于防止在CMP处理中出现被称作凹状扭曲研磨不良。根据需要，如图5所示，提供了用于CMP过程的虚拟图案30，其图案和该应力减轻绝缘层22的图案不同。在这种情况下，虚拟图案30与应力减轻绝缘层26的绝缘材料相同，或也可与布线层12材料相同。考虑到布线层的短路和布线电容等因素，虚拟图案优选由具有同应力减轻绝缘层26相同材料的绝缘层构成。在这种情况下，虚拟图案30能够采用与形成应力减轻绝缘层22相同的工艺形成。在本图例中，虚拟图案30具有比应力减轻层22更大的宽度，例如，它们具有2.0μm尺寸的矩形的图案，并被规则配置。
该基板绝缘层24是为避免布线层12和平坦化绝缘层26直接接触而形成的层。下文将详述的平坦化绝缘层26通常具有多孔构造，吸湿性也高。因此，当该平坦化绝缘层26在与布线层12直接接触时，布线层12被腐蚀，由于层间绝缘层自身强度弱，所以层间绝缘层上往往产生裂纹。为了避免这些问题，基板绝缘层24通常可以由致密的、机械强度大的硅氧化层构成。与应力减轻绝缘层22相同，该硅氧化层能通过常压CVD，等离子CVD，高密度等离子CVD等CVD法得到。另外，基板绝缘层24具有能提供上述功能程度的厚度，例如，10～50nm。
平坦化绝缘层26由段差覆盖性好的流态化绝缘体构成。这一流态化绝缘体大致区分为由涂敷法所得到的SOG，由流态化CVD所得到的氧化硅。平坦化绝缘层26的材料可由SOG也可由流态化CVD法生成的氧化硅，但优选使用SOG，因为，SOG可使用相对简单的设备成膜，经济可取。
对于使用SOG还是使用流态化CVD法生成氧化硅没有特别的限制，可以是通常使用的任何一种。
SOG是通过把绝缘膜材料溶解到有机溶剂里，而后旋转涂敷到晶片上，最后通过涂敷后的热处理工艺形成。一般热处理工艺包括称作“烘焙”的用于去掉溶剂的热处理工艺，以及被称作“固化”的用于热硬化的热处理工艺。SOG通常分为无机SOG和有机SOG。无机SOG包括硅酸盐类、烷氧基硅烷类及聚硅氮烷类。
在流态化CVD中，流态化反应介质沉积在基板上，然后使用热处理或类似程序把反应介质变成完整的氧化膜。这样的流态化CVD方法有以下几种已知方法：
(a)TEOS和O3热CVD(温度：大约400℃程度)
(b)Si(CH3)4和O2的等离子体反应(衬底温度：-20～-40℃)
(c)TEOS和H2O的等离子体反应(衬底温度：60～120℃)
(d)SiH4和O2的等离子体反应(衬底温度：-80°以下)
(e)SiH4和H2O2减压下的热处理反应(衬底温度：0°附近)
关于由流态化绝缘体所形成的平坦化绝缘层26，该层在基板上形成，在SOG过程中是流态化，在流态化CVD中是流态化反应介质的状态，因此具有非常好的段差覆盖性。其结果能够形成具有良好填充性的绝缘层，例如：按照0.13μm代以下的设计规则配置的密图案区域14a的布线层12a，在12a之间不产生空隙。另外，不仅在布线层12之间的空隙，在布线层12和应力减轻绝缘层22之间的空隙或应力减轻绝缘层22之间的空隙也能形成具有优良填充性的绝缘层。
由于上述与基板绝缘层24相同的原因，罩绝缘层28形成于平坦化绝缘层26上。当层间绝缘层20采用CMP法平坦化时，罩绝缘层28考虑用CMP法的研磨厚度成膜。另外，罩绝缘层28的成膜方法和材料能够选用与基板绝缘层24同样的方法和材料成膜。
根据本发明的半导体器件，具有以下使用效果。
本发明实施例的半导体器件100包括在布线层12之间特别是在疏图案区域14b中具有指定图案的应力减轻绝缘层22。因此，即使填充在布线层12之间的平坦化绝缘层26对布线层12有压力，但此压力被应力减轻层22吸收。其结果是把作用于布线层12上的压力相对地变小，防止由于压力造成布线层12的变形。例如，当根据0.13μm代以下的设计规则形成布线层时，布线最小间隔即使是0.18～0.22μm，也不会产生由于平坦化绝缘层26的压力所造成的布线层的变形或断裂。
对于本发明的实施例的半导体器件100，由于配置在布线层12之间的应力减轻绝缘层22是由氧化硅层等的绝缘层所构成，即使在布线层12之间窄间距配置也不会产生短路问题。再有，由于应力减轻绝缘层22不是由金属等导体构成，不会导致布线电容的增大，因此几乎不会导致电信号的传送延迟。
对于本实施例的半导体器件100，即使用难以得到大机械强度的平坦化绝缘层26，在某个密度下，应力减轻绝缘层22存在于平坦化绝缘层26中，由于其收缩力(对布线层12及应力减轻绝缘层22来说为压力)被吸收，在平坦化绝缘层26上不产生裂纹。
还有，应力减轻绝缘层22能够起到防止被CMP过程中称作凹状扭曲的研磨不良的虚拟图案的作用。制造方法
下面就图4及图5所示半导体器件100的制造方法举例进行说明。图1～图3示出了该制造方法的按步骤的剖面图。
(a)如图1所示，在基板10上形成由金属或类似物组成的导电层。然后，使用一般采用的平版印刷及蚀刻形成导电层图案，然后形成布线层12。图1所示示例中，密图案区域14a中的布线层12示为“12a”，疏图案区域14b中的布线层12示为“12b”。上边已经阐述了构成导电层的金属，在此不再赘述。
然后，用CVD法在基板10的整个表面形成氧化硅层240。氧化硅层240是在至少完全覆盖了布线层12的情况下形成。关于CVD法可以使用已经叙述过的常压CVD、等离子CVD、高密度等离子CVD等。然而，即使氧化硅层240是通过填充性好的高密度等离子CVD形成时，布线层用最小间隔形成的布线层12a和布线层12a之间仍很容易形成空隙250。
然后，在氧化硅层240的上面，用已知的方法形成指定图案的抗蚀层R10。
(b)接着，如图2所示，抗蚀层R10作为掩膜，通过把图1所示的氧化硅层240蚀刻，形成应力减轻绝缘层22。这时，由于将用最小间隔配置的布线层12a，12b间的氧化硅层除去，结果，消除了如图1所示空隙250。
然后，用已知的灰化方法除去抗蚀层R10。
上面已经阐述了应力减轻绝缘层22的图案，在此不再赘述。
(c)然后，如图3所示，在布线层12(12a，12b)以及应力减轻层22形成在基板10的整个表面上形成基板绝缘层24。然后，在基板绝缘层24上形成由流态化绝缘体构成的平坦化绝缘层26。平坦化绝缘层26至少覆盖基板绝缘层24，并填充于布线层12之间，布线层12和应力减轻绝缘层22之间，以及应力减轻绝缘层22之间。
(d)然后，如图4所示，在平坦化绝缘层26的整个表面上形成罩绝缘层28。该罩绝缘层28充分填满平坦化绝缘层26表面的凹凸。必要的话可补充由于使用CMP处理研磨掉的厚度。图4示例，示出了罩绝缘层28经过CMP加工后其顶部表面被平坦化的状态。
以上描述了本发明的实施例。但是，本发明不局限于此，在本发明要旨范围内，可以做各种修改。例如本发明也适用于使用SOG或使用流态化CVD法形成的低介电常数绝缘层作为层间绝缘层的场合。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
标号说明
10              基板
12，12a，12b    布线层
14a             密图案区域
14b             疏图案区域
20              层间绝缘层
22              应力减轻绝缘层
24              基板绝缘层26                平坦化绝缘层28                罩绝缘层30                虚拟图案100               半导体器件

Claims (13)

1.一种半导体器件，所述器件包括按指定图案在基板上配置的布线层和覆盖了所述布线层的层间绝缘层，
其中，所述层间绝缘层包括：
一个应力减轻绝缘层，所述应力减轻绝缘层按照所述基板上的指定图案配置，以及
一个平坦化绝缘层，所述平坦化绝缘层覆盖了所述布线层和所述应力减轻绝缘层，并由流态化绝缘体形成。
2.根据权利要求1所述的半导体器件，其中，所述平坦化绝缘层是用涂敷法形成的氧化硅层或其它低介电常数绝缘层。
3.根据权利要求1所述的半导体器件，其中，所述平坦化绝缘层是用流态化CVD(化学气相沉积)法形成的氧化硅层或其它低介电常数的绝缘层。
4.根据权利要求1至3中任一项所述的半导体器件，其中，所述应力减轻绝缘层是用CVD法形成的氧化硅层。
5.根据权利要求1至4中任一项所述的半导体器件，其中，至少在疏图案区域配置所述应力减轻绝缘层。
6.根据权利要求1至5中任一项所述的半导体器件，其中，所述应力减轻绝缘层采用设计规则中布线层的最小线宽及最小间隔。
7.根据权利要求1至6中任一项所述的半导体器件，其中，所述应力减轻绝缘层比所述布线层高，所述应力减轻绝缘层的上表面处于比所述布线层上表面高的位置。
8.根据权利要求1至7中任一项所述的半导体器件，其中，所述层间绝缘层还包括一个在所述布线层和所述应力减轻层上形成的基板绝缘层，以及一个在所述平坦化绝缘层上形成的罩绝缘层。
9.一种用于制造半导体器件的方法，包括在基板上配置布线层和覆盖所述布线层的层间绝缘层，所述半导体器件的制造方法包括：
在所述基板上，按指定图案形成所述布线层的步骤，以及
形成所述层间绝缘层的步骤，所述步骤包括：
根据指定图案在所述基板上形成应力减轻绝缘层的步骤，以及
为了覆盖所述布线层和所述应力减轻绝缘层由流态化绝缘体形成平坦化绝缘层的步骤。
10.根据权利要求9所述的半导体器件的制造方法，其中，形成所述平坦化绝缘层的步骤采用涂敷法进行。
11.根据权利要求9所述的半导体器件的制造方法，其中，形成所述平坦化绝缘层的步骤采用流态化CVD法进行。
12.根据权利要求9至11中任一项所述的半导体器件的制造方法，其中，形成所述应力减轻绝缘层的步骤包括在所述基板上采用CVD法沉积绝缘层以覆盖所述布线层的步骤，然后形成所述绝缘层的图案的步骤。
13.根据权利要求9至12中任一项所述的半导体器件的制造方法，其中，形成所述层间绝缘层的步骤还包括，在所述布线层和所述应力减轻绝缘层上形成基板绝缘层的步骤和在所述平坦绝缘层上形成罩绝缘层的步骤。
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