CN1368737A - 半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法 - Google Patents

半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法 Download PDF

Info

Publication number
CN1368737A
CN1368737A CN01143545A CN01143545A CN1368737A CN 1368737 A CN1368737 A CN 1368737A CN 01143545 A CN01143545 A CN 01143545A CN 01143545 A CN01143545 A CN 01143545A CN 1368737 A CN1368737 A CN 1368737A
Authority
CN
China
Prior art keywords
memory cell
columns
cell array
data
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01143545A
Other languages
English (en)
Other versions
CN1210722C (zh
Inventor
中野裕文
宫西笃史
森实静生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1368737A publication Critical patent/CN1368737A/zh
Application granted granted Critical
Publication of CN1210722C publication Critical patent/CN1210722C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明的课题是提供不论通常工作用的位宽如何可以改变试验工作用的位宽的半导体存储电路装置及其检查方法。在半导体芯片的存储器芯内具有由行数和列数之积的存储单元数构成的存储单元阵列1、1位的输入输出线与存储单元阵列1的通常工作用的在存储器芯内形成的存储单元阵列1预先设定的列数即4列、8列或2列对应的输入输出电路和存储单元阵列1的试验工作用的在存储器芯内形成的不论与通常工作时的输入输出电路的1位的输入线或输出线或输入输出线对应的列数如何而1位的输入输出线都与存储单元阵列1的恒定的列数即2列对应的检查电路。

Description

半导体数据存储电路装置及其检查方法以及 替换该装置中有缺陷单元的方法
[发明的详细说明]
[发明所属的技术领域]
本发明涉及半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法。
图19是表示作为现有的半导体数据存储电路装置的一例的装设了SRAM芯的系统LSI的结构的框图，图中，101是半导体芯片，102是端子(焊区)，103是存储器芯(RAM芯)，104是逻辑电路，105是有选择地切换逻辑电路104和试验工作用的端子202的切换电路。
图20是表示图19中的存储器芯103的结构的框图，图中，106是由8个行数与16个列数之积的存储单元数构成的存储单元阵列，106a是8×16＝128个存储单元(以下，称为「单元」)，106b是16条位线，106c是8条字线，107是行译码器，108是预充电电路，109和110是列译码器，111是每2列的8个2对1的多路转换器，112是每4列的4个2对1的信号分离器，113是每4列的4个2对1的多路转换器，114是每2列的8个读出放大器，115是每2列的8个写入驱动器，116是每4列的4个输入缓冲器，117是每4列的4个输出缓冲器，D0～D3是每4列的4个数据输入管脚，Q0～Q3是每4列的4个数据输出管脚。
即，图20的存储单元阵列106是8行×16列的单元结构，同时，输入输出数据的每1位对应4列，所以，成为32字×4位的结构。
下面，说明其工作。
如果由输入行译码器107的行地址指定了行、由输入列译码器109和110的列地址指定了列，则在写入模式时，数据输入管脚D0～D3的数据经过输入缓冲器116、信号分离器112、写入驱动器115以及多路转换器111写入指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器111、读出放大器114、多路转换器113以及输出缓冲器117，从数据输出管脚Q0～Q3读出。
图21是表示图19的存储器芯103内包含检查电路时的内部结构的框图，图中，118是每4列的4个2对1的多路转换器，119是每4列的4个2对1的信号分离器，120是控制器，121a及121b是列地址选择器，122是行地址选择器，TD0～TD3是试验数据输入管脚，TQ0～TQ3是试验数据输出管脚。其他结构和图20的结构相同，用相同的符号表示。
下面，说明图21的工作。
输入到控制器120的工作模式切换信号是通常工作模式时，各多路转换器118与数据输入管脚D0～D3连接，列地址选择器121a及121b选择列地址，行地址选择器122选择行地址。这时，和上述图20的工作相同。
另一方面，输入到控制器120的工作模式切换信号是试验工作模式时，各多路转换器118与试验数据输入管脚TD0～TD3连接，列地址选择器121a及121b选择试验列地址，行地址选择器122选择试验行地址。
这时，由输入到行译码器107的试验行地址指定行，由输入到列译码器109和110的试验列地址指定列。在写入模式时，试验数据输入管脚TD0～TD3的数据经过输入缓冲器116、多路转换器118、信号分离器112、写入驱动器115和多路转换器111写入指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器111、读出放大器114、多路转换器113、信号分离器119和输出缓冲器117从试验数据输出管脚TQ0～TQ3读出。
即，在图21的试验工作模式中，和通常工作模式时一样，是8行×16列的单元结构，同时，输入输出试验数据的每1位对应4列，所以，成为32字×4位的结构。因此，根据32字×4位用的检查程序进行制造时工作的检查。
[发明所要解决的课题]
现有的半导体数据存储电路装置的芯片具有以上所述的结构，所以，在通常工作用的输入输出管脚多时，难于确保试验工作用的输入输出管脚，这就是本发明所要解决的课题。
另外，还要解决这样的课题：在通常工作用的数据输入输出电路的1位对应多个列数时，试验工作时间将延长，从而制造成本提高。
另外，还要解决这样的课题：对于每个位/字结构的不同存储器芯，必须作成不同的检查程序，开发成本提高，同时不能实现有效的试验工作。
例如，即使存储单元阵列是由相同的8行×8列构成的64单元结构时，在字·位结构为16字×4位、32字×2位和64字×1位时，相同的第0位、第10个地址的单元有缺陷时，如图22(1)、(2)、(3)所示，有缺陷单元的物理位置不同，所以，需要与存储单元阵列的字·位结构相应的检查算法，用于替换该有缺陷单元的有缺陷单元的替换方法也必须根据存储单元阵列的字·位结构进行研究。
另外，还要解决这样的课题：在相同的芯片上存在行数和列数不同的多个存储器芯时，为了1个芯片制造时的工作试验，需要多个检查程序，从而开发成本(检查成本)提高。
另外，还要解决这样的课题：在相同的芯片上存在行数和列数不同的多个存储器芯并且存在类型不同的存储器芯时，为了1个芯片制造时的工作试验，需要极多的检查程序，从而开发成本(检查成本)大大提高。
另外，还要解决这样的课题：现有的半导体数据存储电路装置的芯片具有以上所述的结构，所以，将用于替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时，无法在预备存储单元阵列的替换前进行试验。
另外，还要解决这样的课题：在存储单元阵列的单元的缺陷是由工作速度引起时，不能保证用于替换该有缺陷单元的预备存储单元阵列可以消除缺陷。
另外，还要解决这样的课题：在相同的芯片上存在行数和列数不同的多个存储单元阵列时，将用于对各个存储单元阵列替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时，从检查到替换的处理非常繁杂，从而效率降低。
本发明就是考虑了上述课题而提出的，目的在提供减少了制造时工作试验的输入输出管脚的半导体数据存储电路装置及其检查方法。
另外，本发明的目的在于，提供缩短了制造时工作试验时间的半导体数据存储电路装置及其检查方法。
另外，本发明的目的在于，提供即使位/字结构不同时也可以用相同的检查程序进行试验的半导体数据存储电路装置及其检查方法。
另外，本发明的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储器芯时也可以用共同的检查程序进行试验的半导体数据存储电路装置及其检查方法。
另外，本发明的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储器芯并且存在类型不同的存储器芯时对于各类型都可以用共同的检查程序进行试验的半导体数据存储电路装置及其检查方法。
另外，本发明的目的在于，提供将用于替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时也可以有效地进行有缺陷单元的替换的半导体数据存储电路装置及该有缺陷单元的替换方法。
另外，本发明的目的在于，提供在相同的芯片上存在行数和列数不同的多个存储单元阵列时将用于对各个存储单元阵列替换有缺陷单元的预备存储单元阵列设置在相同的存储器芯内时可以统一而有效地进行从检查到替换的处理的半导体数据存储电路装置及其有缺陷单元替换方法。
[解决课题用的方法]
按照本发明，在半导体芯片的存储器芯内，具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路以及用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路。
按照本发明，是一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置，在各自的存储器芯中，具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路以及配置在各自的存储器芯内的用于该存储器芯的存储单元阵列的制造时检查的、不论与上述通常工作用数据输入输出电路的1位数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路。
按照本发明，存储单元阵列的行数和列数在多个存储器芯中是相同的，各自的存储器芯的存储单元阵列预先设定的任意的列数可以与其他存储器芯的存储单元阵列预先设定的任意的列数不同。
按照本发明，各自的存储单元阵列的行数和列数的组合可以与其他存储器芯的存储单元阵列的行数和列数的组合不同。
按照本发明，可以具有设置在各自的存储器芯内的、由与该存储器芯的存储单元阵列的任意列的有缺陷存储单元替换用而设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列。
按照本发明，存储器芯分为多个类型，按各自的存储器芯的类型，各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同，对各自的存储器芯的每一类型，数据输入线或数据输出线或试验数据输入输出线在数据输入输出电路中按上述存储器芯的存储单元阵列预先设定的任意的列数配置的、对各自的存储器芯的每一类型，不论与通常工作用数据输入输出电路的1位的试验数据输入线或试验数据输出线或试验数据输入输出线对应的列数如何，1位的输入线或输出线或输入输出线在检查电路中都可以与对存储器芯共同的上述存储单元阵列的某一恒定的列数对应。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列、与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路以及按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。
这样，就可以进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，在进行替换前可以对预备存储单元阵列进行制造时的工作试验。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列、与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路以及按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路。
按照本发明，提供一种半导体数据存储电路装置的检查方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位数据对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路以及准备配置在上述存储器芯内的与各自的1位数据对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路，为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查。
按照本发明，提供一种半导体数据存储电路装置的检查方法，准备在半导体芯片的多个存储器芯的每一个内配置的各自的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路以及准备配置在各自的存储器芯内的不论与上述通常工作用数据输入输出电路的1位的每1条数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路，为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线在各自的存储器芯内进行存储单元阵列的工作的检查。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、准备配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路以及准备配置在上述存储器芯内的由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、准备配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、准备配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及准备与上述存储单元阵列直接连接的切换上述存储单元阵列的列的第1切换电路，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路、准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按比第1指定列数少的上述存储单元阵列的第2指定列数配置的检查电路以及准备在上述存储器芯内形成的由与上述检查电路的1位对应的上述存储单元阵列的列数的整数倍的列数构成的预备存储单元阵列，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述检查电路的1位对应的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
按照本发明，提供一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置的有缺陷单元替换方法，在上述半导体数据存储电路装置中，在半导体芯片的多个存储器芯的每一个内由配置为1个或多个行和多个列的多个存储单元构成的行数和列数不同的存储单元阵列、准备配置在各自的存储器芯内用于上述存储单元阵列的通常工作的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路、准备配置在各自的存储器芯内的用于该存储器芯的存储单元阵列制造时检查的不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路以及准备设置在各自的存储器芯内的该存储器芯的存储单元阵列的任意列的有缺陷存储单元的替换用的由与设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列，在特定的存储器芯的存储单元阵列中存在有缺陷存储单元时，就使用上述预备存储单元阵列以替换上述特定的存储器芯的存储单元阵列中的有缺陷存储单元。
[附图的简单说明]
图1是表示本发明实施例1的半导体存储电路装置的结构的框图。
图2是表示本发明实施例2和3的半导体存储电路装置的结构的框图。
图3是表示本发明实施例3的半导体存储电路装置的结构的框图。
图4是表示本发明实施例3的半导体存储电路装置的结构的框图。
图5是表示本发明实施例4的半导体存储电路装置的结构的概略图。
图6是表示本发明实施例4的半导体存储电路装置的结构的概略图。
图7是表示本发明实施例5的半导体存储电路装置的结构的框图。
图8是表示本发明实施例5的半导体存储电路装置的结构的概略图。
图9是表示本发明实施例5的半导体存储电路装置的结构的框图。
图10是表示本发明实施例5的半导体存储电路装置的结构的概略图。
图11是本发明实施例6的半导体存储电路装置的结构的框图。
图12是表示本发明实施例6的半导体存储电路装置的结构的概略图。
图13是表示本发明实施例7的半导体存储电路装置的结构的概略图。
图14是在图13的结构中附加了预备存储单元阵列的概略图。
图15是在图14的结构中附加了假想存储单元阵列的概略图。
图16是在图14的结构中附加了假想存储单元阵列的概略图。
图17是在图14的结构中附加了假想存储单元阵列的概略图。
图18是在图14的结构中附加了假想存储单元阵列的概略图。
图19是表示现有的半导体存储电路装置的芯片的结构的图。
图20是表示现有的半导体存储电路装置的结构的框图。
图21是在图20的结构中添加了检查电路的框图。
图22是表示现有的存储单元阵列的结构不同引起的有缺陷单元的位置的示意图。
[发明的实施例]
实施例1。
图1是表示本发明实施例1的存储器芯的内部结构的框图，图中，1是由8个行数和16个列数之积的存储单元数构成的存储单元阵列，1a是8×16＝128个存储单元(以下，称为「单元」)，1b是16条位线，1c是8条字线，2是行译码器，3是预充电电路，4和5是列译码器，6是每2列的8个2对1的多路转换器，7是每4列的4个2对1的信号分离器，8是每4列的4个2对1的多路转换器，9是每2列的8个读出放大器，10是每2列的8个写入驱动器，11是6个输入缓冲器，12是6个输出缓冲器，13是每2列的8个2对1的多路转换器，14是控制器，15是列地址选择器，16是行地址选择器，17是试验列译码器，18是每8列的2个4对1的多路转换器，D0～D3是数据输入管脚，Q0～Q3是数据输出管脚，TD0和TD1是试验数据输入管脚，TQ0和TQ1是试验数据输出管脚。
在图1中，关于存储单元阵列1的通常工作的数据输入输出的电路构成数据输入输出电路，关于存储单元阵列1的试验工作即存储器芯的试验的试验数据输入输出的电路构成检查电路。即，将来自数据输入管脚的数据导入存储单元阵列1和将来自存储单元阵列1的数据导入数据输出管脚的结构都构成数据输入输出电路。另外，将来自试验数据输入管脚的试验数据导入存储单元阵列1和将来自存储单元阵列1的数据导入试验数据输出管脚的结构都构成检查电路。这一点在其他的实施例2～7中也是一样的。各个结构适用于数据输入输出电路还是适用于检查电路或者兼作两种电路，通过工作说明即可得知，所以，详细的说明从略。
下面，说明其工作。
在输入到控制器14的工作模式切换信号是通常工作模式时，8个多路转换器13就通过输入缓冲器11和信号分离器7与数据输入管脚D0～D3连接，列地址选择器15选择列地址，行地址选择器16选择行地址。
这时，由输入到行译码器2的行地址指定行，由输入到列译码器4和列译码器5的列地址指定列。在写入模式时，来自数据输入管脚D0～D3的数据经过输入缓冲器11、信号分离器7、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器6、读出放大器9、多路转换器8和输出缓冲器12从数据输出管脚Q0～Q3读出。
在输入到控制器14的工作模式切换信号是试验工作模式时，与第1～第8列对应的4个多路转换器13与试验数据输入管脚TD0连接，与第9～第16列对应的4个多路转换器13与试验数据输入管脚TD1连接，列地址选择器15选择试验列地址，行地址选择器16选择试验行地址。
这时，由输入到行译码器2的试验行地址指定行，由输入到列译码器4和试验列译码器17的试验列地址指定列。在写入模式时，试验数据输入管脚TD0和TD1的试验数据经过输入缓冲器11、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。
另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器6、读出放大器9、多路转换器18和输出缓冲器12从试验数据输出管脚TQ0和TQ1读出。
即，在本实施例1中，存储单元阵列1的4列与通常工作的数据输入输出电路的1位对应，存储单元阵列1的8列与试验工作的检查电路的1位对应。
如上所述，按照本实施例1，在半导体芯片的存储器芯内，具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作而在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的每4个列数配置的数据输入输出电路以及存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按存储单元阵列1的每8个列数配置的检查电路。这样，试验数据输入输出线的数就是数据输入输出线数的一半，所以，可以减少试验工作用的输入输出管脚。
实施例2.
图2是表示本发明实施例2的存储器芯的内部结构的框图，图中，存储单元阵列1和通常工作时的数据输入输出电路的结构与图1所示的实施例1的结构相同。但是，在本实施例2中，试验用的检查电路是以2列为1位的结构。TD0～TD7是试验数据输入管脚，TQ0～TQ7是试验数据输出管脚。该试验数据输出管脚TQ0～TQ7通过输出缓冲器12与8个读出放大器9连接。
下面，说明其工作。
在输入到控制器14的工作模式切换信号是通常工作模式时，8个多路转换器13通过输入缓冲器11和信号分离器7与数据输入管脚D0～D3连接。因此，这时进行和实施例1相同的工作。即，在写入模式时，来自数据输入管脚D0～D3的数据经过输入缓冲器11、信号分离器7、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器6、读出放大器9、多路转换器8和输出缓冲器12从数据输出管脚Q0～Q3读出。
在输入到控制器14的工作模式切换信号是试验工作模式时，8个多路转换器13通过输入缓冲器11与试验数据输入管脚TD0～TD7连接。因此，在写入模式时，来自试验数据输入管脚TD0～TD7的试验数据经过输入缓冲器11、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的试验数据经过多路转换器6、读出放大器9和输出缓冲器12从试验数据输出管脚TQ0～TQ7读出。
即，在本实施例2中，存储单元阵列1的4列与通常工作的数据输入输出电路的1位对应，存储单元阵列1的2列与试验工作的检查电路的1位对应。
如上所述，按照实施例2，在半导体芯片的存储器芯内具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的每4个列数配置的数据输入输出电路以及存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按存储单元阵列1的每2个列数配置的检查电路。
这样，1次检查的存储单元数增多，从而可以缩短制造时工作试验的时间。
实施例3.
在本实施例3中，示出了存储单元阵列的结构相同，通常工作用数据输入输出电路采用3个各不相同的结构，但检查电路却为同一结构的例子。图2、图3和图4是表示3个例子的存储器芯的内部结构的框图。对于图2，在实施例2中已说明过了，所以，其说明从略，下面仅对图3和图4说明其结构和工作。
在图3中，存储单元阵列1和该存储单元阵列1与试验数据输入管脚TD0～TD7和试验数据输出管脚TQ0～TQ7的连接关系与图2的结构相同。19是与存储单元阵列1的8个列对应的2个4对1的信号分离器，20是与存储单元阵列1的8个列对应的2个4对1的多路转换器，D0和D1是数据输入管脚，Q0和Q1是数据输出管脚。
下面，说明其工作。
在输入到控制器14的工作模式切换信号是通常工作模式时，8个多路转换器13通过信号分离器19与数据输入管脚D0和D1连接。在写入模式时，来自数据输入管脚D0和D1的数据经过输入缓冲器11、信号分离器19、多路转换器13、写入驱动器10和多路转换器6写入到存储单元阵列1的指定行和指定列的单元。另一方面，在读出模式时，存储单元阵列1的指定行和指定列的单元的数据经过多路转换器6、读出放大器9、多路转换器20和输出缓冲器12从数据输出管脚Q0和Q1输出。
在输入到控制器14的工作模式切换信号是试验工作模式时，和图2的工作相同。即，在写入模式时，来自试验数据输入管脚TD0～TD7的试验数据经过输入缓冲器11、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的试验数据经过多路转换器6、读出放大器9和输出缓冲器12从试验数据输出管脚TQ0～TQ7读出。
在图4中，D0～D7是数据输入管脚，Q0～Q7是数据输出管脚。通常工作用数据输入输出电路的1位与存储单元阵列1的2列对应，所以，图2和图3的列译码器5、图2的信号分离器7和多路转换器8、图3的信号分离器19和多路转换器20就不需要。其他结构与图2、图3的情况相同。
下面，说明其工作。
在输入到控制器14的工作模式切换信号是通常工作模式时，在写入模式时，来自数据输入管脚D0～D7的数据经过输入缓冲器11、多路转换器13、写入驱动器10和多路转换器6写入到存储单元阵列1的指定行和指定列的单元。另一方面，在读出模式时，存储单元阵列1的指定行和指定列的单元的数据经过多路转换器6、读出放大器9、输出缓冲器12从数据输出管脚Q0～Q7读出。
在输入到控制器14的工作模式切换信号是试验工作模式时，与图2和图3的工作相同。即，在写入模式时，来自试验数据输入管脚TD0～TD7的试验数据写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据从试验数据输出管脚TQ0～TQ7读出。
图2、图3和图4的通常工作时的数据输入输出电路的1位分别与存储单元阵列1的4列、8列和2列对应。即，图2、图3和图4的位/字结构为32字×4位、64字×2位和16字×8位的单元结构。与此相反，图2、图3和图4的制造时工作检查电路的1位都与存储单元阵列1的2列对应。
如上所述，按照本实施例3，在半导体芯片的存储器芯内具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1任意的列数(例如，每4列、8列或2列)配置的数据输入输出电路和不论与存储单元阵列1的试验工作用的在存储器芯内形成的通常工作时的数据输入输出电路的1位的输入输出线对应的列数如何而存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按存储单元阵列1的每恒定列数(例如每2个列数)配置的检查电路。这样，在行/列结构相同但位/字结构不同时也收到可以用相同的检查程序进行制造时的工作检查的效果。
实施例4.
图5(1)示意地表示存储器芯的结构例子，图中，1-1～1-4是4个存储器芯。各存储器芯的行数和列数不同。即，存储器芯1-1是由4行和4列构成的单元数16个的结构，存储器芯1-2是由4行和8列构成的单元数32个的结构，存储器芯1-3是由8行和4列构成的单元数32个的结构，存储器芯1-4是由8行和8列构成的单元数64个的结构。因此，最大行数是8，最大列数是8。
图5(2)示意地表示本发明实施例4的存储器芯的结构，21-1～21-3是实际上不存在的假想的存储单元阵列。该假想存储单元阵列21-1～21-3是根据图5(1)中的最大行数和最大列数而附加上去的。但是，存储器芯1-4本来就是最大行数(8行)和最大列数(8列)，所以，不附加假想存储单元阵列。其结果是，利用附加的假想存储单元，所有的存储器芯都可以视为8行和8列。
因此，对于行数和列数不同的多个存储器芯，可以构成相同的检查电路。这时，假想存储单元阵列的检查结果都不予考虑。
如上所述，按照实施例4，在1个半导体芯片中装设了由不同的行数和列数之积的存储单元数构成的多个存储器芯1-1～1-4时，就可以使所有的存储器芯的检查电路的结构统一(不论与通常工作时用的数据输入输出电路的1位对应的列数如何，在所有的存储器芯中都使与检查电路的1位对应的列数相同)。这样，在设想了所有的存储器芯的最大行和最大列的假想的存储器芯后，就可以将所有的存储器芯视为该相同结构的假想的存储器芯，从而都可以用共同的检查程序进行制造时的动作检查(但是，这只是示意的说明，而对于假想存储单元阵列的列并不存在检查电路)。
图6(1)示意地表示2个类型的存储器芯的结构例子，图6(2)示意地表示按照本发明实施例4的变化形态的2个类型的存储器芯的结构例子。图中，1-5～1-8是单端口类型A的4个存储器芯，1-9～1-11是双端口类型B的3个存储器芯。
在单端口类型A的存储器芯1-5～1-8中，行数和列数不同。即，存储器芯1-5是由4行和8列构成的单元数32个的结构，存储器芯1-6是由8行和4列构成的单元数32个的结构，存储器芯1-7是由4行和4列构成的单元数16个的结构，存储器芯1-8是由8行和8列构成的单元数64个的结构。因此，单端口类型A的最大行数是8，最大列数是8。
同样，在双端口类型B的存储器芯1-9～1-11中，行数和列数不同。即，存储器芯1-9是由8行和2列构成的单元数16个的结构，存储器芯1-10是由4行和4列构成的单元数16个的结构，存储器芯1-11是由4行和2列构成的单元数8个的结构。因此，双端口类型B的最大行数是8，最大列数是4。
在图6(2)中，21-5～21-11是实际上不存在的假想单元。该假想单元是根据图6(1)中各组的最大行数和最大列数附加上去的。但是，组A的存储器芯1-8本来就是最大行数(8行)和最大列数(8列)，所以，不附加假想单元。其结果是，附加了假想单元的假想存储器芯在组A中都视为8行和8列，在组B中都视为8行和4列。
因此，和图5的情形一样，在各组中存在类型不同的存储器芯时，对于行数和列数不同的多个存储器芯，各组即各类型可以构成相同的检查电路。这时，假想单元的检查结果都不予考虑。
如上所述，按照本实施例4，如图6(1)所示，在1个半导体芯片上装设了多个2种类型、不同的行数和列数的存储器芯时，按不同类型分为组A和组B。并且，在各自的组内，使所有的存储器芯的检查电路的结构统一(不论与通常工作时用的数据输入输出电路的1位对应的列数如何，在所有的存储器芯内都使与检查电路的1位对应的列数相同)。这样，在组A(1-5～1-8)和组B(1-9～1-11)中，就分别设想最大行和最大列的假想的存储器芯，将所有的存储器芯视为该相同结构的假想的存储器芯，从而对各类型可以用共同的检查程序进行制造时的动作检查(但是，这是示意的说明，对于假想存储单元阵列的列不存在检查电路)。
实施例5.
图7是表示本发明实施例5的半导体数据存储电路装置的例子的框图，图中，1是存储单元阵列，1a是构成存储单元阵列1的单元，22是具有4列的第1块和4列的第2块的预备存储单元阵列，23是将存储单元阵列1的有缺陷单元的某4列的块切换为预备存储单元阵列22的4列的块的切换电路。对于作为其他结构的数据输入输出电路和检查电路，和图1所示的结构相同，用虚线包围的范围是添加的结构。和图1相同的结构用相同的符号表示，同时省略其说明。另外，在图7中虽然未示出，但是，和图1一样，在存储器芯内设置了行译码器、列译码器、控制器等。
图8(1)示意地表示图7的结构中存储单元阵列1和通常工作用数据输入输出电路中的数据的流向，图8(2)示意地表示在存储单元阵列1内检测到有缺陷单元时存储单元阵列1、预备存储单元阵列22和通常工作用数据输入输出电路中的数据的流向。在图7、图8的例中，在通常工作时，是以4列为1位的32字×4位的结构。另外，在制造时的工作试验时，检查电路是以8列为1位的结构，此外，由于附加了与试验工作时的1位相当的列数的预备存储单元阵列22，所以，成为64字×3位结构。另外，切换电路23将相当于通常工作时的数据输入输出电路的1位的列数作为1个块进行切换。因此，预备存储单元阵列22成为2个替换块的结构。
下面，说明其工作。
试验工作的结果，在存储单元阵列1的6列和16列中，在图8(2)所示的黑的部分检测到有缺陷单元时，就从图中未示出的控制器向切换电路23供给修正代码，有缺陷单元的某个块按4列单位切换为预备存储单元阵列22的块，以替换存储单元阵列1。这时，数据输入输出管脚D1、Q1切换到第3块、数据输入输出管脚D2、Q2切换到预备存储单元阵列22的第1块、数据输入输出管脚D3、Q3切换到预备存储单元阵列22的第2块。
如上所述，按照实施例5，在半导体芯片的存储器芯内具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的第1指定列数(每4个列数)配置的数据输入输出电路、存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按存储单元阵列1的第2指定列数(每8个列数)配置的检查电路、存储单元阵列1的任意列中有缺陷存储单元替换用的在存储器芯内形成的由与存储单元阵列1制造时的工作试验时检查电路的1位对应的存储单元阵列1的列数相同的列数构成的预备存储单元阵列22和按在存储单元阵列1的通常工作时与数据输入输出电路的1位对应的存储单元阵列的列数的单位将存在有缺陷存储单元的存储单元阵列1的列切换为预备存储单元阵列22的列的切换电路23，所以，可以替换有缺陷单元。另外，可以不区别存储单元阵列1和预备存储单元阵列22而进行制造时的工作试验，同时在替换之前可以使预备存储单元阵列22进行工作试验，从而可以提高替换效率。
图9是表示本发明实施例5的半导体数据存储电路装置的其他例子的框图，图中，6是在靠近存储单元阵列1一侧设置的多路转换器(第1切换电路)，24是将存储单元阵列1的2列的单元与一对数据输入输出管脚的连接切换为存储单元阵列1的另外2列的单元与一对数据输入输出管脚的连接或预备存储单元阵列22的2列的单元与一对数据输入输出管脚的连接的切换电路(第2切换电路)。关于作为包含多路转换器6的其他结构的数据输入输出电路和检查电路，与图7所示的结构相同，用相同的符号表示，同时省略其说明。
图10(1)示意地表示图9的结构中存储单元阵列1和通常工作用数据输入输出电路中的数据流向，图10(2)示意地表示图9的结构中在存储单元阵列1内检测到有缺陷单元时存储单元阵列1、预备存储单元阵列22以及通常工作用数据输入输出电路中的数据流向。在图9、图10的例子中，在通常工作时，是以4列为1位的32字×4位结构。另外，在制造时的工作试验时，数据输入输出电路是以8列为1位的结构，此外，由于附加了与工作试验时的1位相当的列数的预备存储单元阵列22，所以，成为64字×3位结构。另外，切换电路24将与用靠近存储单元阵列1一侧的多路转换器6切换的列数2相等的列数作为1个块进行切换。因此，预备存储单元阵列22成为4个替换块的结构。
下面，说明其工作。
试验工作的结果，在存储单元阵列1的第4列、第7列、第9列和第16列中，在图10(2)所示的黑的部分检测到有缺陷单元时，就从图中未示出的控制器向切换电路24供给修正代码，有缺陷单元的某个块按2列单位切换为预备存储单元阵列22的块，替换存储单元阵列1。
如上所述，按照实施例5，在半导体芯片的存储器芯内具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的第1指定列数(每4个列数)配置的数据输入输出电路、存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按存储单元阵列1的第2指定列数(每8个列数)配置的检查电路、存储单元阵列1的任意列中有缺陷存储单元替换用的在存储器芯内形成的由与存储单元阵列1制造时的工作试验时检查电路的1位对应的存储单元阵列1的列数相同的列数构成的预备存储单元阵列22和按用靠近存储单元阵列1一侧的多路转换器6切换的列数(2列)将存在有缺陷存储单元的存储单元阵列1的列切换为预备存储单元阵列22的列的切换电路24，所以，可以对有缺陷单元进行替换。另外，可以不区别存储单元阵列1和预备存储单元阵列22而进行工作试验，同时，通过在进行替换之前使预备存储单元阵列22进行工作试验，可以收到提高替换效率的效果。此外，由于替换块数多，所以，可以收到更有效地进行替换的效果。
实施例6.
图11是本发明实施例6的半导体数据存储电路装置的框图，图中，与图2的结构相同的部分用相同的符号表示，主要说明与图2不同的部分。22是在存储单元阵列1的两侧添加的预备存储单元阵列，25是按用靠近存储单元阵列1一侧的多路转换器切换的列数的单位切换存储单元阵列1和预备存储单元阵列的切换电路，TD0～TD9是输入数据的试验数据输入管脚，TQ0～TQ9是输出数据的试验数据输出管脚。另外，该图中虽然未示出，但是，还设置了图2的行译码器、列译码器和控制器等。
图12(1)、(2)示意地表示图11的结构中存储单元阵列1、预备存储单元阵列22、数据输入输出电路和数据的流向。在图11、图12的例子中，通常工作用数据输入输出电路的1位与存储单元阵列1的4列对应，通常工作时，是32字×4位结构。检查电路的1位与存储单元阵列1的2列对应，预备存储单元阵列附加与检查电路的1位对应的存储单元阵列1的列数的整数倍，图11的情况由于附加了2倍的存储单元阵列，所以，在制造时的工作试验时，是16字×10位结构。另外，替换时的列的切换单位将由靠近存储单元阵列1一侧的多路转换器6切换的列数(2列)作为单位块进行切换。因此，预备存储单元阵列22成为2救替换块的结构。
下面，说明其工作。
在输入到图中未示出的控制器的工作模式切换信号是通常工作模式时，和图2的工作一样，在写入模式时，来自数据输入管脚D0～D3的数据经过输入缓冲器11、信号分离器7、切换电路25、多路转换器13、写入驱动器10和多路转换器6写入到指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器6、读出放大器9、切换电路25、多路转换器8和输出缓冲器12从数据输出管脚Q0～Q3读出。
在输入到控制器的工作模式切换信号是试验工作模式时，在写入模式时，来自试验数据输入管脚TD0～TD9的10位的试验数据经过输入缓冲器11、多路转换器13、写入驱动器10、多路转换器6写入到指定行和指定列的单元。
另一方面，在读出模式时，对于存储单元阵列1的情况，指定行和指定列的单元的试验数据经过多路转换器6、读出放大器9、多路转换器13和输出缓冲器12从试验数据输出管脚TQ0～TQ9读出。
工作试验的结果，在存储单元阵列1的第1块(第1列)和第6块(第12列)中，在图12(2)所示的黑的部分检测到有缺陷单元时，从图中未示出的控制器向切换电路25供给修正代码，有缺陷单元的某个块按2列单位切换到预备存储单元阵列22的块，替换存储单元阵列1。这时，由于预备存储单元阵列22配置在两侧，所以，切换电路25和信号分离器7左右各移位1位而连接，读出放大器9和切换电路25也左右各移位1位而连接。
如上所述，按照实施例6，在半导体芯片的存储器芯内具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的第1指定列数(每4个列数)配置的数据输入输出电路、存储单元阵列制造时检查用的在存储器芯内形成的1位数据用的试验数据输入输出线按比存储单元阵列1的第1指定的列数少的第2指定列数(每2个列数)配置的检查电路、存储单元阵列1的任意列的有缺陷存储单元替换用的在存储器芯内形成的由与检查电路的1位对应的存储单元阵列1的列数的整数倍的列数4构成的预备存储单元阵列22和按可以用靠近存储单元阵列1一侧的多路转换器切换的列数的单位将包含有缺陷存储单元的存储单元阵列的列切换为预备存储单元阵列的列的切换电路，所以，可以替换有缺陷单元。
另外，可以不区别存储单元阵列1和预备存储单元阵列22进行制造时的工作试验，在进行替换之前可以使预备存储单元阵列进行试验。另外，在该电路结构中，检查电路的电路元件数比通常工作用的数据输入输出电路少，所以，存储器芯的工作速度在工作试验时加快。这样，便可用通常工作时或比通常工作时高的工作速度进行试验，所以，对于工作速度引起的缺陷也可以进行补救。
实施例7.
图13是示意地表示本发明实施例7的半导体数据存储电路装置的结构的图，图中，1是在同一半导体芯片上形成的4个存储单元阵列，6是与存储单元阵列1的2列对应的多路转换器，26是由读出放大器、写入驱动器、多路转换器、信号分离器、输入缓冲器、输出缓冲器等构成的输入输出(I/O)电路，D0～Dn(n＝3，7，1)是数据输入管脚，Q0～Qn(n＝3，7，1)是数据输出管脚。
由该图可知，4个存储单元阵列1的行数和列数各不相同。其中，最大行数是8，最大列数是16。再有，图中虽然未示出，但是，还设置了指定存储单元阵列1的存储单元的行译码器、列译码器、选择器等电路。
图14是在图13的结构中添加了替换存储单元阵列1的有缺陷单元的替换电路的图，22是配置在各存储单元阵列1的两侧的与各存储单元阵列1的行数相同的行数和4列的预备存储单元阵列。其他结构和图13基本上相同，但是，添加了与添加的预备存储单元阵列22对应的多路转换器6和数据输入输出电路26。另外，在图14虽然未示出，但是，还设置了指定存储单元阵列1和预备存储单元阵列22的存储单元的行译码器、列译码器、选择器等电路。
图15～图18是在图14的结构中进而在理论上添加假想存储单元阵列的制造时工作试验中的图像图，21是该添加的假想存储单元阵列，TD0～TD9是试验数据输入管脚，TQ0～TQ9是试验数据输出管脚。由图15～图18可知，添加假想存储单元阵列的结果，是假想的全都视为行数8和列数20的结构。再有，在图15和图17中，用虚线包围的数据输入输出电路对应的存储单元全部是假想的，所以，是实际上不存在的假想数据输入输出电路。
下面，说明其工作。
在输入到图中未示出的控制器的工作模式切换信号是通常工作模式时，在图13所示的结构中，在写入模式时，从数据输入管脚D0～Dn输入与各存储单元阵列1对应的(n+1)位(n＝3，7，1)的数据，经过数据输入输出电路26和多路转换器6写入到存储单元阵列1的指定行和指定列的单元。另一方面，在读出模式时，存储单元阵列1的来自指定行和指定列的单元的数据经过多路转换器6和数据输入输出电路26从数据输出管脚Q0～Qn(n＝3，7，1)读出。
在输入到控制器的工作模式切换信号是试验工作模式时，在图15～图18的任一图中，在写入模式时，试验数据输入管脚TD0～TD9的试验数据经过数据输入输出电路26和多路转换器6写入指定行和指定列的单元。另一方面，在读出模式时，指定行和指定列的单元的数据经过多路转换器6和数据输入输出电路26从试验数据输出管脚TQ0～TQ9读出。工作试验的结果，在存储单元阵列1的单元中检测到缺陷时，具有该有缺陷单元的2列就切换为预备存储单元阵列22的2列。
如上所述，按照实施例7，在1个半导体芯片上装设了行数和列数各不相同的多个存储器芯时，在各自的存储器芯中，具有由配置为多个行和多个列的多个存储单元构成的存储单元阵列1、用于存储单元阵列1的通常工作在存储器芯内形成的1位数据用的数据输入输出线按存储单元阵列1的指定的列数(每2个列数)配置的数据输入输出电路、存储单元阵列制造时检查用的在存储器芯内形成的与数据输入输出电路中的指定的列数无关的1位数据用的试验数据输入输出线对所有的存储器芯按固定的列数配置的检查电路以及存储单元阵列1的任意列中有缺陷存储单元替换用的设置在存储器芯内的由与检查电路的1位对应的列数的整数倍的列数构成的在所有的存储器芯中具有相同列数的预备存储单元阵列22(在所有的存储器芯中，使与检查电路的1位对应的列数和预备存储单元阵列22的列数统一)，所以，制造时的工作试验可以将所有的存储器芯视为相同的结构进行试验，另外，在所有的存储器芯中，可以用相同的算法进行替换。即，在1个半导体芯片上装设了多个行数、列数、位数、字数不同的存储器芯时，通过使工作试验用数据输入输出电路和预备存储单元阵列的结构统一，从制造时的工作试验到进行替换，在所有的存储器芯中都可以统一地用相同的算法进行。
再有，上述各实施例对1位的输入输出线对应的情况进行了说明，但是，同样也可以适用于与1位的输入线或输出线对应的情况。
[发明的效果]
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路以及用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路，所以，在第2指定列数比第1指定列数多时，收到可以减少试验工作用的输入输出管脚的效果。另外，在第2指定列数比第1指定列数少时，收到可以缩短制造时工作试验的时间的效果。
按照本发明，是一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置，在各自的存储器芯中，具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路以及配置在各自的存储器芯内的用于该存储器芯的存储单元阵列的制造时检查的、不论与上述通常工作用数据输入输出电路的1位数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路，所以，收到可以用相同的检查程序进行制造时工作的检查的效果。
按照本发明，存储单元阵列的行数和列数在多个存储器芯中是相同的，各自的存储器芯的存储单元阵列预先设定的任意的列数与其他存储器芯的存储单元阵列预先设定的任意的列数不同，所以，在相同的行/列结构中，位/字结构不同时，也收到可以用相同的检查程序进行制造时工作的检查的效果。
按照本发明，各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同，所以，在制造时的工作试验时，收到可以用共同的检查程序对所有的存储器芯进行工作试验的效果。
按照本发明，存储器芯分为多个类型，按各自的存储器芯的类型，各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同，对各自的存储器芯的每一类型，数据输入线或数据输出线或试验数据输入输出线在数据输入输出电路中按上述存储器芯的存储单元阵列预先设定的任意的列数配置的、对各自的存储器芯的每一类型，不论与通常工作用数据输入输出电路的1位的试验数据输入线或试验数据输出线或试验数据输入输出线对应的列数如何，1位的输入线或输出线或输入输出线在检查电路中都与对存储器芯共同的上述存储单元阵列的某一恒定的列数对应，所以，对各类型，假想地考虑最大的行数和列数的存储器芯，各类型内的存储器芯全部可以作为相同的结构进行试验。通过这样构成检查电路，在制造时的工作试验时，对各类型可以用共同的检查程序对所有的存储器芯进行制造时的工作试验，从而收到上述效果。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路，所以，可以进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，在进行替换之前可以对预备存储单元阵列进行制造时的工作试验，从而收到上述效果。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列、与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路以及按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路，所以，可以有效地进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以在进行替换之前预先对预备存储单元阵列进行制造时的工作试验。此外，替换块数比按与通常工作时的1位相当的列数的单位进行切换的情况要多，可以更有效地进行救济，从而收到上述各种效果。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路，所以，可以进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以在进行替换之前对预备存储单元阵列进行制造时的工作试验，从而收到上述效果。
按照本发明，在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、对上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列、与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路以及按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路，所以，可以有效地进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以在进行替换之前预先对预备存储单元阵列进行制造时的工作试验。此外，替换块数比按与通常工作时的1位相当的列数的单位进行切换的情况要多，可以更有效地进行替换，从而收到上述各种效果。
按照本发明，提供一种半导体数据存储电路装置的检查方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位数据对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路以及准备配置在上述存储器芯内的与各自的1位数据对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路，为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，所以，在第2指定列数比第1指定列数多时，可以减少试验工作用的输入输出管脚。另外，在第2指定列数比第1指定列数少时，可以缩短制造时工作试验的时间，从而收到上述各种效果。
按照本发明，提供一种半导体数据存储电路装置的检查方法，准备配置在半导体芯片的多个存储器芯的每一个内配置的各自的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路以及准备配置在各自的存储器芯内的不论与上述通常工作用数据输入输出电路的1位的每1条数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路，为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线在各自的存储器芯内进行存储单元阵列的工作的检查，所以，收到可以用相同的检查程序进行制造时工作的检查的效果。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、准备配置在上述存储器芯内的与各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路以及准备配置在上述存储器芯内的由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。所以，可以进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以在进行救济之前对预备存储单元阵列进行工作试验，从而收到上述各种效果。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路、准备配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路、准备配置在上述存储器、芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列以及准备与上述存储单元阵列直接连接的切换上述存储单元阵列的列的第1切换电路，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。所以，可以有效地进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以预先对预备存储单元阵列进行工作试验。此外，替换块数比按与通常工作时的1位的列数单位进行切换的情况要多，可以更有效地进行替换，从而收到上述各种效果。
按照本发明，提供一种半导体数据存储电路装置的有缺陷单元替换方法，准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列、准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定的列数配置的数据输入输出电路、准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按比第1指定列数少的上述存储单元阵列的第2指定列数配置的检查电路以及准备在上述存储器芯内形成的由与上述检查电路的1位对应的上述存储单元阵列的列数的整数倍的列数构成的预备存储单元阵列，为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述检查电路的1位对应的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。所以，可以进行有缺陷单元的替换。另外，可以不区别存储单元阵列和预备存储单元阵列而进行工作试验，同时，可以在进行替换之前对预备存储单元阵列进行工作试验，从而收到上述效果。
按照本发明，提供一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置的有缺陷单元替换方法，在上述半导体数据存储电路装置中，在半导体芯片的多个存储器芯的每一个内由配置为1个或多个行和多个列的多个存储单元构成的行数和列数不同的存储单元阵列、准备配置在各自的存储器芯内用于上述存储单元阵列的通常工作的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路、准备配置在各自的存储器芯内的用于该存储器芯的存储单元阵列制造时检查的不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路以及准备设置在各自的存储器芯内的该存储器芯的存储单元阵列的任意列的有缺陷存储单元的替换用的由与设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列，在特定的存储器芯的存储单元阵列中存在有缺陷存储单元时，就使用上述预备存储单元阵列以替换上述特定的存储器芯的存储单元阵列中的有缺陷存储单元，所以，在半导体芯片上装设多个行数、列数、位数、字数不同的存储器芯时，通过使检查电路和预备存储单元阵列的结构统一，从制造时的工作试验到替换在所有的存储器芯内都可以统一地用相同的算法进行。

Claims (15)

1.一种半导体数据存储电路装置，其特征在于，具有：
在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路；以及
用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路。
2.一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置，其特征在于，具有：
在各自的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
用于上述存储单元阵列的通常工作的配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路；以及
配置在各自的存储器芯内的用于该存储器芯的存储单元阵列的制造时检查的、不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路。
3.如权利要求2所述的半导体数据存储电路装置，其特征在于：
存储单元阵列的行数和列数在多个存储器芯内是相同的，各自的存储器芯的存储单元阵列预先设定的任意的列数则与其他存储器芯的存储单元阵列预先设定的任意的列数不同。
4.如权利要求2所述的半导体数据存储电路装置，其特征在于：
各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同。
5.如权利要求2所述的半导体数据存储电路装置，其特征在于：
存储器芯分为多个类型，对各自的存储器芯的每一类型，各自的存储单元阵列的行数和列数的组合与其他存储器芯的存储单元阵列的行数和列数的组合不同，对各自的存储器芯的每一类型，数据输入线或数据输出线或试验数据输入输出线在数据输入输出电路中配置为上述存储器芯的存储单元阵列预先设定的任意的列数，对各自的存储器芯的每一类型，不论与通常工作用数据输入输出电路的1位的各试验数据输入线或试验数据输出线或试验数据输入输出线对应的列数如何，1位的输入线或输出线或输入输出线在检查电路中都可以与对存储器芯共同的上述存储单元阵列的某一恒定的列数对应。
6.一种半导体数据存储电路装置，其特征在于：
在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
用于上述存储单元阵列的通常工作的配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；
用于上述存储单元阵列的制造时检查的配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；
上述存储单元阵列的任意列的有缺陷存储单元的替换用而配置在上述存储器芯内由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列；以及
按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。
7.一种半导体数据存储电路装置，其特征在于：
在半导体芯片的存储器芯内具有由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
用于上述存储单元阵列的通常工作而配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；
用于上述存储单元阵列的制造时检查而配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；
上述存储单元阵列的任意列中对有缺陷存储单元的替换用而配置在上述存储器芯内的由与上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列；
与上述存储单元阵列直接连接的在通常工作时切换上述存储单元阵列的列的第1切换电路；以及
按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列切换为上述预备存储单元阵列的列的第2切换电路。
8.如权利要求1所述的半导体数据存储电路装置，其特征在于：
具有从存储单元的任意列中对有缺陷存储单元替换用的在上述存储器芯内形成的由与上述检查电路的1位对应的上述存储单元阵列的列数的整数倍的列数构成的预备存储单元阵列；以及
将包含上述有缺陷存储单元的与上述检查电路的1位对应的列数的存储单元阵列的列切换为上述预备存储单元阵列的列的切换电路。
9.如按权利要求4所述的半导体数据存储电路装置，其特征在于：
具有设置在各自的存储器芯内的对该存储器芯的存储单元阵列的任意列的有缺陷存储单元替换用的由与设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列。
10.一种半导体数据存储电路装置的检查方法，其特征在于：准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
准备配置在上述存储器芯内的与各自的1位数据对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；以及
准备配置在上述存储器芯内的与各自的1位数据对应的试验数据输入线或试验数据输出线或试验数据输入输出线按与第1指定列数不同的上述存储单元阵列的第2指定列数配置的检查电路，
为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查。
11.一种半导体数据存储电路装置的检查方法，其特征在于：
准备在半导体芯片的多个存储器芯的每一个内配置的由在各自的存储器芯内配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
准备配置在各自的存储器芯内的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路；以及
准备配置在各自的存储器芯内的不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路，
为了通过数据输入输出电路的数据输入线或数据输出线或数据输入输出线进行存储单元阵列的通常工作，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线在各自的存储器芯内进行存储单元阵列的工作的检查。
12.一种半导体数据存储电路装置的有缺陷单元替换方法，其特征在于：
准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；
准备配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；以及
准备配置在上述存储器芯内的由与上述检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列，
为了检测上述存储单元阵列的任意的列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，
在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述数据输入输出电路的1位对应的上述存储单元阵列的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
13.一种半导体数据存储电路装置的有缺陷单元替换方法，其特征在于：
准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列的第1指定列数配置的数据输入输出电路；
准备配置在上述存储器芯内的各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按上述存储单元阵列的第2指定列数配置的检查电路；
准备配置在上述存储器芯内的由在上述存储单元阵列制造检查时与检查电路的1位对应的上述存储单元阵列的列数相同的列数构成的预备存储单元阵列；以及
准备与上述存储单元阵列直接连接的切换上述存储单元阵列的列的第1切换电路，
为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，
在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按用上述第1切换电路处理的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
14.一种半导体数据存储电路装置的有缺陷单元替换方法，其特征在于：
准备在半导体芯片的存储器芯内由配置为1个或多个行和多个列的多个存储单元构成的存储单元阵列；
准备配置在上述存储器芯内的与各自的1位对应的数据输入线或数据输出线或数据输入输出线按上述存储单元阵列的第1指定列数配置的数据输入输出电路；
准备配置在上述存储器芯内的与各自的1位对应的试验数据输入线或试验数据输出线或试验数据输入输出线按比第1指定列数少的上述存储单元阵列的第2指定列数配置的检查电路；以及
准备在上述存储器芯内形成的由与上述检查电路的1位对应的上述存储单元阵列的列数的整数倍的列数构成的预备存储单元阵列，
为了检测上述存储单元阵列的任意列的有缺陷存储单元，通过检查电路的试验数据输入线或试验数据输出线或试验数据输入输出线进行存储单元阵列的工作的检查，
在工作的检查中，在上述存储单元阵列的1个块的列中检测有缺陷存储单元时，为了替换上述存储单元阵列中的有缺陷存储单元，按与上述检查电路的1位对应的列数的单位将存在上述有缺陷存储单元的上述存储单元阵列的列的1个块切换为上述预备存储单元阵列的列的1个块。
15.一种在半导体芯片上装设了多个存储器芯的半导体数据存储电路装置的有缺陷单元替换方法，其特征在于：
准备在半导体芯片的多个存储器芯的每一个内配置为1个或多个行和多个列的多个存储单元构成的行数和列数不同的存储单元阵列；
准备配置在各自的存储器芯内用于上述存储单元阵列的通常工作的与各自的1位对应的数据输入线或数据输出线或试验数据输入输出线按上述存储器芯的存储单元阵列预先设定的任意的列数配置的数据输入输出电路；
准备配置在各自的存储器芯内的用于该存储器芯的存储单元阵列制造时检查的不论与上述通常工作用数据输入输出电路的1位的数据输入线或数据输出线或数据输入输出线对应的列数如何而各自的1位的试验数据输入线或试验数据输出线或试验数据输入输出线按对存储器芯共同的上述存储单元阵列的某一恒定的列数配置的检查电路；以及
准备设置在各自的存储器芯内的对该存储器芯的存储单元阵列的任意列的有缺陷存储单元的替换用的由与设置在上述存储器芯内的上述检查电路的1位对应的列数的整数倍的列数构成的预备存储单元阵列，
在特定的存储器芯的存储单元阵列中存在有缺陷存储单元时，就使用上述预备存储单元阵列替换上述特定的存储器芯的存储单元阵列中的有缺陷存储单元。
CNB011435453A 2001-02-09 2001-12-12 半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法 Expired - Fee Related CN1210722C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001034411A JP2002237198A (ja) 2001-02-09 2001-02-09 半導体記憶回路装置並びにその検査方法及びセル不良救済方法
JP34411/01 2001-02-09
JP34411/2001 2001-02-09

Publications (2)

Publication Number Publication Date
CN1368737A true CN1368737A (zh) 2002-09-11
CN1210722C CN1210722C (zh) 2005-07-13

Family

ID=18898024

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011435453A Expired - Fee Related CN1210722C (zh) 2001-02-09 2001-12-12 半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法

Country Status (6)

Country Link
US (1) US6515920B2 (zh)
JP (1) JP2002237198A (zh)
KR (1) KR100423621B1 (zh)
CN (1) CN1210722C (zh)
DE (1) DE10150509A1 (zh)
TW (1) TW522406B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103425807A (zh) * 2012-05-18 2013-12-04 瑞昱半导体股份有限公司 检查芯片设计中输入输出元件是否有连线错误的装置和方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7463544B1 (en) 2001-10-15 2008-12-09 Altera Corporation Device programmable to operate as a multiplexer, demultiplexer, or memory device
DE10245712A1 (de) * 2002-10-01 2004-04-22 Infineon Technologies Ag Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten
US7110304B1 (en) * 2004-08-26 2006-09-19 Altera Corporation Dual port memory array using shared write drivers and read sense amplifiers
KR100558050B1 (ko) * 2004-11-19 2006-03-07 주식회사 하이닉스반도체 데이터 출력 모드를 변경할 수 있는 메모리 장치
JP4227974B2 (ja) * 2005-05-27 2009-02-18 エルピーダメモリ株式会社 チップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラム
JP4993175B2 (ja) 2005-12-06 2012-08-08 横河電機株式会社 メモリ検査装置
US20110088008A1 (en) 2009-10-14 2011-04-14 International Business Machines Corporation Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor
CN111209604B (zh) * 2018-11-22 2022-03-25 长鑫存储技术有限公司 一种存储器芯片的检测方法、装置和终端
US20220277800A1 (en) * 2021-03-01 2022-09-01 Nxp Usa, Inc. Memory system with redundant operation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208694A (en) * 1981-06-16 1982-12-21 Nippon Telegr & Teleph Corp <Ntt> Switching system of storage cell array
JP2792327B2 (ja) 1992-05-08 1998-09-03 日本電気株式会社 半導体集積回路装置
JP2845713B2 (ja) 1993-03-12 1999-01-13 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JP2751857B2 (ja) * 1995-02-28 1998-05-18 日本電気株式会社 半導体装置
JP3313591B2 (ja) * 1996-10-02 2002-08-12 株式会社東芝 半導体装置、半導体装置の検査方法及び半導体装置の検査装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP4601737B2 (ja) * 1998-10-28 2010-12-22 株式会社東芝 メモリ混載ロジックｌｓｉ
JP2000285694A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103425807A (zh) * 2012-05-18 2013-12-04 瑞昱半导体股份有限公司 检查芯片设计中输入输出元件是否有连线错误的装置和方法

Also Published As

Publication number Publication date
CN1210722C (zh) 2005-07-13
TW522406B (en) 2003-03-01
KR20020066176A (ko) 2002-08-14
KR100423621B1 (ko) 2004-03-22
JP2002237198A (ja) 2002-08-23
US20020110027A1 (en) 2002-08-15
DE10150509A1 (de) 2002-08-29
US6515920B2 (en) 2003-02-04

Similar Documents

Publication Publication Date Title
CN1210722C (zh) 半导体数据存储电路装置及其检查方法以及替换该装置中有缺陷单元的方法
CN1365148A (zh) 具有冗余系统的半导体存储器件
CN1324811C (zh) 通信系统中的交织器和交织方法
CN1278243C (zh) 用于合并存贮的数据项的按块擦除存储系统和方法
CN1193376C (zh) 半导体集成电路、半导体集成电路的存储器修复方法
CN1416574A (zh) 半导体存储器件
CN1314122C (zh) 非易失性半导体存储器件
CN1136583C (zh) 半导体存储器
CN1797604A (zh) 半导体存储器装置的校正电路及其操作方法
CN100346285C (zh) 处理器芯片与存储控制系统及方法
CN1892904A (zh) 半导体存储器件
CN1469396A (zh) 测试一组功能上独立的存储器和置换故障存储字的系统
CN1612346A (zh) 多芯片封装型存储器系统
CN1269139C (zh) 半导体存储器
CN1770328A (zh) 非易失半导体存储器件及其数据擦除方法
CN1278421C (zh) 半导体装置
CN1758213A (zh) 带有共享内容的异构型并行多线程处理器（hpmt）
CN1992073A (zh) 地址译码器、存储装置、处理器装置、以及地址译码方法
CN1892891A (zh) 半导体记忆装置
CN1471164A (zh) 半导体器件
CN1801940A (zh) 整型变换电路和整型变换方法
CN1869721A (zh) 芯片信息管理方法、芯片信息管理系统和芯片信息管理程序
CN1144230C (zh) 带有小规模电路冗余解码器的半导体存储器件
CN1725378A (zh) 非易失半导体存储器及设置该存储器中的替换信息的方法
CN1652255A (zh) 半导体存储器件和半导体存储器件的测试方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050713

Termination date: 20131212