TW522406B

TW522406B - Semiconductor data storing circuit device, method of checking the device and method of relieving the device from defective cell

Info

Publication number: TW522406B
Application number: TW090123441A
Authority: TW
Inventors: Hirofumi Nakano; Atsushi Miyanishi; Sizuo Morizane
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-02-09
Filing date: 2001-09-24
Publication date: 2003-03-01
Also published as: JP2002237198A; CN1210722C; US20020110027A1; KR20020066176A; US6515920B2; CN1368737A; KR100423621B1; DE10150509A1

Description

522406 &、發明說明（1) 發明所屬技術領域本發明係有關於半導體資料記憶電路裝置與其檢查方法以及挽救此裝置之瑕疵記憶體單元的方法。習知技術圖1 9係表示係以往之半導體資料記憶電路裝置例之裝栽了SRAM核心之系統LSI之構造之方塊圖，在圖19，1〇1係半導體晶片’ 1 0 2係端子（基座）’ 1 0 3係記憶體核心（R核 t)’ 1 0 4係邏輯電路，1 〇 5係切換電路，選擇性切換邏輯電路104和測試動作用之端子202。圖2 0係表示在圖1 9之記憶體核心1 0 3之構造之方塊圖，在圖20，1〇6係由個數為8列及16行之積之記憶體單元構成之記憶體單元陣列，l〇6a係8 X 16 = 128個記憶體單元 (以下稱為「單元」），l〇6b係16條位元線，106c係8條字線，1 07係列解碼器，1 〇8係預充電電路，丨〇9、n 〇係行解碼器，111係每2行之8個2對1多工器，11 2係每4行之4個2 對1解多工器，113係每4行之4個2對1多工器，Π4係每2行之8個感測放大器，115係每2行之8個寫驅動器，Π6係每4 行之4個輸入用緩衝器，11 7係每4行之4個輸出用緩衝器， D〇〜D3係每4行之4個資料輸入接腳，Q〇〜q3係每4行之4個資料輸出接腳。 ' 即，圖20之記憶體單元陣列丨〇 6係8列x 1 6行之構造，而且因輸出入資料之每一位元和4行對應，變成3 2字χ 4位元之構造。

2103-4350-PF；Ahddub.ptd 第6頁 522406 五、發明說明（2) --- 其次說明動作。 =用輸入列解碼器1 07之列位址指定列，利用輸入行解碼Is 1 09、11 〇之行位址指定行後，在寫模式時，來自資料輸入接腳DO〜D3之資料經由輸入用緩衝器116、解多工器 ^ 2#、寫驅動器11 5以及多工器丨丨丨寫入指定列及指定行之單,而在凟模式時’指定列及指定行之單元之資料經由多工器111、感測放大器114、多工器113以及輸出用緩衝器117自資料輸出接腳Q〇〜Q3讀出。圖21係表不在圖丨9之記憶體核心丨〇 3内包含了檢查電路之内部構造之方塊圖，在圖21 , 118係每4個之2對1多工器，119係每4行之4個2對1解多工器，12〇係控制器， 121a、121b係行位址選擇器，122係列位址選擇器， TD0〜TD3係測試用資料輸入接腳，TQ〇〜TQ3係測試用資料輪出接腳。其他之構造和圖2〇之構造相同，以同一符號表示0 其次說明圖21之動作。 j輸入控制器120之動作模式切換信號係一般動作模多之月況，各夕工器118和資料輸入接腳⑽〜⑽ 址選擇器1 2 1 a、1 2 1 b選擇行位讪，别a 、伴订位址，列位址選擇器1 2 2選擇列位址。在此情況，和上述之圖2 〇之動作一樣。而，在輸入控制器1 2 0之動作掇彳\〆你指々*泣、α< 勒彳乍模式切換信號係測試動作杈式之情況，各多工器1丨8和、丨叫

TnQ ^ ^ 才利δ式用資料輸入接腳TD0〜 TD3連接，行位址選擇器121a、κ ^ Λ ^ ζ 1 b選擇測試用行位址，列位址選擇器1 22選擇測試用列位址。

2103-4350-PF;Ahddub.ptd $ 7頁五、發明說明（3) —_—— 在此情、、F jf 定列，利用於i用輸入列解碼器107之測試用列位址指行。在寫楔ίΐ行Γ馬器109、110之測試用行位址指定料經由輸入用緩衝試/資料輸入接腳勝TD3之資驅動器115以及夕\ 6、夕工器118、解多工器112、寫而，在讀模二 U寫入指定列及指定行之單元。器111、、、/^·，指疋列及指定行之單元之資料經由多工出用緩大器114、多工器⑴、解多工器119以。 [Ό 自測试用資料輸出接腳TQ0〜TQ3讀出。 -樣m丨圖2:之測試動作模式’和-般動作模式之情況 -：元:Λ6行之單元構造，而且因輸出入資料之每以==;拾Γ32字x4位元之構造…，二子X4位兀用之檢查程式檢查製造時之動作。發明要解決之課題因以往之半導體資料記憶電構成，在一般動作用之輪中入姑裝置之曰曰片如上述所示測試動作用之輸出人接腳之課題腳多之情況’ I有難確保又’在複數行和一般動作田元對應之情況，測試動作之資料輸出入電路之1位題。勒作時k長’具有製造費用上漲之課又 1立70/子構造不同之久測試動作之課題。冑用上康，而且無法高效率的進行例如在記憶體單元陣列由相同之8列X 8行構成之6 4

522406 五、發明說明（4) 單元構造之情況，在字•位元構造係1 6字X 4位元、3 2字 X 2位元、64字X 1位元之情況，如圖22(1)、（2)、（3)所示，因不良單元之物理性位置不同，需要按照記憶體單元陣列之字•位元構造之檢查演算法，進而也必須按照記憶體單元陣列之字•位元構造開發用以挽救該瑕疵單元之瑕疯單元挽救方法。又，在相同之晶片上具有列數及行數不同之複數記憶體核心之情況，為了製造一個晶片時之動作測試，需要多種檢查程式，具有開發費用（檢查費用）上漲之課題。又，在相同之晶片上具有列數及行數不同之複數記憶體核心而且具有型式不同之記憶體核心之情況，為了製造一個晶片時之動作測試，需要極多種檢查程式，具有開發費用（檢查費用）高漲之課題。又，因以往之半導體資料記憶電路裝置之晶片如上述所示構成，在相同之記憶體核心内設置了用以挽救瑕疵單元之預備記憶體單元陣列之情況，具有無法進行預備記憶體單元陣列之挽救前之測試。又，在記憶體單元陣列之單元之瑕疵由動作速度引起之情況，具有無法得到用以挽救瑕疵單元之預備記憶體單元陣列可消除瑕疵之保證之課題。又，在相同之晶片上具有列數及行數不同之複數記憶體核心之情況，在相同之記憶體核心内設置了用以挽救各自之記憶體單元陣列之瑕疵單元之預備記憶體單元陣列之情況，具有自檢查至挽救為止之處理變得極繁雜而效率降

2103-4350-PF;Ahddub.ptd 第9頁

JZZH-UO 五、發明說明（5) 低之課題本發明為解、、扣、、體資料記憶電路'牡上述之課題，其目的在於彳曰$丨 s 測試之輸出入接腳置與其檢查方法，㉟少了：造；；Π 又，本發明少裝置與其檢查方法目=以；導體資料記… 又，本發明之目的在於=時；Ϊ作測試時間。查程式也可測試。籌化不同之情況用同一檢㈣：：本發明之目的在於得到-種半導" 裝置與其檢查方法，在相同之 ^導體-貝料記憶電路之複數記憶體核心之情況也可;曰ϋ數及行數不同又，本發明夕a<^ 共冋之檢查程式測試。裝置與其檢查方法，在相體資料記憶電路 :複rr::核…具有况，也可對各型式用共同之檢查程式^ β ^ ，置：15:之I的在於得到一種半導體資料記憶電路二用=挽救方法，在相同之記憶體核心内設 $工”挽救瑕疵單元之預備記憶體單元陣列之情況，也可咼效率的挽救瑕疵單元。又，本發，之目的在於得到一種半導體資料記憶電路裝置與其瑕庇單兀的挽救方法，在相同之晶片上具有列數及行數不同之複數記憶體核心之情況，在相同之記憶體心内設置了用以挽救瑕疵單元之預備記憶體單元陣;;時f 2103-4350-PF;Ahddub.ptd 第10頁 ^22406 1、發明說明（6) 可統一並高效率進仃自檢查至挽救為止之解決課題之手段里。若依據本發明記憶體單元陣列，在=1半導體資料記憶電路裝 —列+、Μ如半導體晶片之記憶ρ 置包括·· 八電^複j列及複數行之複數記憶體Ϊ元構：内ί配置成 . 為了叇記憶體單元陣列之一般動朴’身料輪出配體：心内，該記憶體單元陣列之每第—：’配置於該料幹出:之—位元對應之資料輸入線或資料：定之行數用’配置於該記憶體核心元陣列；第-之既定之行數不同之第二 j體：元陣列之匕一位元對應之測試用資料輸入線或測5:配置和各或測試用資料輸出入線。 1則4用資料輪出線若依據本發明，係在半導心之半導體資料記憶電路f f栽複數記憶體核元陣I在各自之記憶體由自J；括：記憶體單數行之複數記憶體單元構成：資料輸出入C复數列及複自之記憶體核…a了該記憶= =各置和各自之一位元對應之設之任意之行數配輸出入線；以及檢查電路==賢料輸出線或資料了製造記憶體單元陣列時之=各=記憶體核心’為資料輸出入電路之-和；該-般動作用之化之各貝枓輸入線或資料輸出線或 8 2103-4350-PF;Ahddub.ptd 第11頁 522406 五、發明說明（7) 輪：入線對應之行數無關，記憶體核心兴用之該記憶 J = ”之每某固定之行數配置各…位元之測試用 ”測試用資料輪出線或測試用資料輸出入線。满赵，依彳本發明，使得記憶體單元陣列之列數及打數在憶：核心係相同，各自之記憶體核心之記憶體？元 ,,.預°又之任意之行數和別的記憶體核心之記憶體單兀陣列=預設之任意之行數不同也可。若依據本發明，使得各自之記憶體核心之記憶體單元 :列之列數及行數之組合和別的記憶體核心之記憶體單元陣列=列數及行數之組合不同也可。、右依據本發明，使得具備預備記憶體單元陣列，設置 ^ ί自之圮憶體核心内，為了挽救在該記憶體核心之記憶 -單7〇陣列之任意行之瑕疵記憶體單元，由和設置於該記憶體核心内之該檢查電路之1位元對應之行數之整數倍之行數構成也可。

若依據本發明，使得記憶體核心分類成多種型式，在各自之記憶體核心之各型式各自之記憶體單元陣列之列數及行數之組合和別的記憶體單元陣列之列數及行數之組合不同，在各自之記憶體核心之各型式該記憶體單元陣列之每預設之任意之行數在資料輸出入電路配置資料輸入線或二貝料輸出線或資料輸出入線，在各自之記憶體核心之各型式，和一般動作用之資料輸出入電路之一位元之各資料輸入線或資料輸出線或資料輸出入線對應之行數無關，記憶體核心共用之該記憶體單元陣列之每某固定之行數在檢查

522406 五、發明說明（8) 路若：i ί ί入線或輪出線或輸出入線對應也可。記憶體ΓίίΓ月在ί:”體資料記憶電路襄置包括：歹j或複數列及複數行之複數 ^由配置成入電路’ A了記憶體單元陣；構，；資料輸出行數配置；元陣列之每第-既= 或資料輸出入線；檢查電路：為；料輪出線每第置於§己憶體核心内’該記憶體單元Γ列母第一既定之行數配置各自之一 =菔早7L陣列之或測試用資料輸出線戋測 70 h °、用資料輪入後罝分陆U 武用資料輸出入線；預供i 2情體。::為了挽救在該記憶體單元陣列之任专行ΐ憶體。己匕體早兀，配置於記憶體核心 ^仃之瑕疵 1位元對應之該記憶體單元陣列之彳_盤由//、該檢查電路之以及切換電路，按照和該資料輪之出仃入數電相路同之，f數構成；該§己憶體單元陣列之行數之單位立元對應之記憶陣列之行切換為該預備；憶單元之記憶體單元陣列，在半導體晶片之 ^電路裴置包括：一列或複數列及複數行之複數記憶體^元^内由配置成入電路，為了記憶體單元陣列之一冓成，資料輪出 , 力又動作，西？罢# 核心内，該記憶體核心之記憶體單元二置於記憶體行數配置和各自之一位元對應之測試用資二J第-既定之用資料輸出線或測試用資料輸出 ^ 輸入線或測試綠，松查電路，為了製 2103-4350-PF;Ahddub.ptd 第13胃 522406 五、發明說明（9) J該記憶體單元陣列時該記憶體單元陣列之每第二既定之行；出入線；預：匕=測ί用資料輸出線或測試用資料輸 2之任意行之瑕疲記憶體單元二己：體早兀位“;陣列時之檢查時和與檢查電路之！一士」f 憶體早元陣列之行數相同之行數槿士換電路，和該記憶體單成，第時切換該記憶體單元陣列之行f =連接，★ 1動作在該第-切換電路處理之行數之單位將路，按照 =之記憶體單元陣列之行切換為該預備;憶體若依據本發明’使得半導體記憶體單元陣％，在半導體晶片電路裝置包括：一列或稷數列及複數行之複數記憶^ ^心内由配置入電路’ $了記憶體單元陣列之一：：：構成；資料輪出核心内，該記憶體核心之記憶體單^ 1 ’配置於記憶體行數配置和各自之—位元對應之 ^之每第-現定之或資料輸出入線；⑥查電路，為了 =線或資料輪出線，之檢查用’酉己置於記憶體核心内：：2憶！單元陣列每第二既定之行數配置各自之一位X:=體單元陣列之 $測：用資料輸出線或測試用資料輪：：=用2輪入線早兀陣列，為了挽救在該記憶體單元、、泉，預備記憶體記憶體單元，配置於記憶體核心内， ^任思行之嘏由和與該檢查電路之 2103-4350-PF;Ahddub.ptd

咖

第14頁 522406 五、發明說明（ίο) 1位元對應之該記憶體單元陣列之行數相同之行數構以及切換電路，按照和該資料輪出入電路之丨位元^二該記憶體單元陣列之行數之單位將具有瑕疵記憶體單'之記憶體單元陣列之行切換為該預備記憶體單元陣列=之因此，可挽救瑕疵單元。又，具有不區別記憶I 一陣列及預備記憶體單元陣列也可進行動作測試，而7^ 備記憶體單元陣列挽救之前也可進行製造時預效果。 α州喊之右依據本發明，也可使得半導 ^ ^ ^ =記憶體單元陣列，在半導體晶片= 輸出入電路，為了記憶體單元陣霉^里貝料㈣核:、内，該記憶體核心之記憶體單=之=於記疋之行數配置和各自之一位元對應之測試用資料:第—既 =式用:料輸出線或測試用資料輪出入線；線或内，該記憶體單元陣列之每第二既：之體核心位凡之測試用資料輸入線或測試用資料輪出自之一料輸出入線；預備記憶體單元陣列了;二“试用資單元陣列之任意行之瑕疵記憶體為了挽救在該記憶體内，由在製造該記憶體單元陣檢3於記憶體核心之1位元對應之該記憶體單元陣列檢查時和與檢查電路成；第-切換電路，和該記憶體單元;數目同之，數構般動作時切換該記憶〗直接連接，在— 干平夕〗之仃，以及第二切換電 2103-4350-PF;Ahddub.ptd 第15頁 522406 五、發明說明（11) 路，按照在該第一切拖雪,々老m 記憶體單元之記情體單_ = J之仃數之單位將具有瑕疵元陣列：行。己體早-陣列之行切換為該預備記憶體單檢查方法，其中月準:f:種f導體資料記憶電路裝置之記憶體核心内由配置成f歹:：早兀陣列’ ☆半導體晶片之體單元構成；準備資料^ 2或稷數列及複數行之複數記憶數配置和各自< i ?早70陣列之每第—之既定之行資料輸出入線資料輸入線或資料輸出線或每和第一之既電路’酉己置於該記憶體核心内’ 自之一位元對應夕二钟不同之第二之既定之行數配置和各或測試用資料出=用資料輸入線或測試用資料輸出線輸入線= ί =、ί;為了經由資料輸出入電路之資料之-般動作，枓輸出入線進行記憶體單元陣列資料輸出線或^二：U之測試用f料輸人線或測試用動作。忒用貝料輸出入線檢查記憶體單元陣列之右依據本發明 # /u 檢查方法，复中 k供一種半導體資料記憶電路裝置之片之複數記憶體枋準備記憶體單元陣列，配置於半導體晶體核心由配置成」^之各自之記憶體核心，在各自之記憶構成；準備資料列或複數列及複數行之複數記憶體單元該記憶體核心之^出入電路，配置於各自之記憶體核心，置和各自之—位圮憶體單元陣列之每預設之任意之行數配 70對應之資料輸入線或資料輸出線或資料 || 2103.4350-PF;Ahddub.ptd 第16頁 522406 五、發明說明（12) 輸出入線；準j肴與該一般動作用線或資料輸出、線核心共用之該言己之一位元之测試用資料輸出入、線或資料輸出線或動作，在各自之入線或測試用資體單元陣列之動若依據本發瑕疯早元挽救方體晶片之記憶體複數記憶體單元憶體核心内，該定之行數配置和出線或資料輸出内，該記憶體單位元之測試用資料輸出入線；準心内，由和與該列之行數相同之之、任意行之瑕疲輸入線或測試用檢查電之資料或資料憶體單用資料 ;為了資料輸記憶體料輸出作。明，提法，其核心0 構成；記憶體各自之入線；元陣列料輸人備預備檢查電行數構記憶體資料輸路，配置輸出入電輸出入線元陣列之輸入線或經由資料出入線進核心經由線或測試於各自之記路之一位元對應之行數每某固定之測試用資料輸出入電路行記憶體單檢查電路之用資料輸出憶體核心，和之各資料輸入無關，記憶體行數配置各自輸出線或測試之資料輸入線元陣列之一般測試用資料輸入線檢查記憶供一種半導體資料記憶電路裝置之中，準備記憶體單元陣列，在半導由配置成一列或複數列及複數行之準備資料輸出入電路，配置於該記核心之記憶體單元陣列之每第一既一位元對應之資料輸入線或資料輸準備檢查電路，配置於記憶體核心之每第二既定之行數配置各自之一線或測試用資料輸出線或測試用資 °己憶體早元陣列，配置於記憶體核路之1位元對應之該記憶體單元陣成；為了檢測在該記憶體單元陣列單元，經由檢查電路之測試用資料出線或測試用資料輸出入線檢查記

^2406 五、發明說明（13) 憶體单元陣列之動竹· A也 —個方塊t彳+ &、f ， w查在該記憶體單元陣列之们万塊之仃檢測到瑕疵記憶體 & π μ 該記憶體單元陣列之瑕痴記憶體草元H’為I挽救在入電路之-位元對應之該記㈣照和該：貝料輸出有瑕疵記憶體單元之記伊體單:70陣列之行數單位將具為該預備記憶體單元陣之行之-個方塊切換若依據本發明，提供一種瑕疵單元挽救方法，且中，m =導體_貝料記憶電路裝置之體晶片之記憶體核心丄：：二己憶體單元陣列，在半導複數記憶體單元構成；準備』二或^數列及複數行之體核心内，該記憶體核心之體？ 1路，配置於記憶之行數配置和各自之一位开=體早70陣列之每第一既定試用資料輸出線或測試用資則試用資料輸入線或測配置於記憶體核心内…己;準備檢查電路，行數配置各自H ，单70陣列之每第二既定之輸出線或測試用資料C:::用：料輸入線或測試用資料己憶體核心内’由在製造該記憶體單元陣列列之行數相同夕—=電對應之該記憶體單元陣 00 _ 〇仃數構成；準備第一切換電路，和該記憶早7L歹IJ直接連接’切換該；該記憶體單元陣列之任意行之瑕二以元為i 輸出線或！查在該記憶體單元陣列“個；塊之行檢測：瑕：：：：第18頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（14) 單元之情況，為了挽救在該記單元，按照在該第一切換電 ^體早70陣列之瑕疵記憶體記憶體單元之記憶體單元陣处理之行數單位將具有瑕疵備記憶體單元陣列之行之一個之行之一個方塊切換為該預方塊。右依據本發明’提供一藉生、兹瑕疵單元挽救方法，苴中，進導體資料記憶電路裝置之體晶片之記憶體核心内由配置=憶體單元陣列，在半導複數記憶體單元構成；準備資二，或複數列及複數行之憶體核心内，該記憶體單= —出=路：配置於該記和各自之一位元對應之資料輪=第既疋之仃數配置出入線；準備檢查電路，配資料輸出線或資料輸單元陣列之每比第一既定之行數核心内’該記憶體和各自之-位元對應之測試用資二—既定，订數配置出線或測試用資料輸出入線；準備^ =線或測試用資料輸配置於記憶體核心由和該記憶體單元陣列’ 記憶體單元陣列之行數之整數^電，之1位元對應之該該記憶體單元陣列之任意行之瑕：5構巧，▲了檢測在電路之測試用資料輸入線或測 ^ ^體單兀’經由檢查料輸出入線檢查記憶體單元陣列：：：輸出線或測試用資記憶體單元陣列之_個方塊 ^，在動作檢查在該情況，為了挽救在該記憶體單元=到瑕疫記憶體單元之按照和該檢查電路之一位元對應一之瑕疵挹憶體單元，憶體單元之該記憶體單元陣列之仃數單位將具有瑕疵記預備記憶體單元陣列之行之一個方丁塊^一個方塊切換為該

2103-4350-PF;Ahddub.ptd 第19頁 522406 五、發明說明（15) ~ 若依據本發明，提供一種半導體資料記憶電路裝置之瑕疯單元挽救方法，該半導體資料記憶電路裝置在半導體晶片上裝載複數記憶體核心，其中，準備記憶體單元陣列，在半導體晶片之複數記憶體核心之各自之記憶體核心由配置成一列或複數列及複數行之複數記憶體單元構成，使得各自之列數及行數不同；準備資料輸出入電路，配置於各自之記憶體核心，為了該記憶體單元陣列之一般動作用’该記憶體核心之記憶體單元陣列之每預設之任意之行各自之一位元對應之資料輸入線或資料輸“或貧村輸出入線；準備檢查電路，配置於各自之記憶體核 3用ί工製造記憶體單元陣列時之檢查用，和與ί 一般動之，料輸出入電路之一位元之各資料輸入線或資 1 ^身料輸出入線對應之行數無關，記憶體用^ 該，憶體單元陣列之每某固定之行數配置各自‘一ς用之測f用資料輸入線或測試用資料輸出線或測試用資料^ 、早備預備圯憶體單元陣列，設置於各自之記传骑# :之瑕，”免救在該記憶體核心之記憶體單元陣列：任‘ ^ 4 70對應之行數之整數倍之行數構成；*姓—

:記：=…己憶體單元陣列具有瑕疵記憶體單元之V 單元陣列，挽救在該特定之 μ體早元陣列之瑕疵記憶體單元。發明之實施例

522406 五、發明說明（16) 實施例1 圖1係表示本發明之實施例1之記憶體核心之内部構造 =方塊圖，在圖1，1係由個數為8列及1 6行之積之記憶體早几構成之記憶體單元陣列，丨a係8 X丨6 =丨28個記憶體單 =(以下稱為「單元」），1 b係1 6條位元線，1 c係8條字 ^ — 2，列解碼器，3係預充電電路，4、5係行解碼器，6 f母2行之8個2對1多工器，7係每4行之4個2則解多工 =^係^每4行之4個2對1多工器，9係每2行之8個感測放大 /係每2仃之8個寫驅動器，11係6個輸入用緩衝器，狄個輸出用緩衝器，13係每2行之8個2對1多工器，Η 解=行=選Γ，16係列位址選擇器，17係資：二係每8行之2個4對1多工器，侧用資^=，QG〜Q3係資料輸出接腳，TDG、TD1係測試用U入接腳，TQ0、TQ1係測試用資料輸出接腳。匕外’在圖1，關於記憶體單元陣構成輸出入電路，關於記憶體單成檢查電路…將來自資料輸入接的構單元陣m後將來自記憶體單元陣列===記憶體接腳之構造都構成資料輸出入電路。又，、=貝料輪出料輸入接腳之測試用資料導向記憶體單元^^自測試用資 5己憶體I元陣m之f料導向測後將來自 =成檢查電路。這一點在別的實施接：之構造動作說明得知各個構造相當於資料輸出入電路了檢查因電由第21頁 2103-4350-PF;Ahddub.ptd 3ZZ4U0 五、發明說明（17) 細說明路’或者兼具雙方之電路，省略詳其次說明動作 # 在輸入控制器1 4之動作模★ 之情況，8個多工器1 3經由輪:田刀,信號係一般動作模式資料輸入接腳DO〜D3連接，行# 緩衝器11及解多工器7和列位址選擇器1 6選擇列位址。選擇器1 5選擇行位址，在此情況，利用輸入列解碼器2 用輸入行解碼器4、行解碼器5 ° /疋列，利時，來自資料輸入接腳D〇〜D3之資订立址心疋仃。在寫模式 11、解多工器7、多工器13、=經由輸入用緩衝器社— 寫驅動器10以及多工器6宜 W列及指定行之單元。而，在讀模式時，指夕U入 =元之資料經由多工器6、感測放大器9、多工別以定及輸出用緩衝器12自資料輪出接_0〜Q3讀出。158从在輸入控制器14之動作模式切換二情和第i至第8行對應之4個多工器13與作棋式輸入接腳TD0連接，和第9至第16行對應之4個多工器丨貝= =試用資料輸入接腳TD1連接，行位址選擇器15選擇測:式用仃位址，列位址選擇器16選擇測試用列位址❶ °式在此情況，利用輸入列解碼器2之测試用列位址指列，利用輸入行解碼器4、測試用行解碼器17之 = τΐ址t行。在寫模式時，來自測試用資料輸入接腳 0、TD1之測試用資料經由輸入用緩衝器〗丨、寫驅動器1〇 =及多工器6寫入指定列及指定行之單元盗。丨3、而，在讀模式時，指定列及指定行之單元之資料經由第22頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（18) 多工益6、感測放大器9、多工器i 8以及輸出用緩衝器ι 2自測試用資料輸出接腳TQ〇、TQ1讀出。即，在本實施例1，記憶體單元陣列丨之4行和一般動作之資料輸出入電路之1位元對應，記憶體單元陣列丨之8 行和測試動作之檢查電路之1位元對應。如以上所示，若依據本實施例丨，具有記憶體單元陣 ―，在半導體晶片之記憶體核心内由配置成複數列及複 =之=記憶體單元構成；資料輸出入電路，為了記憶單元陣列1之每4行配置-位元°次\餅核办心内形成，記憶體 IV «仏太+ Γ I 位兀貝枓所需之資料輸出入線；二了製造記憶體單元陣列時之檢查用，在 =體核心内形成，記憶體單元陣列（之 :料：需則試用資料輸出入線。因&，因測試用資料：出=線之線數為資料輸“線之線數之—I，得到測试動作用之輸出入接腳之效果。實施例2 圖2係表示本發明之眚# ^ 10 之方塊圖，在圖2，關於Λ記憶體核心之内部構造資料輸出入電路之構般動作時之但，本實施例2，測試用之檢查 ==構=。_ ^ 'ά- οΤΠΠ ΎΤ\η - t 风馬將2订$又為1位凡之構造。TD0〜TD7係測試用資料蚣 ^ 70 用資料輸出接腳。該測試用’腳’ ”7係測試出用緩衝器12和8個感測放大貝二=接腳TQ0,經由輸其次說明動作。 °

522406 五、發明說明（19) 在輸入控制器1 4之動作模式切換信號係一般動作模之情况，8個多工器1 3經由輸入用緩衝器丨丨及解多工器7 資料輸入接腳DO〜D3連接。因此，在此情況，動作和實施例1的相同。即，在寫模式時，來自資料輸入接腳⑽〜D 3 資料經由輸入用緩衝、解多工器7、多工器13、，器0以及多工器6寫入指定列及指定行之單元。而·、，、在項模式時’ ^曰疋列及指定行之單元之資料經由多工器6、感測放大器9、多工器8以及輸出用緩衝器12自資腳Q0〜Q3讀出。 ®接在輸入控制器14之動作模式切換信號係測試動作模式之情況，8個多工器1 3經由輸入用緩衝器丨丨和測試用資 ^接腳TD0〜TD7連接。因此，在寫模式時，來自測試用貝料輸入，腳TD0〜TD7之測試用資料經由輸入用緩衝器 11、多工器1 3、寫驅動器i 〇以及多工器6寫入指定列及指 i行之單元。而，在讀模式時，指定列及指定行之單元之 ^料經由多工器6、感測放大器9以及輸出用緩衝器丨2自測試用資料輸出接腳TQ0〜TQ7讀出。即，在本實施例2，記憶體單元陣列丨之4行和一般動作之負料輸出入電路之丨位元對應，記憶體單元陣列1之2 行和測試動作之檢查電路之1位元對應。如以上所示，若依據本實施例1，具有記憶體單元陣列I，在半導體晶片之記憶體核心内由配置成複數列及複數！!之複數記憶體單元構成；資料輸出入電路，為了記憶體單70陣列1之一般動作，在記憶體核心内形成，記憶體

522406 五、發明說明（20) 單元陣列1之每4行配詈一位开咨柯& ^ 以及檢杳雷1 ^ 、’斤為之資料輸出入線；以及k查電路’為了製造記憶體單元陣列時 =憶體核心内形成，記憶體單元陣列(之每2行配置：：身料所需之測試用資料輸出入線。一 =單元數變多’得到製造時可縮短動作測試==隐實施例3 在本實施例3 ’表示記憶體單元陣列，一. 般動作用資料輸出入電路採用3 。檢查電路之構造相同之例子：各；广二但是實施例2已說明而省略說明，關/ = °關於圖2，因在作。 U及圖4說明構造及動在圖3，記憶體單元陣列1、及試用資料輸入接腳TD0〜TD7、意體早兀陣列1和測 7之連接關係和圖2之構造相同、。:用係貝料輸出接賴。〜TQn 之8行對應之2個4對丨解多工器 2和記憶體單元陣列1 之8行對應之2個4對！多工器；D =和記憶體單元陣列1 及係資料輸出接腳。 1係資料輸入接腳，Q0 其次說明動作。在輸入控制器丨4之動作模式之情況，8個多工器13經由解多工。k唬係一般動作模式 DO、D1連接。在寫模盗？和資料輸入接腳料經由輸入用緩衝器u、料輸入接腳D〇及D1之資解夕工盗19、多工器13、寫驅動 2103-4350-PF;Ahddub.ptd 第25頁 522406 五、發明說明（21) _ ‘單？及夕工益6寫入§己憶體單元陣列1之指定列及护定一 =::。而’在讀模式時，記憶體單元陣列，疋仃 2: 2之資料經由多工器6、感測放大器：Λ二 2〇以2出用緩衝器12自資料輸出接腳 … 之情況，動作和圖2之情況相動作模式 =資，接腳TD◦，之測試用資以;工衝器11、多工器13、寫驅動器1〇以輸^用緩及指定行之單元…在讀模式時，指定列及寫二指定列 ^資料經由多1器6、感測放大器9以及輸行，單自測忒用資料輸出接腳TQ0〜TQ7讀出。緩衝器12 ^圖4 1)0〜1)7係資料輸入接腳，Q0〜Q7係眘祖&山腳。因-般動作用資料輸出 y、貝枓輸出接陣列1之2行對應，木兩並―电峪之1位70和記憶體單元之解多工器7及一多工：8 及圖3之行解碼器5、在圖2 2。。關於其他之構：；二圖3之解多工器19及多工器其次說明動：圖圖3之情況相同。之情i輸=之式切換信號係-般動作模式由輸入用緩衝^^枓輸入接腳D〇〜D7之資料經寫入記怜ii 器13、寫驅動器1〇以及多工器6 讀模式；指定列及指定行之單元。而，在資料經由多：二體、早二陣：1，… 料輸出接腳Q0〜…讀1二大159以及輸出用緩衝器12自資 2103-4350>PF；Ahddub.ptd 第26頁 522406 五、發明說明（22) 在輸入控制器1 4之動作模式切換 j況’動作和圖2及圖3之情況相同：；，在=:式列及指定行之單元。而，在則试二貝枓寫入指定 ^ ^ ^ ^ A 貝模式時’指定列及指定杆夕貝蚪自測試用資料輸出接腳TQ〇〜tq7讀出。之“立元圖』“圖3以及圖4之一般動作時之資料輸出入電路 i位广各自和記憶體單元陣列i之4行、8行以及2行對 f β’4Ϊ圖2、圖3以及圖4之位元/字之構造為32字χ4 圖Γ圖3^2位兀以及16字Χ8位元之單元構造。而，在 Γ體單=圖4之製造時之動作檢查電路之1位元都和= 憶體早7C陣列1之2行對應。則如Λ上道所/1依據本實施例3 ’具有記憶體單元陣數/ -晶片之記憶體核心内由配置成複數列及複 ϊ;=己憶體翠元構成；資料輸出入電路，為了記憶 !=一般動作，在記憶體核心内形成，記憶體早之每任意行數（例如每4行、8行或2行）配置一位兀貝枓所需之資料輸出入線；以及檢查電路，不管為了記憶體單元陣列！之測試動作用而在記憶體核心内形成之和 ^動作時之資料輸出入電路之一位元之各輸出入線對應之行數，為了製造5己憶體單元陣列時之檢查用，在記憶體核心内形成，記憶體單元陣列丨之每固定之行數（例如每2 行）配置一位元資料所需之測試用資料輸出入線。因此，得到在係列/行構造相同但是位元/字構造不同之情況也可用同一檢查程式進行製造時之動作檢查之效果。 522406 五、發明說明（23) 實施例4 圖5 ( 1 )在概念上表示記憶體核心之構造例，在圖 5 ( 1 )，1 - 1〜1 - 4係4個記憶體核心。各記憶體核心之列數及行數不同。即’記憶體核心1 - 1用由4列及4行組成之1 6個單元數構成，記憶體核心1 - 2用由4列及8行組成之3 2個單元數構成，記憶體核心卜3用由8列及4行組成之32個單元數構成，記憶體核心1-4用由8列及8行組成之64個單元數構成。因此，最大列數係8，最大行數係8。圖5 ( 2 )在概念上表示本發明之實施例4之記憶體核心之構造，21-；1〜21-3係實際上不存之虛擬記憶體單元陣列。依照在圖5 ( 1 )之最大列數及最大行數附加該虛擬記憶體單元陣列2 1-1〜2卜3。但，因記憶體核心卜4本來就是g 大列數（8列）及最大行數（8行），不附加虛擬記憶體單元列。結果，利用所附加之虛擬記憶體單元陣列可將全記憶體核心看成都是8列及8行。成η因ί杰=列數及行數不同之複數記憶體核心，可構士同-檢查電路。纟此情況’就完全忽冓陣列之檢查結果。屣擬忑體早兀如以上所不，右依據本實施例4，在— 裝載由*同之列數及行數之積之記憶體 +導體曰曰片記憶體核心卜1至1-4之情況，統一全數、、且成之複數查電路之構造(不管和一般動作時用°之§己憶體核心之檢元對應之行數，和檢查電路之“立：；；；出入電路之1位記憶體核心相同）。因而’設想全部之ς憶

522406 五、發明說明（24) 列數及最大行數之虛擬記憶體核心，將全部之記憶體核心看成該同一構造之虛擬記憶體核心，全部可用共同之檢查程式進行製造時之動作檢查（但，這係概念性的，在只有虛擬記憶體單元陣列之行，檢查電路不存在）。圖6 (1)在概念上表示2種型式之記憶體核心之構造例，圖6 ( 2 )在概念上表示按照本發明之實施例4之變化形態之2種型式之記憶體核心之構造例。在圖6(1 )，1-54-8 係單埠型式A之4個記憶體核心，卜9〜卜11係雙埠型式b之3 個記憶體核心。在單埠型式A之記憶體核心卜5〜卜8，列數及行數不同。即，記憶體核心1 - 5用由4列及8行組成之3 2個單元數構成’記憶體核心1 _ 6用由8列及4行組成之3 2個單元數構成，記憶體核心卜7用由4列及4行組成之1 6個單元數構成，記憶體核心卜8用由8列及8行組成之64個單元數構成。因此，單埠型式A之最大列數係8，最大行數係8。一樣的’在雙埠型式B之記憶體核心卜9〜卜11，列數及行數不同。即，記憶體核心：1 -9用由8列及2行組成之1 6 個單元數構成，記憶體核心卜1 〇用由4列及4行組成之1 6個單元數構成，記憶體核心1 — 1 1用由4列及2行組成之8個單元數構成。因此，雙埠型式B之最大列數係8，最大行數係在圖6(2) ’21-5〜21-11係實際上不存在之虛擬單元。依照在圖6 (1)之各組之最大列數及最大行數附加該虛擬單元。但，組A之記憶體核心ι_8因本來就是最大列數（8列）

2103-4350-PF；Ahddub.ptd 522406 五、發明說明（25) 及最大行數（8行）’不附加虛擬單元。結果，附加了虛擬單元之虛擬記憶體核心在組A看成8列及8行，在組B看成8 列及4行。因此，和圖5之情況一樣，在各組存在型式不同之記憶體核心之情況，對於列數及行數不同之複數記憶體核心，可就各組即型式構成同一檢查電路。在此情況，也就完全忽略虛擬單元之檢查結果。如以上所示，若依據本實施例4，如圖6〇)所示，在一個半導體晶片裝載複數有2種型式、不同之列數、行數之記憶體核心之情況，按照型式分成組成組4、組B。然後，在各自之組内統一全部之記憶體核心之檢查電路之構造（不管和一般動作時用資料輸出入電路之丨位元對應之行數，和檢查電路之丨位元對應之行數在全部之記憶體核心相同）。因而，在組奴1—5〜1一8)及組8(1—9〜1一11)各自設想最大列數及最大行數之虛擬記憶體核心， ^ 核心看成該同一構造之虛擬記憶體核心、，各二= 檢查程式進行製造時之動作檢查（但，這係概念性的，在只有虛擬記憶體單元陣列之行，檢查電路實施例5 番^丨i 表示本發明之實施例5之半導體資料記憶電路裝情體單在圖7,1係記憶體單元陣列，18係構成記元，22係具有4行之第-方塊及4行之 1之一且有瑕、^•預^備記憶體單元陣列，23係將記憶體單元陣列有瑕疵早元之4行之方塊切換為預備記憶體單元陣列麵第30頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（26) 2 2之4行之方塊之切換電路。1 電路及檢查電路和圖1所示’、二他之構造之資料輸出入包圍之範圍之構造。和圖丨之生成為追加了以虛線所示，而且省略說明。又，雖然在^相=的以同-符號表記憶體核心内設置列解碼写、_ 禾不，和圖1 一樣的在圖8(1)在概念上表示：圖厂之解二器、控制器等。陣列1及一般動作用資料輪出a 之記憶體單元 8(2)在概念上表示在記憶體二：之流程’圖之情況之記憶體單元陣列丨、 j J 1内^測到瑕疵單元一般動作用資料輸出入電路之資備C憶★體單元陣列22以及例子，一般動作時係將4行作貝丨=之流程。在圖7、圖8之造。又，製造時之動作測試時，檢S二32字X 4位元之構元之構造，此外，因附加動作二，路係將8行作為1位之預備記憶體單元陣列位元之行數又，切換電路23將一般動作日4知a 位兀之構造。位元之行數作為一個方：：： =資；：出入電路之1 列22變成2挽救方塊之構造。預備冗憶體單兀陣其次說明動作。測纟式動作之結果，在記 <陪@ — 土行，在隨m 田ί 車列1之第6行及第16 灯在圖8(2)所不之黑色部分檢測到瑕疵單元之巧上未不之控制器供給切換電路23修復碼，對預^纪皁兀陣觸之方塊按照4行單位切換具有瑕疵單元之γ 塊’挽救記憶體單元陣列i。在此情況，資料輸入腳m、_換至第3方塊，資料輸人、出接_、的切換第31頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（27) 至預備記憶體單元陣列22之第1方塊，資料私 D3、Q3切換至預傷# p触口〇 — ;、輪入、出接腳預備圮憶體早疋陣列22之第2方塊。击以上所示，若依據本實施例5，因具有汴愔舻抑一陣列1，在本莫雜Θ u i ^ ’ 5己憶體早70 複數行之複數記憶體單元構成；資料内由配置成複數列及憶體單元陣列1之一加紅1 ,貝针私出入電路，為了記 ^ . 般動作，在記憶體核心内形$ , % 之每第一既定之行數(每4行)配置:成位元7料二：之-貝料輸出入線；檢查電路，為了製造記憶體單元陣之一：檢查用’在記憶體核心内形成，記憶體；行數(每8行)配置一位元資料所需之測試用貝枓輸出入線；預備記憶體單元陣憶體單元陣列1之任音行之瑕一為了挽救在呂己心内來& i ^ 〜丁瑕疵0己隐體早70，在記憶體核杳電路之丨’位元對雁造記憶體單元陣列時之動作測試時和檢路之1位兀對應之記憶體單元陣列1之行數相同之行數構成，以及切換電路23，在記憶體單元陣列丨之一般動作，按照和資料輪出入電路之1位元對應之記憶體單元陣列之行數之單位將具有瑕疵記憶體單元之記憶體單元陣列 1 一之行切換為預備記憶體單元陣列22之行，可挽救瑕疵單兀。又，也可不區別記憶體單元陣列1及預備記憶體單元，列2,的進r製造時之動作測試，而且也可在預備記憶體早π陣列22挽救之前進行動作測試，挽救效率提高。圖9係表示本發明之實施例5之半導體資料記憶電路裝置之別/列之方塊圖，在圖9，6係設於靠近記憶體單元陣列 1側之多工器（第一切換電路），24係將記憶體單元陣列i之

2103-4350-PF;Ahddub.ptd 第32頁 522406 五、發明說明（28) 的7;資:單?:一接接切換為記：預備記憶體單元障二二元料和輸_出之連接或腳之連接之切換電路(第二切換電路）。關十於貝Ί出广接 6之別的構造之資料輸出入電多工器相同’以同-符號表示，省略說明檢。查電路，和圖7所示的陳列二1〇(?在概念上表示在圖9之構造之中之記情體™ 陣列1及一般動作用資料輸出入 °己隐體早元 ^〇(2) ^ ^ ^ ^ 9 . # 測：瑕疵單元之情況之記憶體單元陣m、預備記5 早：陣列22以及一般動作用資料輸出' ^二圖心例子一般動作時她行二科位之，輸出入電路之動作測試時，資料測試時相當二位1為：元之構造’此外1附加動作成64字x3/ 之行數之預備記憶體單元陣肋，變 r . 70之構造。又，切換電路24將和用靠近記，卜因之此多工：切㈣塊之構造因此’預備記憶體單元陣列22變成4挽救方其次說明動作。行、^ 5式動作之結果，在記憶體單元陣列1之第4行、第7 = 9订及第1 6行’在圖1 〇 ( 2 )所示之黑色部分檢測到瑕 :早圖上未示之Λ制器供給切換電路24修復單位將具有瑕疯早元之方塊切換為預備記憶 _丨第33頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（29) 一 ·~- 體單το陣列22之方塊，挽救記憶體單元陣列1。如以上所示，若依據本實施例5，因具有記憶體單元陣列1，在半導體晶片之記憶體核心内由配置成複數列及複數f之複數記憶體單元構成；資料輸出入電路，為了記隱ί單元陣列1之一般動作，在記憶體核心内形成，記憶體皁元陣列1之每第一既定之行數（每4行）配置一位元資料所需之資料輸出入線；檢查電路，為了製造記憶體單元陣列，之檢查用，在記憶體核心内形成，記憶體單元陣列i ΐ ί第二既定之行數（每8行）配置一位元資料所需之測試用貝巧輸出入線；預備記憶體單元陣列22，為了挽救在記憶體單元陣列1之任意行之瑕疵記憶體單元，在記憔體核 =内形成，由在製造記憶體單元陣列時之動作測試'時和檢查電路之1位元對應之記憶體單元陣列丨之行數相同之行數構成；=及切換電路24，按照用靠近記憶體單元陣列1側 ^夕工器6切換之行數（2行）將具有瑕疵單元之記憶體單元陣列1之行切換為預備記憶體單元陣列2 2之行，可挽救瑕疵單元。又，藉著也可不區別記憶體單元陣列丨及憶體單元陣列22的進行動作測試，而且也可在預備記憶體單元陣列22挽救之前進行動作測試，得到挽救效率提g之效果。此外，因挽救方塊數多，得到挽救效率可更提高之效果。實施例6 圖11係表示本發明之實施例6之半導體資料記憶電路裝置之構造之方塊圖。在圖U，和圖2之構造相同二以同

522406 五、發明說明（30) 一符號表示，主要說明單元陣列1之兩側所追加^之曰2不同之部分。22係在記憶體照用靠近記憶體單元陣預備記憶體單元陣列，25係按記憶體單元陣列1切檢1側之多工器切換之行數單位將路，TD0〜TD9係輪出資粗備記憶體單元陣列之切換電係輸出資料之测試用、次粗’則試用資料輸入接腳，TQ0〜TQ9 設置了在圖2之列解輪出接腳。又’雖然圖上未示，圖1仙、體單元陣列1、預備記憶體單元;在二!、之構造之中之記憶路之資料之流程。在圖u 車例:及資料輸出入電輸出入電路之丨位元和記憶體單1例列^^ —般動作用資料動作時係32字>< 4位元之構造 =]1之4行對應，-般單元陣列1之2行對應，預備記憶體單電^之1位元和記憶體電路之1位元對應之記憶體單元陣歹〇因附加和檢查圖11之情況為2倍之記憶體單元車仃之整數倍，在時㈣字“0位元之構造。早又'陣挽列用靠近記憶體單元陣歹"側之多工挽二時：之，換單位係將為-個方塊切換。因此，預備° :t仃數(2行)作救方塊之構造。頂備。己隱體早疋陣列22變成2挽其次說明動作。在輸入圖上未示之控制器之動動作模式之情況，和圖2之動作一祥模式切換^號係一般資料輸入接聊〜D3之資料經由輪二用時解” 器7、切換電路™3、寫驅；==多器Γ寫 522406 五發明說明（31) 入指定列及指定杆扣— 定行之單元之資料I ^。抑，在讀模式時，指定列及指 25、多工琴8以及仏災由夕工器6、感測放大器9、切換電路出。夕心及輪出用緩衝器12自資料輸出接腳

情況在ίΐΠϊ之：ΐ模式切換信號係測試動作模式之 1。位元之二ί!，來自測試用資料輸人接_〇，9之 s 1 = 4 °式用資料經由輸入用緩衝器i i、客τ , Q ’動器10以及多工器6寫入指定列及 '、寫，而，在讀模式時，在記憶體單元陣列 ^及指定行之單元之測試用資二心= 器9、容τ_哭1 qy丄裔b、象測放大夕器1 3 乂及輸出用緩衝器1 2自測試用資料& φ & 腳TQ0〜TQg讀出。曰硐忒用貝枓輸出接測4動作之結果，在記憶體單元陣^ ^ ^ ^ ^ ^ ^ ^

=瑕疵早兀之情況，自圖上未示之控制器供給切換電路25 :復碼二按照2行單位將具有瑕疵單元之方塊切換為預備記憶體單元陣列22之方塊，挽救記憶體單元陣列i。在此情況’因預備記憶體單元陣列22配置於兩側，切換電路25 及解夕工器7向左右各挪移1位元後連接，感測放大器9及切換電路2 5也向左右各挪移1位元後連接。如以上所示，若依據本實施例6，因具有記憶體單元陣列1 ’在半導體晶片之記憶體核心内由配置成複數列及複數行之複數記憶體單元構成；資料輸出入電路，為了記憶體單元陣列1之一般動作，在記憶體核心内形成，記憶

2103-4350-PF;Ahddub.ptd

522406 五、發明說明（32) ___^ 體單元陣列1之每第一既定之行數所需之資料輸出入線；檢查電路卩）配置-位元資料列時之檢查用，在記憶龍心内形：了製；二己憶體單元陣之行數⑴于)配置—位所數？之第二既定線；預備記憶體單元陣列22，二之挽，= 1之任意行之瑕疵記憶體單元，在"°思_單兀陣列和檢查電路之"立元對應之記憶體單己=心内形成’由元陣列側之多工器可切換之行數按將且用罪近記憶體單元之記憶體單元陣列之行切換為預備憶體單行，可挽救瑕疯單元。預備^體早心車列之又，藉著可不區別記憶體單元陳Μ 元陣歹m的進行製造時之動作“I1及預備記憶體單陣列挽救之前進行測試。又，。電：以備單元之電路元件數比一般動作用資料輪出入電路的少檢；核心之動作速度在動作測試時比較快。因❿，因能：：動作時或更快之動作速度測試’關於由動作瑕疵也可挽救。又^ W起急實施例7 圖1 3係在概念上表示本發明之實施例7之半導體資料記憶電路裝置之構造之圖，1係在同一半導體晶片上所形成之4個記憶體單兀陣列，6係和記憶體單元陣列i之2行對應之多工器’ 2 6係由感測放大器、寫驅動器、多工写、解

522406 發明說明（33) 多工器、輸入用緩衝器、輪出 d/〇)電路，DO〜Dn(ni 出用緩衝盗專構成之輸出入 η〇.〇ηΓ „ _ ( 3 7 M)係資料輸入接腳，㈧Qn(n = 3、7、1)資料輸出接腳。由圖1 3得知，4個記恃辦时—土雖然圖上未示，設置指定：V‘二大之=6。此外’ 凡之列解碼器、行解碼器、選擇器等電路。篮早瑕庇^1-4係ί圖13之構造追加了挽救記憶體單元陣列1之救電路之圖。22係配置於記憶體單元陣m

備Ji::,記憶體單元陣列1之列數一樣及4行之預 ::己,體早兀陣列。其他之構造基本上和圖13相同， =二所追加之預備記憶體單元陣列22對電路26。又，雖然圖上未示，設置指定在記及隐體早疋陣列1、預備記憶體單元陣列22之記憶體單元之解碼器、行解碼器、選擇器等電路。

圖1 5至圖1 8係在圖14之構造再在理論上追加卢憶體單元陣列之在製造時之動作測試之印象圖，21 ^所追加之虛擬記憶體單元陣列，TD0〜TD9係測試用資料輸入腳’ TQ0〜TQ9係測試用資料輸出接腳。由圖15至圖18得知’追加了虛擬記憶體單元陣列之結果，虛擬上看成于全列數8及行數20之構造。此外，在圖丨5及圖丨7，以虛線王所^ 包圍之資料輸出入電路因對應之記憶體單元全部係虛擬的’係實際上不存在之虛擬資料輸出入電路。其次說明動作。

522406

發明說明（34) 在輸入圖上未示之拉告丨丨動作模式之情況，*圖13所；：模式切換信號係-般料輸入接腳DO〜Dn輸入和各，己_ ^ ’在寫模式時，自資位元(…、"之資：= :列1對應之(n⑴ 在讀模式時，來自記憶體單元陣丁^早兀。而，單元之資料經由多工器6及資斜私]山之扣疋列及指定行之接腳Q0〜Qn(n = 3、7、1)讀出、。⑥入電路26自資料輸出 Μ在ί广控制器之動作模式切換信號係測試動作模犬之情況，圖15至圖18，都在寫之 J «DO TD9 . „ t ,4 ^ W寫入指定列及指定行之單元。而， =及夕工列及指定行之單元之資料經由多6、:二=2，指定路26自測試用資料輸出接腳tQ〇〜tq;讀出二=入電士 =在記憶體單元陣列1之單元檢測到瑕庇之di 有该：疲單元之2行切換為預備記憶體單元陣列二之將：。 m :上所不’若依據本實施例7，在-個半導體二自之列數及行數不同之複數記：導體“ 心，統一和^查電路之記憶體核元陣列22之行數)之記憶體單備記憶體單心由配置成複數列及複數行之複數記憶m 輸出入電路，為了記憶體單％構成；—貝料體核心内形成，記憶體單元陣列Λ;既=數(在二

I圓 2103-4350-PF;Ahddub.ptd

第39頁 522406 五、發明說明（35) 配置一位元資料所需之資料輸出入線；檢查電路，為了製造=憶體單元陣列時之檢查用，在記憶體核心内形成，和在貝料輸出入電路之既定之行數無關，對於全部之記憶體核〜每固定之行數配置一位元資料所需之測試用資料輸出 ^線；以及預備記憶體單元陣列22，為了挽救在記憶體單兀陣列1之任意行之瑕疵記憶體單元，設置於記憶體核心内’由和檢查電路之1位元對應之行數之整數倍之行數構 ^、；製造時之動作檢查可將全部之記憶體核心看成同一構造測試，又，在全部之記憶體核心可用同一演算法挽救。即係在半導體晶片上裝載複數列數及行數、位元數、字數 =同之記憶體核心之情況，也藉著統一動作測試用出入電路、預備記憶體單元陣列之構造’自製造測試至挽救為止在全部之記憶體核心可統— ' 算法進行。幻用相同之演此外，對於和一位元之輸出入線對應之情述各實施例，但是在和一位元之輸入線或輪出線^ 了上況也可一樣的適用。、、t應之情發明之效果線或資料鉍

2103-4350-PF;Ahddub.ptd 第40頁

若依據本發明，因半導體資料記憶電路體單元陣列，在半導體晶片之記憶體核心内由備記憶或複數列及複數行之複數記憶體單元構成；成一列路，為了該記憶體單元陣列之—般動作用，配=輪出入電體核心内，該記憶體單元陣列之每第一之既…於該記憶和各自之一位元對應之資料輸人線或資料彳j數配I 522406

及檢查電路於該記憶體之行數不同之測試用資出入線；在況，具有可第一之既定縮短製造時本發明，係資料記憶電之記憶體核體單元構成 ’為了該記記憶體單元元對應之資檢查電路，元陣列時之之一位元之應之行數無某固定之行試用資料輪查程式進行本發明，因心係相同，記憶體單元記憶體單元定之行數配測試用資料之行數比第作用之輸出一之既定之時間之效果片上裝載複各自具備記一列或複數入電路，配列之一般動設之任意之資料輸出線之記憶體核與該一般動線或資料輸核心共用之之一位元之用資料輸出作檢查之效陣列之列數體核心之記出入線；以查用，配置第一之既定一位元對應试用資料輸行數多之情果。又，在況，具有可若依據心之半導體列，在各自之複數記憶記憶體核心憶體核心之各自之一位入線；以及造記憶體單輸出入電路輸出入線對元陣列之每輸入線或測可用同一檢若依據數記憶體核 ’為了製造核心内，該之第二之既料輸入線或第二之既定減少測試動之行數比第之動作測試在半導體晶路襞置，因心由配置成 :資料輸出憶體單元陣陣列之每預料輸入線或配置於各自檢查用，和各資料輸入關’記憶體數配置各自出線或測試製造時之動記憶體單元各自之記憶陣列時之檢陣列之每和置和各自之輸出線或測一之既定之入接腳之效行數少之情〇數記憶體核憶體單元陣列及複數行置於各自之作用，該記行數配置和或資料輸出心’為了製作用之資料出線或資料該記憶體單測試用資料入線；具有果。及行數在複憶體單元陣

522406 五、發明說明（37) 列之預設之任意之行數和別的記憶體核心之記憶體單元陣列之預設之任意之行數不同’具有在列/行構造相同而位元/字構造不同之情況也可用同一檢查程式進行製造時之動作檢查之效果。若依據本發明，因各自之6己憶體核心之記憶體單元陣列之列數及行數之組合和別的記憶體核心之記憶體單元陣列之列數及行數之組合不同，具有製造時之動作測試時可用共同之檢查程式進行全部之記憶體核心之動作測試之效果。若依據本發明，因記憶體核心分類成多種型式，在各自之記憶體核心之各型式各自之記憶體單元陣列之列數及行數之組合和別的記憶體單元陣列之列數及行數之組合不同，在各自之記憶體核心之各型式該記憶體單元陣列:每預设之任意之行數在資料輸出入電路配置資料輸入線料輸出線或資料輸出入線，在各自之記憶體核心之各型式般動作用之資料輸出入電路之一位元之各資料入線或資料輸出線或資料輪屮：體核心共用之該記憶體ΐ”入線，應之行數無關，記憶電路一仿分仏 7 70陣列之每某固定之行數在檢杳虛擬的考慮大最大之列數出線或輸出入線對應’對各型式式之記憶體核心全部作炎-行數之圯憶體核心，可將各型檢查電路，具有在^造時同一構造測試。藉著照這樣構成核心用對各型式共同$人之動作測試時可對全部之記憶體效果。 ^查程式進行製造時之動作測試之

第42頁 2103-4350-PF;Ahddub.ptd 522406 五、發明說明（38) 體罝-!^ ί本發明’因半導體資料記憶電路裝置呈* 體早70陣列，在本邋駚衣罝具備記恃 .^ ^ ? 牛導體晶片之記憶體核心内由西？罢々 η二及複數行之複數記憶體單元構料列為/記憶體單元陣列之-般動作，配置於電 …陣列之每第心= 料輸出入線；檢查電路輪出線或資檢查：，配置於記憶體核心二既定之行數配置各自之一 A _ ，b 平70渾列之母第 =用資料輸出線或測試用資料：：：線用二測 ::元==:元= 疋對應之該記憶體單元陣列一電路之1位切換電路’按照和該資料輪：：仃數構成；以及 =單r列之行數之單位將具=記:了^ 元。X’具有不區別記憶體單元==備體早心車列也可進行動作測試，而且在預列挽救之前也可進行製造時之動作測試之效果早兀陣若：據本發X因半導體資料記憶電，早：陣列，4半導體晶片之記憶體核心内由配置：3 或複數列及複數行之複數記憶體 -列路，為了記憶體單元陣列之一般動作，配置二電内’該記憶體核心之記憶體單元陣列之每第一既

2103-4350-PF;Ahddub.ptd

第43頁 522406 t 五、發明說明（39) 配置和各自之一位元對應之料輸出線或測試用資料輸出記憶體單元陣列時之檢查用憶體單元陣列之每第二既定試用資料輸入線或測試用資線；預備記憶體單元陣列，之任意行之瑕疵記憶體單元 I造β s己憶體單元陣列時之對應之該記憶體單元陣列之換電路，和該記憶體單元陣換該記憶體單元陣列之行；第一切換電路處理之行數之呂己憶體單元陣列之行切換為具有可高效率的挽救瑕疲單憶體單元陣列及預備記憶體而且在預備記憶體單元陣列作測5式之效果。此外，因挽當於一位元之行數單位切換挽救瑕疵單元之效果。若依據本發明，因半導體單元陣列，在半導體晶片或複數列及複數行之複數記路’為了記憶體單元陣列之内，該記憶體核心之記憶體測試用資料輸入線戒測試用資入線；檢查電路，為了製造該 ’配置於記憶體核心内’該記之行數配置各自之/位元之测料輸出線或測試用資料輸出入為了挽救在該記憶體單元陣列 ’配置於記憶體核心内，由在檢查時和與檢查電路之1位元行數相同之行數構成；第一切列直接連接，在一般動作時切以及第二切換電路，按照在該單位將具有瑕疵記憶體單元之該預備記憶體單元陣列之行；元之效果。又，具有不區別記單元陣列也可進行動作測試，挽救之前也可進行製造時之動救方塊數比按照一般動作時才目之情況多，具有可更高效率的體資料記憶電路裝置具備記<It 之記憶體核心内由配置成一列憶體單元構成；資料輸出入電一般動作，配置於記憶體核心單元陣列之每第一既定之行數

2103-4350-PF;Ahddub.ptd 第44頁 522406 、發明說明（40) 料輪：各！之一；元對應之資料輸入線或資料輸出線或資 =入線；'查電路，為了製造該記憶體單元陣列2 二：…，配置於纪憶體核心内，該記憶體單元陣列之每第 ;用：之行數配置各自之一位％之測試用=身料輸入線戋測 2:為了挽救在該記憶體單元陣列之任意行之瑕疵記憶配置於記憶體核心内’由和與該檢查電路之切拖：之該記憶體單元陣列之行數相同之行數構成；以及路金按照和該資料輸出入電路之1位元對應之該記救瑕疵單元。又，具有不區;f隐體早兀陣列之行；可挽體單元陣列也可進行動作測4 :二元陣列及預備記憶列挽救之前也可進行製造^動預備記憶體單元陣若依據本發明，因半導體資 =效果。 JSA ^ ^ T股貝料吞己憶電路裝W呈供#墙體早7G陣列，在半導體晶片 =置-備6己隐或複數列及複數行之複數記，=體=:内由配置成-列路，為了記憶體單元陣列之構。資料輸出入電配置和各自之一位元對應3二車歹=第-既定之行數記憶體單元陣列時之檢查用1置…製造該憶體單元陣列之每第二既定之行η二核心内，該記試用資料輸入線或測試用資料耠^各自之一位凡之測貝枓輪出線或測試用資料輸出入

2103-4350-PF;Ahddub.ptd 第45頁 522406 五、發明說明（41) 線；預備記憶體之任意行之瑕疵製造該記憶體單對應之該記憶體換電路，和該記換該記憶體單元第一切換電路處記憶體單元陣列具有可高效率的憶體單元陣列及而且在預備記憶作測試之效果。當於一位元之行挽救瑕疵單元之若依據本發之檢查方法，準體核心内由配置元構成；準備資該記憶體核心之置和各自之一位輸出入線；以及每和第一之既定自之一位元對應或測試用資料輸單元陣記憶體元陣列單元陣憶體單陣列之理之行之行切挽救瑕預備記體單元此外，數單位效果。明，因備記憶成一列料輸出記憶體元對應準備檢之行數之測試出入線列，為單元，時之檢列之行元陣列行；以數之單換為該疲單元憶體單陣列挽因挽救切換之了挽救在該配置於記憶查時和與檢數相同之行直接連接，及第二切換位將具有瑕預備記憶體之效果。又元陣列也可救之前也可方塊數比按情況多，具記憶體體核心查電路數構成在一般電路，窥記憶單元陣，具有進行動進行製照一般有可更提供體單或複入電單元之資查電不同用資 :為一種半導體資列，在半及複數行元陣數列路，陣列料輸路，之第料輸了經配置於該之每第一入線或資配置於該二之既定入線或測由資料輸料記憶導體晶之複數記憶體之既定料輸出記憶體之行數試用資出入電單元陣列内，由在之1位元 ;第一切動作時切按照在該體單元之列之行；不區別記作測試，造時之動動作時相高效率的電路裝置片之記憶記憶體單核心内，之行數配線或資料核心内，配置和各料輸出線路之資料

2103-4350-PF；Ahddub.ptd 第46頁 522406 五、發明說明（42) 輸入線或資科輸出之一般動作，經由^ S >料輸出入線進行記憶體單元陣列資料輸出線或測試電路之測試用資料輪又線或測試用動作；在第二之既a貝料輪出入線檢查記憶體單元陣列之況，具有可硪少、、則二^行數比第一之既定之行數多之情在第二之既定之2 1式動作用之輸出入接腳之效果。又，在可縮短製造時之^ ^比第一之既定之行數少之情況，具有若依據本發：作=時間之效果。之檢杳方法，淮月，因提供一種半導體資料記憶電路裝置複數ΐ情和妨備記憶體單元陣列，配置於半導體晶片之、、β隐體核心之各自之記憶體核心，在各自之記憶體核 :由ϊ ϋ列或複數列及複數行之複數記憶體單元構 ΐ輸出入電路，配置於各自之記憶體核心，該纪憶體核心之記憶體單元陣列之每預設之任意之行數配置和各自之一位元對應之資料輸入線或資料輸出線或資料輸出入線；以及準備檢查電路，配置於各自之圮憶體核心，和與該一般動作用之資料輸出入電路之—位元: 入線或資料輸出線或資料輸出入線對應之行貝/ 體核心共用之該記憶體單元陣列之每 …、關，圯匕自之一位元之測試用資料輸入線或^ =之行數配置各試用資料輸出入線；為了經由資料輸w出入貝料輪出線或測線或資料輸出線或資料輸出入線進行記情，之資料輸入般動作’在各自之記憶體核心經由檢查^ ^元陣列之一輸入線或測試用資料輸出線或测試用i 剛試用資料憶體單元陣列之動作；具有可用同一二忠，出入線檢查記 ~耘式進行製造時

2103-4350-PF;Ahddub.ptd 第47頁五、發明說明（43) 之動作檢查之效果。若依據本發明，提供— 瑕疵單元挽救方法，準備兮種半導體資料記憶電路裝置之之記憶體核心内由配置成j隐體單元陣列’在半導體晶片憶體單元構成；準備資料或J數列及複數行之複數記心内，該記憶體核心之飞2出入電路，配置於該記憶體核數配置和各自之-位元對ί體^元陣列之每第一既定之行資料輸出入線；準備檢杏二之資料輪入線或資料輸出線或記憶體單元陣列電路’酉己置於記憶體核心内，該測試用資料輸入線或測；： = 置各自之-位元之人線；以及準備預備記憶：二=線或測試用資料輸出内，由和與該檢查電路 J ’配置於5己憶體核心之行數相同之行數構成主位70對應之該記憶體單元陣列任意行之瑕疲記=單了檢測在該記憶體單元陣列之入線或測試用資^輸出^;經由檢查電路之測試用資料輸個方塊之行檢ί瑕= 在該；憶體單元陣列之- 記憶體單元陣列之瑕體早70之情況’為了挽救在該電路之一位元對應之兮=憶體早70，按照和該資料輸出入瑕疲記憶體單元：纪;體：元陣列之行數單位將具有該預備記憶體單元陣:之換為單元之效果。X，且右塊，具有可挽救瑕疵體單元陲Μ > 1區別記憶體單元陣列及預備記情 ==:;;=::試，而且在預備記憶體單元二 J進灯製造時之動作測試之效果。

2103-4350-PF;Ahddub.ptd 第48頁 522406 五、發明說明（44) 若依據本發明，接徂 _ . ^ 概--祕科古、1 权供一種半導體資料記憶電路裝置之之記憶體核心内由配置c元陣列，在半導體晶片憶體單元構成，·準備資或複數列及複數行之複數纪内，該記憶體核心之記‘心？入電路，配置於記憶體核心配置和各自之-位元;；；早元陣列之每第-既定之行數料輸出線或測試用資料^ +測忒用資料輸入線或測試用資記憶體核心内，該記憶以；列：備；…，配置於置各自之一位元之測試用資母第一既疋之行數配或測試用資料輸出入線；準借輸入線或測試用資料輸出線於該記憶體核心内，由在製1預備記憶體單元陣列，配置時和與檢查電路之1位元對廯乂該▲記憶體單元陣列時之檢查相同之行數構成；以及準備'"之兄憶體單元陣列之行數元陣列直接連接，切換該記憮換電路，和該記憶體單在該記憶體單元陣列之任責彳^ 早兀陣列之行；為了檢測查電路之測試用資料輸人二3疫記憶體單元，經由檢資料輸出入線檢查記憶體單^ ^ 5式用資料輸出線或測試用該記憶體單元陣列之一個方$陣，之動作；在動作檢查在之情況，為了挽救在該記憶體^订檢剛到瑕疵記憶體單元元，按照在該第一切換電^處广兀陣列之瑕疵記憶體單憶體單元之記憶體單元陣列^ j里之订數單位將具有瑕疵記備記憶體單元陣列之行之一加订之一個方塊切換為該預 4〜 1固方挣 ·曰瑕庇單元之效果。又，且右有可高效率的挽救句不區另，丨今r & 記憶體單元陣列也可進行動作」尤憶體單元陣列及預備 /J試，而且在預備記憶體單

2103-4350-PF;Ahddub.ptd W2406 五、發明說明（45) 元陣列挽救外’因挽救切換之情況若依據之瑕疵單元片之記憶體記憶體單元核心内，該自之一位元線；準備檢陣列之每比自之一位元或測試用資配置於記憶記憶體單元該記憶體單電路之測試料輸出入、線記憶體單元情況，為了按照和該檢憶體单元之預備記憶體又，具有不之刖也可進行製造時之動作測試之效果。 :塊：=按照：般動作時之一位元之行數單位夕，、有可更高效率的挽救之效果。士發明、’因提供一種半導體資料記憶電路救方去，準備記憶體單元陣列，在半導^曰内ί配置成一列或複數列及複數行之複：記憶體單電路’配置於該記憶體杳ί'ϊ 線或資料輸出線或資料輸出入二置於記憶體核心内，該記憶體單元對應之二=行數少之第二既定之行數配置和各料輸出ϋ用資料輸入線或測試用資料輸出線陣列之行數電路之1位元對應之該元陣列之任立數行數構成；為了檢測在用眘忍仃之瑕疵記憶體單元，經由檢查檢杳1己；：！或測試用資料輸出線或測試用資早元陣列之動作；在動作檢查在該挽救n固方塊之行檢測到瑕疵記憶體單元之憶體單元陣列…記憶體單元，、二體—對^ 單元陣列之行之一個方迪之一個方塊切換為該區別記憶體單元陣可挽救瑕疵單元。車列及預備記憶體單元陣列也

2103-4350-PF;Ahddub.ptd 第50頁 522406 五、發明說明（46)

=預備記憶體單元陣列挽救之前也可進仃製造時之動作測試之效果。 I 若，據本發明，因提供一種半導體資料記憶電路疫單元挽救方法，該半導體資料記憶電路‘置在‘導 ΐ ϋ上裝載複數記憶體核心，準備記憶體單元陣列，在 t導=片之複數記，心之各自之記憶體核 t一列或複數列及複數行之複數記憶體單元構成，自之列數及行數不同；準備資料輪之記憶體核心，為了該記情置於各自記憶體核心之記憶體單元動作用’該出入線；準備檢查電路，配線或資料輸製造印愔躲0 f丨士配置於各自之記憶體核心，為了料輸出：電：：一位元用：和與該-般動作用之資料輸出入線對應之行數I貝或：料輸出線或資單元陣列之每某固定之；：配二用之該記憶體料輸入線或測試用資料认置各自之一位兀之測試用資及準備預備記憶體單元=線或測試用資料輸出入線；以内，為了挽救在設置於”之記憶體核心之瑕疵記憶體單元，:_杉〜之5己憶體單兀陣列之任意行電路之1位心元對應之行數和設置於該記憶體核心内之該檢查記憶體核心之記声體單數'整數倍之行數構成；在特定之核心之記憶體早元陣列，挽救在該特定之記憶體早兀陣列之瑕疵記憶體單元；係在半導體晶

2103-4350-PF;Ahddub.ptd 第51頁 522406 五、發明說明（47) '~— 片上裝載複數列數及行數、位元數、字數不同之記憶體核心之情況，也藉著統一檢查電路、預備記憶體單元陣列^ 構造’具有自製造時之動作測試奚挽救為止在全部之記恨體核心可統一的用相同之演算法進行之效果。〜圖式簡單說明

圖1係表示本發明之實施例1之半導體資料記憶置之構造之方塊圖。 I 圖2係表示本發明之實施例2及3之半導體資料記路裝置之構造之方塊圖。 ^ ¥ 圖3係表示本發明之實施例3之半導體資料記憶電置之構造之方塊圖。展圖4係表示本發明之實施例3之半導體資料記憶置之構造之方塊圖。裝圖5 ( 1 )至圖5 ( 2 )係表示本發明之實施例4之半導體次料記憶電路裝置之構造之概略圖。貝圖6 ( 1 )至圖6 ( 2 )係表示本發明之實施例4之半導欠料§己憶電路裝置之構造之概略圖。、置之Γ造係之表二本圖發。明之實施例5之半導㈣圖8 (1 )至圖8 ( 2 )係表示本發明之實施例5之半導欠料記憶電路裝置之構造之概略圖。貝圖9係表示本發明置之構造之方塊圖。之實施例5之半導體資料記憶電路敦

2103-4350-PF;Ahddub.ptd 第52頁 522406 五、發明說明（48) 體 -欠姐圖〇 ( 1 )至圖1 〇 ( 2 )係表示本發明之每貝料記憶電路裝置之構造之概略圖。之只施例5之丰導圖π係表示本發明之實施例6之裝置之構造之方塊圖。導體資料記憶電路欠圖12(1)至圖12(2)係表示本貝料記憶電路裝置之構造之概略圖。κ施例6之半導體圖1 3係表示本發明之實裝置之構造之概略圖。 ' 導體資料記憶電路圖14係在圖13之構造附加略圖。備§己憶體單元陣列之概圖15係在圖14之構造附加略圖。己憶體單元陣列之概圖16係在圖14之構造附加了虛擬記憶體單略圖。兩瓶早元陣列之概圖17係在圖14之構造附加略圖。體早元陣列之概圖18係在圖14之構造附加了虛擬略圖。 ^體早疋陣列之概圖1 9係表示以往之半導體資料記憶構造圖。寬路袭置之晶片之之構造之方塊圖圖20係表示以往之半導體資料記憶圖。双夏圖21係在圖20之構造追加了檢查電路圖22(1)至圖22(3)係表示由以拉夕^ 方塊圖。甶以在之心隱體單元陣列之 Η 2103-4350-PF;Ahddub.ptd 第53頁 522406 元之位置之概念圖。五、發明說明（49) 構造之差異所引起之瑕疵單符號說明 1記憶體單元陣列、 3 預充電電路、 6、8、1 3 2對1多工器 9 感測放大器、 11 輸入用緩衝器、 1 4控制器、 1 7 測試用行解碼器、 1 9 4對1多工器、 22預備記憶體單元陣列 26輸出入電路、 TD0〜TDn 測試用資料輸> DO〜Dn 資料輸入接腳DO〜 TQ0〜TQn測試用資料輸！ 2 列解碼器、 4、5 行解碼器、 7解多工器、 1 0 寫驅動器、 1 2 輸出用緩衝器、 15、16 選擇器、 18、20 4對1多工器、 2 1虛擬記憶體單元陣列、、23、24、25 切換電路、 Q0〜Qn資料輸出接腳、 V接腳、

Dn -II接腳

2103-4350-PF;Ahddub.ptd 第54頁

Claims

522406 六、申請專利範圍 1. 一種半導體資料記憶電路裝置，包括：記憶體單元陣列，在半導體晶片之記憶體核心内由配置成一列或複數列及複數行之複數記憶體單元構成；資料輸出入電路，為了該記憶體單元陣列之一般動作用，配置於該記憶體核心内，該記憶體單元陣列之每第一之既定之行數配置和各自之一位元對應之資料輸入線或資料輸出線或資料輸出入線；以及檢查電路，為了製造記憶體單元陣列時之檢查用，配置於該記憶體核心内，該記憶體單元陣列之每和第一之既定之行數不同之第二之既定之行數配置和各自之一位元對應之測試用資料輸入線或測試用資料輸出線或測試用資料輸出入線。 2. —種半導體資料記憶電路裝置，在半導體晶片上裝載複數記憶體核心，各自包括：記憶體單元陣列，在各自之記憶體核心由配置成一列或複數列及複數行之複數記憶體單元構成；資料輸出入電路，配置於各自之記憶體核心，為了該記憶體單元陣列之一般動作用，該記憶體核心之記憶體單元陣列之每預設之任意之行數配置和各自之一位元對應之資料輸入線或資料輸出線或資料輸出入線；以及檢查電路，配置於各自之記憶體核心，為了製造記憶體單元陣列時之檢查用，和與該一般動作用之資料輸出入電路之一位元之各資料輸入線或資料輸出線或資料輸出入線對應之行數無關，記憶體核心共用之該記憶體單元陣列

2103-4350-PF;Ahddub.ptd 第55頁 522406 a '中請專鄕圍 —" '" 〜----- i ί某、固定之行數配置各自之一位元之測試用資料於入破或“彳咸用資料輸出線或測試用資料輸出入線。明、’’ 3.如申請專利範圍第2項之半導體資料記憶電路心传2 ’ ΪΪ體單元陣列之列數及行數在複數記憶體核糸相同，各自之記憶體核心之記憶體單元陣列杯立 _ β、頂言史之思之行數和別的記憶體核心之記憶體單元陣列 I 任意之行數不同。頂权之 4·如申請專利範圍第2項之半導體資料記憶電路裝，其中，各自之記憶體核心之記憶體單元陣列之列數及 ^數之組合和別的記憶體核心之記憶體單元陣列之列數及行數之組合不同。 5·如申請專利範圍第2項之半導體資料記憶電路震置’其中’記憶體核心分類成多種型式，在各自之記情體核。之各型式各自之記憶體單元陣列之列數及行數之組合和別的記憶體單元陣列之列數及行數之組合不同，在各Z 之記憶體核心之各型式該記憶體單元陣列之每預設之任意之行數在資料輸出入電路配置資料輸入線或資料輸出線或資料輸出入線，在各自之記憶體核心之各型式，和一般動作用之資料輸出入電路之一位元之各資料輸入線或資料輸出線或資料輸出入線對應之行數無關，記憶體核心共用之該記憶體單元陣列之每某固定之行數在檢查電路一位元之輸入線或輸出線或輸出入線對應。 6· —種半導體資料記憶電路裝置，包括：記憶體單元陣列，在半導體晶片之記憶體核心内由配

522406 六、申請專利範圍置成一列或複數列及複數行之複數記憶體單元資料輸出入電路，為了記憶體單元陣列之一:’ 配置於記憶體核心内，該記憶體核心之記二般動作，每第-既定之行數配置和各自之一位元對^ J::陣列之或資料輸出線或資料輸出入線；〜貝料輪入線檢查電路，為了製造該記憶體單元陣列時配置於記憶體核心内，該記憶體單元陣列之每二查用，行數配置各自之一位元之測試用，料輸2 輸出線或測試用資料輸出入線；取·用資料預備記憶體單元陣列，為了挽救在該記憶體單元陣列之任意行之瑕疵記憶體單元，配置於記憶體核心内，由和與該檢查電路之1位元對應之該記憶體單元陣列之行數相同之行數構成；以及切換電路’按照和該資料輪出入電路之1位元對應之該記憶體單元陣列之行數之單位將具有瑕疵記憶體單元之記憶體單元陣列之行切換為該預備記憶體單元陣列之行。 7· —種半導體資料記憶電路裝置，包括：記憶體單元陣列’在半導體晶片之記憶體核心内由配置成一列或複數列及複數行之複數記憶體單元構成；資料輸出入電路’為了記憶體單元陣列之一般動作’ 配置於記憶體核心内，該記憶體核心之記憶體單元陣列之每第一既定之行數配置和各自之一位元對應之測試用資料輸入線或測試用資料輸出線或測試用資料輸出入線，檢查電路，為了製造該記憶體單元陣列時之檢查用，

2103-4350-PF;Ahddub.ptd 第57頁 522406 六、申請專利範圍配置於記憶行數配置各輸出線或測預備記之任意行之製造該記憶對應之該記第一切般動作時切第二切單位將具有該預備記憶 8 ·如申置，其中包預備記之任意行之和該檢查電整數倍之行切換電路之一位元體單元陣列 9 ·如申置，其中，體核心内，體核心内，該記憶體單元陣列之每第二既定之自之一位70之測試用資料輸入線或測試用試用資料輸出入線；、/ 憶體單元陣列，為了挽救在該記憶體單元陣瑕疵圮憶體單元，配置於記憶體核心内，由體單元陣列時之檢查時和與檢查電路之丨位元憶體單元陣列之行數相同之行數構成；換電路，和該記憶體單元陣列直接連接，在一換該記憶體單元陣列之行；以及換電路，按照在該第一切換電路處理之行數瑕疵記憶體單元之記憶體單元陣列之行切體單元陣列之行。馬請專利範圍第1項之半導體資料記憶電路括：憶體單元陣列，為了挽救在該記憶體單元瑕疵記憶體單元，在該記憶體核心内形成，路之1位元對應之該記憶體單元陣列之行數構成；及路，將包含瑕疵記憶體單元在内之和該檢杳對應之圮憶體單元陣列之行切換為該預備卜之行。 °匕1¾ 請專利範圍第4項之半導體資料記憶電路裝具備預備記憶體單元陣列，設置於各自之記憶為了挽救在該記憶體核心之記憶體單元陣列:

2 f订之瑕疲記憶體單元，由和-要κ ^ 檢查電路之"立元對應之行數之°又整數於:上憶體核心内之 1 〇.—種半導體資料記憶 β仃數構成。中’準備記憶體單元陣列，在丰、t檢查方法’其由配置成-列或複數列及複數曰片之記憶體核心内準備資料輸出入電路，配c記憶體單元構成；，心之記憶體單元陣列=该記”核心内，該記各自之一位元對應之資第一之既定之行數配置和入線； "、’輸入線或資料輸出線或資料輸出準備檢查電路，既定之行數不同之第二；，記憶體核心内，每和第一之對應之測試用資斜於:既疋之行數配置和各自之一位元料輸出入線；、/ '線或測試用資料輸出線或測試用資為或資料查電路資料輸 11 中，準體核心成一列準記憶體和各自輸出之資料輸入線或資料輸出線之測試用資料於70陣列之一般動作，經由檢出入線檢查記；體ί或：試用資料輸出線或測試用 • 一錄主道_ 早70陣列之動作。備記憶體單元貝陣枓歹:己憶電路裝置之檢查方法，其之各自之記憶體核心？：：：導體晶片之複數記憶備資料輸出上复數記憶體單元構成·，核心之記憶體單元陣二”各自之記憶體核心，該之一位元對寐Γ ί 母預設之任意之行數配置〜貝料輸入線或資料輸出線或資料輪

^22406 六* 申㉔專利範圍出入線 J備檢查電路’配置於各自之記憶體核一 ▼作用之資料輸出入電路之一位元之 /η忒料輪出線或資料輸出入線對庫、輪入線或資田1記憶體單元陣列之氣;r:數無關：，體核心共般動用=、深或貧料轍出人線對應之行數無關，記二用資料輸入線或剛試用資料輸出線或4:;: 為了經由資料輸出入電路之資料铨或資料輸出入線進行記憶體翠料輸出線資料輸出線或測試用；料輸入線或測試用動作。輸出入線檢查記憶體單元陣列之法，1复2.中—種/備導體資料記憶電路裝置之瑕症單-姑核心内由配置成—列車列在+導體晶片之記愔_ 構成； ”或複數列及複數行之複數記憶體 u 準備資料輸出入憶體核心之記憶體單：：，,配5於該記憶體核心内… 自之一位元對應之列之母第一既定之行數 5己線；貝科輸入線或資料輸出線或？4配置和各準備檢查電路貝枓輪出入陣列之每第二既〜，配置於記憶體核心内，輪入線或測試用=之行數配置各自之一位元=圮憶體單元準備預備記測『用資料輪出用資料 —^__^陣列，配置*記憶體核：内，由 2103-4350-PF;Ahddub.ptd 第60頁 522406 申請專利範圍 _ 和與該檢查電路之1位元對應之該記憶體單元相同之行數構成； j <行數 .為了檢測在該記憶體單元陣列之任意行之瑕範$P 二π，經由檢查電路之測試用資料輸入線或測試^，體出線或測試用資料輸出入線檢查記憶體單元陣列貝料輪在動作檢查在該記憶體單元陣列之一個方動作；到瑕疵記憶體單元之情況，為了挽救在該記憶體行檢测之瑕疵記憶體單元，按照和該資料輸出入電路之一70陣列應之該記憶體單元陣列之行數單位將具有瑕疵記對之記憶體單元陣列之行之一個方塊切換為該預備早疋元陣列之行之一個方塊。 η偬體單 • —種半導體資料記憶電路裝置之瑕疲單元挽救决，其中，準備記憶體單元陣列，在半導體晶片之記核心内由配置成一列或複數列及複數行之複數 ^ ^體構成； ^隐體单元準備資料輸出入電路體核心之記憶體單元陣列之一位元對應之測試用資測試用資料輸出入線·、，配置於記憶體核心内，之每第一既定之行數配置料輸入線或測試用資料輪該記憶和各自出線或陣輸由列之每第二既定之該記憶體翠入線或測試用資料辁：：置各自之一位元之測試用資準備預備記憶體^線或測試用資料輸出入線；在製造該記憶體單开=陣列，配置於該記憶體核心内早π陣列時之檢查時和與檢查電路：

522406 六、申請專利範圍位元對應之該記憶體早元陣列之行數相同之行數構成；準備第一切換電路，和該記憶體單元陣列直接連接，切換該記憶體單元陣列之行，·

為了檢測在該記憶體單元陣列之任意行之瑕疯記憶體單元’經由檢查電路之測試用資料輸入線或測試用資料輸出線或測試用資料輸出入線檢查記憶體單元陣列之動作；在動作檢查在該記憶體單元陣列之一個方塊之行檢測到瑕疯§己憶體單元之情況，為了挽救在該記憶體單元陣列之瑕疵記憶體單元，按照在該第一切換電路處理之行數單位將具有瑕疵記憶體單元之記憶體單元陣列之行之〆個方塊切換為該預備記憶體單元陣列之行之一個方塊。 14. 一種半導體資料記憶電路裝置之瑕疵單元挽救方法，其中，準備記憶體單元陣列，在半導體晶片之記憶體 ΪΓ内由配置成—列或複數列及複數行之複數記憶體單元準備資料輪屮X f % 憶體單元陣列之每第一膝丄配置於該記憶體核心應之資料輸入線欠疋之行數配置和各自之準備：查ίί 出線或資料輸出入線；一元之每tb i ，配置於記憶體核心内，該記憶踱爭之母比第一既定之耔叙，丨、u — 一 .一·以#和各位元對陣列之每比第一- —… 之行數少之第二既定之行數配 ^“出線自之一位元對雁夕如^ 双少之第二既定之行數或測試用資料^出二^用資料輸入線或測試用資 I和料輸内由準備預備記情、夢盟- r 和該檢查電路_兀陣列，配置於記憶體核心f 路之1位凡對應之該記憶體單元陣列之行麩

522406 六、申請專利範圍整數倍之行數構成；為了檢測在該記憶體單元陣列之任意行之瑕疵記憶體單元，經由檢查電路之測試用資料輸入線或測試用資料輸出線或測試用資料輸出入線檢查記憶體單元陣列之動作；在動作檢查在該記憶體單元陣列之一個方塊之行檢測到瑕疵記憶體單元之情況，為了挽救在該記憶體單元陣列之瑕疵記憶體單元，按照和該檢查電路之一位元對應之行數單位將具有瑕疵記憶體單元之該記憶體單元陣列之行之一個方塊切換為該預備記憶體單元陣列之行之一個方塊。 1 5. —種半導體資料記憶電路裝置之瑕疵單元挽救方法，該半導體資料記憶電路裝置在半導體晶片上裝載複數記憶體核心，其中，準備記憶體單元陣列，在半導體晶片之複數記憶體核心之各自之記憶體核心由配置成一列或複數列及複數行之複數記憶體單元構成，使得各自之列數及行數不同；準備資料輸出入電路，配置於各自之記憶體核心，為了該記憶體單元陣列之一般動作用，該記憶體核心之記憶體單元陣列之每預設之任意之行數配置和各自之一位元對應之資料輸入線或資料輸出線或資料輸出入線；準備檢查電路，配置於各自之記憶體核心，為了製造記憶體單元陣列時之檢查用，和與該一般動作用之資料輸出入電路之一位元之各資料輸入線或資料輸出線或資料輸出入線對應之行數無關，記憶體核心共用之該記憶體單元

2103-4350-PF;Ahddub.ptd 第63頁 522406 六、申請專利範圍 --- ΐ每某固定之行數配置各自之一位元之測試用資料輸、、果或測試用資料輸出線或測試用資料輸出入線；準備預備記憶體單元陣列，設置於各自之記憶體核心内’為了挽救在該記憶體核心之記憶體單元陣列之任意行之瑕症記憶體單元，由和設置於該記憶體核心内之該&查電路之1位元對應之行數之整數倍之行數構成；在特定之記憶體核心之記憶體單元陣列具有瑕疯記憶體單元之情況，使用該預，記憶體單元陣列，挽救在該特定之記憶體核心之記憶體單元陣列之瑕疵記憶體單元。