TW201532059A - 用以於分散式碼字儲存系統中定位故障晶粒之計數器 - Google Patents

用以於分散式碼字儲存系統中定位故障晶粒之計數器 Download PDF

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Abstract

本案說明有關用以於分散式碼字儲存系統中定位故障晶粒之計數器的應用之方法與裝置。於一實施例中，第一邏輯決定多個數值。該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一。第二邏輯至少部分基於對該等多個記憶體晶粒之多個數值的一比較，而從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。本案亦揭示其他實施例及加以請求專利。

Description

用以於分散式碼字儲存系統中定位故障晶粒之計數器 發明領域
本揭示內容一般係有關電子產品的領域。更特別是，某些實施例一般係有關用以於分散式碼字儲存系統中定位故障晶粒之計數器。
發明背景
一般而言，一計算系統中用來儲存資料之記憶體可為依電性(儲存依電性資訊)或非依電性(儲存持續性資訊)。儲存於依電性記憶體中之依電性資料結構一般用於需支援一程式運作時間期間該程式之功能的暫時或中間資訊。另一方面，儲存於非依電性記憶體中之持續性資料結構可在一程式運作時間之外取得並可再使用。此外，該使用者或程式設計者決定使該資料持續前，新資料典型可先產生來作為依電性資料。例如，程式設計者或使用者可使一程式設計者直接存取之依電性主記憶體中的依電性結構對映(亦即，樣例化)。另一方面，持續性資料結構可在如同附接輸入/輸出(I/O或IO)匯流排之旋轉磁碟的非依電性儲存裝置中或如同快取記憶體之非依電性記憶體式裝置中樣 例化。
處理器中計算能力增強時，其一考量為記憶體可 由一處理器存取之速度。例如，為了處理資料，一處理器需可先從一記憶體取回資料。該資料處理完成後，該結果需可儲存於該記憶體中。因此，該記憶體存取速度在整體系統效能上具有一直接的影響。
另一重要考量是電力耗損。例如，於仰賴電池電 力之行動計算裝置中，降低電力耗損以允許該裝置行動時仍可操作是很重要的。當過度電力耗損會增加成本(例如，由於額外的電力使用、增加冷卻需求、等等)、縮短構件壽命、限制一裝置可使用的位置、等等時，針對非行動計算裝置而言電力耗損也是相當重要。
硬碟驅動器提供一相當低成本的儲存器解決方 案並用於許多計算裝置中以提供非依電性儲存器。然而，磁碟驅動器相較於快取記憶體會使用大量電力，因為一磁碟驅動器需以一相當高速來旋轉其磁碟並相較該旋轉磁碟來移動磁頭以讀取/寫入資料。該實體移動會產生熱能並增加電力耗損。最後，某些較高層次的行動裝置會朝非依電性之快取記憶體裝置轉移。
依據本發明之一實施例，係特地提出一種裝置， 包含有：用以決定多個數值之第一邏輯，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及第二邏輯，其至少部分 基於對該等多個記憶體晶粒之多個數值的一比較，而從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。
1~42‧‧‧範例
100、500、600‧‧‧計算系統
102-1~102-N、602、604‧‧‧處理器
104、112‧‧‧互連體或匯流排
106-1~106-M‧‧‧核心
108‧‧‧快取記憶體
110‧‧‧路由器
114、610、612、760‧‧‧記憶體
116‧‧‧L1快取記憶體
120、510、742‧‧‧記憶體控制器
125‧‧‧固態儲存控制器邏輯
130‧‧‧固態驅動器
150‧‧‧計數器
152‧‧‧排序器邏輯
482‧‧‧控制器邏輯
484‧‧‧處理器核心或處理器
486‧‧‧記憶體控制器邏輯
488‧‧‧隨機存取記憶體
490‧‧‧韌體儲存器
492-1~492-n‧‧‧記憶體模組或晶粒
502‧‧‧中央處理單元、處理器
503‧‧‧電腦網路
504‧‧‧互連網路
506、620‧‧‧晶片組
508‧‧‧圖形與記憶體控制集線器
514‧‧‧圖形介面
516‧‧‧圖形加速器
517‧‧‧顯示器
518‧‧‧集線器介面
520‧‧‧輸入/輸出控制集線器
522、640、644‧‧‧匯流排
524‧‧‧周邊橋接器(或控制器)
526、647‧‧‧聲響裝置
528‧‧‧磁碟驅動器
530‧‧‧網路介面裝置
531‧‧‧天線
606、608‧‧‧局部記憶體控制器集線器
614、622、624‧‧‧點對點介面
616、618、626、628、630、632、637、641‧‧‧點對點介面電路
634‧‧‧高效能圖形電路
636‧‧‧高效能圖形介面
642‧‧‧匯流排橋接器
645‧‧‧鍵盤/滑鼠
646‧‧‧通訊裝置
648‧‧‧資料儲存裝置
649‧‧‧編碼
702‧‧‧晶載系統
720‧‧‧中央處理單元核心
730‧‧‧圖形處理器單元核心
740‧‧‧輸入/輸出介面
770‧‧‧輸入/輸出裝置
下列詳細說明係參照該等附圖來提供。該等圖形中，一參考數字之最左邊位數識別該參考數字首次出現的圖形。不同圖形中使用相同參考數字表示類似或相同項目。
圖1與圖5至圖7繪示可用來執行本文說明之各種不同實施例的計算系統之實施例的方塊圖。
圖2繪示一根據一實施例之分散式碼字的架構。
圖3繪示一根據一實施例之一故障晶粒檢測的流程圖。
圖4繪示一根據一實施例之一SDD的各種不同構件之方塊圖。
較佳實施例之詳細說明
下列說明中，其提出若干特定細節以提供對各種不同實施例一完全了解。然而，在無該等特定細節的情況下亦可實作各種不同實施例。其他實例中，著名的方法、程序、構件、與電路未詳細說明以避免混淆該等特定實施例。此外，實施例之各種不同觀點可使用各種不同的方法，諸如整合半導體電路(“硬體”)、組織為一或更多程式之電腦可讀指令(“軟體”)、或硬體與軟體的某些組合來執行。為了本揭示內容，參照為“邏輯”應表示每一 硬體、軟體、韌體、或其某些組合。
諸如NAND、NOR或三維度交叉點記憶體(或諸 如憶阻器(“記憶體電阻器”之一混合詞)、電阻隨機存取記憶體、相變記憶體(PCM)、自旋轉矩轉移隨機存取記憶體(STTRAM)、等等之其他非依電性記憶體技術)之非依電性記憶體(NVM)的方案中，錯誤修正碼(ECC)可用來保護資料免於原始位元錯誤，例如，表示為原始位元錯誤率(RBER)，其一般參照為一讀取操作期間失效之資料位元的部分。於多個記憶體晶粒上延伸之一大的ECC碼字可用在某些實施態樣中，例如，因為較大的ECC碼字大小一般提供較佳彈性至RBER。一致命ECC錯誤(例如，阻礙向前進行之一ECC錯誤)的情況中，從該致命ECC錯誤回復之重試流程可包括具有高RBER之晶粒的局部化。此晶粒中之碼字位元之後可使用一XOR晶粒來重建，例如，在NVM裝置之RAID(獨立磁碟冗餘陣列)組態的情況中、或者標識該等位元為抹除後解碼完成。
此外，局部化具有高RBER之晶粒可在一徹底搜 尋的基礎上完成。該搜尋具有該重試流程之潛伏期的一衝擊，且可證實為該系統之符合服務品質(QoS)中的一瓶頸。其不隨機地選擇一晶粒為失效，而是例如基於該等讀取位元來更有效地作有關該失效晶粒的一有依據猜測。
最後，某些實施例提供用以於分散式碼字儲存 系統中使用(多個)計數器來將一失效晶粒定位的技術。例如，一損壞晶粒可在該第一次嘗試中且以一相當高的機率 來識別而不必執行一徹底搜尋。於一實施例中，從該等晶粒讀取之位元可針對零及/或一的數量(例如，藉由使用一或更多計數器來)分開計數(例如，每個晶粒至少一計數器來計數零的數量及/或計數一的數量，但每個晶粒可使用更多計數器，例如，來計數零及一兩者的數量)。該等計數器之後用來將該失效晶粒定位，其將於本文更進一步說明。
另外，本文所述之技術可用於非依電性記憶體 之任何分散式碼字方案中，而某些實施例可參照具有3D交叉點記憶體之一SSD(固態驅動器)來說明，但實施例並不侷限於3D交叉點記憶體技術，且可延伸至其他非依電性記憶體技術，諸如NOR記憶體、憶阻器、電阻隨機存取記憶體、相變記憶體(PCM)、自旋轉矩轉移隨機存取記憶體(STTRAM)、NAND、等等。再者，QoS可為一重要效能參數，而一ECC錯誤發生後，一錯誤晶粒之快速檢測可協助改善該重試流程路徑中之QoS。另外，零/一之計數為一相當有效及/或低負擔的技術，(例如，相較於一徹底搜尋方法)其可導致顯著的系統效能改善。
更特別是，各種不同的ECC方案可用於非依電 性記憶體儲存器。該等方案可由將一ECC碼字儲存於一非依電性記憶體晶粒中、或將一ECC碼字分散於多個晶粒所組成。將一ECC碼字儲存在一單一晶粒中具有其優點，特別是針對NAND快取記憶體，因為若一單一部段要求從多個晶粒讀取操作，則無法符合該系統之QoS。然而，針對三維度交叉點記憶體，該類限制可被超越而將一ECC碼字儲 存在多個晶粒是可行的。例如，針對三維度交叉點記憶體，一碼字可分散在若干晶粒。該三維度參照為該晶粒中之二維度以及晶粒間之第三維度。針對NAND快取記憶體該交叉晶粒構件一般無法取得，因為晶粒間之一分散碼字必須從所有晶粒讀取，而此導致通道數量減少或較差平行性，這會依次降低NAND快取記憶體之通量。然而，一碼字仍可使用NAND快取記憶體來分散在若干晶粒間(例如，來提供冗餘、等等)，而針對讀取操作會稍微降低效率。將一單一碼字儲存在多個晶粒間可允許較大的碼字大小，並亦可在晶粒之RBER多樣性上受益以便將較多彈性提供至RBER。
然而，儲存單一碼字或分散碼字方案具有其各自 的缺點。除了該潛伏命中與較高解碼複雜度之外，將具有高RBER之晶粒局部化也是個問題。一ECC致命錯誤的情況中，將該高RBER晶粒或離群值局部化變得相當重要(如我們稱之為向前進行，其一般參照為具有接著該高RBER晶粒之議題的下一個晶粒)。一旦該離群值受識別，(例如，該RAID之)XOR晶粒回復可用來重建該離群值中之碼字位元來重新嘗試解碼。針對不支援XOR之李德所羅門式分散碼字的方案，該離群值中之碼字位元在重試解碼期間可被宣告為抹除。因此，該類重試機構需要離群值識別。
此外，一徹底搜尋一般由選擇任何晶粒來作為一 離群值以及重試該解碼程序所組成。若解碼失效，則另一晶粒之後被選擇來作為一離群值，而此搜尋繼續直到一成 功的解碼結果為止，而若所有晶粒徹底作為標識離群值，則回復停止。就本身而言，一徹底搜尋會具有一非常大的潛伏衝擊。
最後，一實施例使用從該等非依電性記憶體晶粒 讀取之位元來決定一可能的候選者來作為一失效晶粒。一晶粒之失效一般證實其本身為碼字短路或開路。該類失效將造成位元讀取成全部零或全部一。因為儲存在該媒體之資料可能為來源編碼，故零與一的發生機率為一半或百分之五十。於是，讀取全部零或全部一為相當罕見的情況，而具有k個零或一讀數之機率為2-k。所以，若k個位元為一晶粒之讀出且若其為全部零或全部一，則其已指出該晶粒非常可能已損壞(或該字線在該晶粒讀取)。此之後用來作為參照某些實施例說明之損壞晶粒檢測方案的基礎。
本文所述之技術可在各種不同計算系統(例如， 包括一非行動計算裝置，諸如一桌上型電腦、工作站、伺服器、框架系統、等等、及/或一行動計算裝置，諸如一智慧型手機、平板電腦、UMPC(超級行動個人電腦)、膝上型電腦、超筆電TM計算裝置、智慧型手錶、智慧型眼鏡、等等)中提供，包括參照圖1至圖7說明之項目。更特別是，圖1繪示根據一實施例，一計算系統100之一方塊圖。該系統100可包括一或更多處理器102-1至102-N(本文一般參照為“多個處理器102”或“處理器102”)。該等處理器102可經由一互連體或匯流排104來通訊。每一處理器可包括各種不同的構件，其中某些僅參照處理器102-1來說明以清晰解 說。因此，其餘處理器102-2至102-N之每一個可包括參照該處理器102-1說明之相同或類似構件。
於一實施例中，該處理器102-1可包括一或更多 處理器核心106-1至106-M(本文中參照為“多個核心106”或更一般參照為“核心106”)、一快取記憶體108(各種不同實施例中其可為一共享快取記憶體或一私有快取記憶體)、及/或一路由器110。該等處理器核心106可在一單一積體電路(IC)晶片上執行。此外，該晶片可包括一或更多共享及/或私有快取記憶體(諸如快取記憶體108)、匯流排或互連體(諸如一匯流排或互連體112)、記憶體控制器(諸如參照圖5至圖7說明之控制器)、或其他構件。
於一實施例中，該路由器110可用來在該處理器 102-1之各種不同構件及/或系統100間通訊。再者，該處理器102-1可包括超過一個路由器110。另外，大量路由器110可通訊來將該處理器102-1內側或外側之各種不同構件間的資料選路賦能。
該快取記憶體108可儲存該處理器102-1之一或更多構件，諸如該等核心106使用之資料(例如，包括指令)。例如，該快取記憶體108可局部快取儲存在一記憶體114中之資料來由該處理器102-1之構件更快速存取。如圖1所示，該記憶體114可經由該互連體104與該處理器102通訊。於一實施例中，(可共享之)該快取記憶體108可具有各種不同準位，例如，該快取記憶體108可為一中準位快取記憶體及/或一末準位快取記憶體(LLC)。此外，該等核心106之每 一個可包括一準位1(L1)快取記憶體(116-1)(本文一般參照為“L1快取記憶體116”)。該處理器102-1之各種不同構件可直接、透過一匯流排(例如，該匯流排112)、及/或一記憶體控制器或集線器來與該快取記憶體108通訊。
如圖1所示，記憶體114可透過一記憶體控制器 120耦合至系統100之其他構件。即使該記憶體控制器120顯示為在該互連體104與該記憶體114之間耦合，該記憶體控制器120可位在系統100的其他地方。例如，某些實施例中記憶體控制器120或其一部分可設置在該等處理器102其中之一。此外，某些實施例中，系統100可包括邏輯(例如，固態儲存控制器邏輯125)來控制一或更多非依電性記憶體裝置(包括一或更多SSD 130)之存取，其中某些實施例中，該一或更多NVM裝置可設置在該相同積體電路晶粒上。
此外，圖1中即使邏輯125顯示為直接耦合至該互 連體104，邏輯125可替代地經由一儲存器匯流排/互連體(諸如該SATA(序列先進技術附接)匯流排、周邊構件互連(PCI)(或快速PCI(PCIe)介面、等等)來與系統100之一或更多其他構件通訊(例如該儲存器匯流排經由某些其他邏輯，如(諸如參照圖5至圖6說明之)一匯流排橋接器、晶片組、等等來耦合至互連體104)。另外，各種不同實施例中，邏輯125可併入一記憶體控制器邏輯(諸如參照圖1與圖5至圖7說明之邏輯)或設置在一相同積體電路裝置上。
另外，邏輯125可耦合至(或替代地包括，例如， 如圖1所示)一或更多計數器150(來計數從形成該SSD 130之 晶粒讀取的零與一)以及一排序器邏輯152(來排序該等計數器150之計數值，本文將參照圖2至圖3來進一步說明)。系統100亦可包括耦合至邏輯125之一或更多感測器(未顯示)來提供資訊(例如，以一或更多位元或信號的型式)，以指出該一或更多感測器檢測之狀態或數值。該(等)感測器可設置靠近系統100之構件(或本文所述之其他計算系統，諸如，例如，參照包括圖5至圖7之其他圖形說明之構件)，包括該等核心106、互連體104或112、該處理器102、SSD、SSD匯流排、SATA匯流排、邏輯125、等等外側之構件，來感測影響該系統/平台之電力/熱行為的各種不同因素之變動，諸如溫度、操作頻率、操作電壓、電力耗損、及/或核心間的通訊活動、等等。
圖2繪示根據一實施例，一分散式碼字之方案。 更特別是，圖2繪示資料儲存在SSD 130之多個晶粒中。此外，雖然某些實施例參照具有3D交叉點記憶體快取記憶體之一SSD(固態驅動器)來說明，但實施例並不侷限於3D交叉點記憶體技術，且可與其他非依電性記憶體技術一起使用，諸如NOR記憶體、憶阻器、電阻隨機存取記憶體、相變記憶體(PCM)、自旋轉矩轉移隨機存取記憶體(STTRAM)、NAND、等等。
如圖2所示，一(例如，李德所羅門(RS))碼字分散 在超過10個晶粒上。例如，每個RS編碼中256B的使用者資料編碼為一310B RS碼字，其可修正24個符號錯誤。10B空間仍可使用而此由該元資料共享。圖2中，EDC參照為錯誤 檢測碼，其包括每個晶粒上0.5B的空間。此外，即使特定位元組大小係參照圖2來討論，每個晶粒亦可使用其他(例如，不均等)位元組大小(例如，藉由縮放該可用空間(例如基於百分比))。
圖3繪示根據一實施例，一故障晶粒檢測方案的 一流程圖。該等碼字位元從每一晶粒讀取時，該損壞晶粒檢測方案使用零及/或一之(例如，最大)數量的一運作中計數(例如，使用計數器150，其中針對從每一晶粒讀取之零的數量，每一晶粒包括一計數器、及/或針對從每一晶粒讀取之一的數量，每一晶粒包括另一計數器)。k個位元從每一晶粒讀取之後，該計數之一比較由該排序器邏輯152來完成，其排序該等計數值以決定該上層及/或下層項目於正確順序(亦即，依照該排序以遞升或遞減的順序來完成，來分別地識別具有最多一及/或最多零之晶粒-反之亦然)。
例如，若排序器邏輯152基於以遞升順序之一的 數量來排序該等計數值，則該上層結果為故障晶粒之最有可能的候選者(例如，因如本文所述，具有全部/最多一(或零)的晶粒最有可能故障)，該下層結果為具有最少一(亦即，最多零)之晶粒、亦為潛在的故障晶粒。該等決定的候選者之後用來按順序標誌該潛在的損壞晶粒。或者，若該排序器邏輯152基於以遞升順序之零的數量來排序該等計數值，則該上層排序結果為故障晶粒之最有可能候選者具有最多/全部零的位元，而該下層排序結果為故障晶粒之最有可能候選者具有最多/全部一的位元。於是，排序器邏輯 152可，例如，以遞升/遞減順序及/或基於從該等記憶體晶粒之一部分讀取的位元上零及/或一之計數數量來執行各種不同的排序操作。
再者，某些實施例中，該等上層與下層排序結果 /項目視為錯誤晶粒檢測之上層候選者時(例如，該排序在每個從每一晶粒部分讀取之一的數量及/或零的數量中完成)，下一項目(排序順序上接著該等上層與下層排序結果/項目)可用來決定該下一個最有可能的錯誤晶粒。該計數可依照該實施態樣，針對該等晶粒之每一字線或其他部分(諸如記憶庫、等等)來完成。此外，該排序項目/結果可在記憶體(諸如本文參照圖1至圖7說明之任何記憶體裝置)中排序以供未來存取。
因此，某些實施例允許晶粒具有該最大錯誤計數 數量來標識為錯誤晶粒。例如，讓我們考量我們將計數高達32位元並基於該等10個晶粒之計數來作決定。該等良好晶粒具有50%的零與一，而檢測全部零或全部一之機率為2-32=2.3e-10。具有字線短路或開路之錯誤晶粒會具有機率1之全部零或全部一。此證明用於檢測錯誤晶粒之一強健技術。
圖4繪示根據一實施例，一SDD之各種不同構件 的一方塊圖。如圖4所示，SSD 130包括一控制器邏輯482(其依次包括一或更多處理器核心或處理器484以及一記憶體控制器邏輯486)、隨機存取記憶體(RAM)488、韌體儲存器490、以及一或更多記憶體模組或晶粒492-1至 492-n(其可包括3D交叉點記憶體、NAND、NOR、或其他類型的非依電性記憶體)。記憶體模組492-1至492-n經由一或更多記憶體通道或匯流排耦合至該記憶體控制器邏輯486。此外，SSD 130經由一介面(諸如一SATA、PCIe(快速周邊構件互連)、等等介面)與邏輯125通訊。參照圖2至圖3說明之一或更多操作可由圖4之一或更多構件(例如，處理器484及/或控制器482可使來自記憶體模組492-1至492-n之該讀取操作的效能來使一與零的數量計數受讀取)來執行。此外，圖2至圖3之一或更多操作可規劃為該韌體490。
圖5繪示根據一實施例，一計算系統500之一方塊 圖。該計算系統500可包括經由一互連網路(或匯流排)504通訊之一或更多中央處理單元(CPU)502或處理器。該等處理器502可包括一通用處理器、(處理一電腦網路503上通訊之資料的)一網路處理器、一應用處理器(諸如行動電話、智慧型手機、等等中使用)、或其他類型的處理器(包括一精簡指令集電腦(RISC)處理器或一複雜指令集電腦(CISC))。可使用各種不同類型的電腦網路503，包括有線(例如、乙太網路、十億位元乙太網路、光纖、等等)或無線網路(諸如蜂巢式、3G(第三代行動電話技術或第三代無線格式(UWCC))、5G、低功率嵌式系統(LPE)、等等)。此外，該等處理器502可具有一單一或多個核心設計。具有一多核心設計之處理器502可在相同積體電路(IC)晶粒上整合不同類型的處理器核心。再者，具有一多核心設計之處理器502可執行為對稱或非對稱多處理器。
於一實施例中，一或更多該等處理器502可與圖1 之處理器102相同或類似。例如，一或更多該等處理器502可包括一或更多該等核心106及/或快取記憶體108。此外，參照圖1至圖4說明之操作可由該系統500之一或更多構件來執行。
一晶片組506亦可與該互連網路504通訊。該晶片 組506可包括一圖形與記憶體控制集線器(GMCH)508。該GMCH 508可包括與該記憶體114通訊之一記憶體控制器510(於一實施例中其可與圖1之記憶體控制器120相同或類似)。該記憶體114可儲存資料，其包括在該計算系統500中之CPU 502、或任何其他裝置執行的指令序列。另外，系統500包括邏輯125與SSD 130(各種不同實施例中，其可經由諸如繪示之匯流排522、經由諸如504之其他互連體來耦合至系統500，其中邏輯125併入晶片組506、等等)。於一實施例中，該記憶體114可包括一或更多依電性儲存器(或記憶體)裝置，諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他類型的儲存器裝置。亦可使用非依電性記憶體，諸如一硬碟、快取記憶體、PCM、3D交叉點記憶體、電阻隨機存取記憶體、憶阻器、以及STTRAM。其他額外裝置，諸如多個CPU及/或多個系統記憶體可經由該互連網路504來通訊。
該GMCH 508亦可包括與一圖形加速器516通訊之一圖形介面514。於一實施例中，該圖形介面514可經由 一加速圖形埠(AGP)或周邊購件互連(PCI)(或快速PCI(PCIe)介面)與該圖形加速器516通訊。於一實施例中，一顯示器517(諸如一平板顯示器、觸控顯示器、等等)可透過，例如，一信號轉換器來與該圖形介面514通訊，該轉換器可將儲存在一儲存裝置，諸如視訊記憶體或系統記憶體中之一影像的數位表示法轉換成該顯示器闡述與顯示之顯示器信號。 該顯示器裝置產生之顯示器信號在該顯示器517闡述與隨後顯示之前可通過各種不同的控制裝置。
一集線器介面518可允許該GMCH 508與一輸入/ 輸出控制集線器(ICH)520來通訊。該ICH 520可提供一介面至與該計算系統500通訊之I/O裝置。該ICH 520可透過一周邊橋接器(或控制器)524，諸如一周邊購件互連(PCI)橋接器、一通用串列匯流排(USB)控制器、或其他類型的周邊橋接器或控制器來與一匯流排522通訊。該橋接器524可在該CPU 502與周邊裝置之間提供一資料路徑。亦可使用其他類型的拓樸結構。此外，多個匯流排可，例如，透過多個橋接器或控制器來與該ICH 520通訊。再者，各種不同實施例中，與該ICH 520通訊之其他周邊設備可包括整合裝置電子介面(IDE)或小型電腦系統介面(SCSI)硬碟、USB埠、一鍵盤、一滑鼠、並列埠、串列埠、軟碟驅動器、數位輸出支援(例如，數位視訊介面(DVI))、或其他裝置。
該匯流排522可與一聲響裝置526、一或更多磁碟 驅動器528、以及一網路介面裝置530通訊(其例如，經由一有線或無線介面與該電腦網路503通訊)。如圖所示，該網 路介面裝置530可耦合至一天線531來(例如，經由一電氣及電子工程師協會(IEEE)802.11介面(包括IEEE 802.11a/b/g/n等等)、蜂巢式介面、3G、5G、LPE、等等)無線地與該網路503通訊。其他裝置可經由該匯流排522通訊。此外，某些實施例中，各種不同構件(諸如該網路介面裝置530)可與該GMCH 508通訊。此外，該處理器502與該GMCH 508可組合來形成一單一晶片。再者，其他實施例中，該圖形加速器516可包括在該GMCH 508中。
此外，該計算系統500可包括依電性及/或非依電 性記憶體(或儲存器)。例如，非依電性記憶體可包括一或更多下列記憶體：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電子EPROM(EEPROM)、一磁碟驅動器(例如，528)、一軟碟、一光碟ROM(CD-ROM)、一多樣化數位光碟(DVD)、快取記憶體、一磁性光碟、或能夠儲存電子資料(例如，包括指令)之其他類型的非依電性機器可讀媒體。
圖6繪示根據一實施例，以一點對點(PtP)組態來 安排之一計算系統600。特別是，圖6顯示處理器、記憶體、與輸入/輸出裝置由若干點對點介面互連之一系統。參照圖1至圖5說明之操作可由該系統600之一或更多構件來執行。
如圖6所繪示，該系統600可包括若干處理器，為 了清晰解說其僅顯示兩個處理器602與604。該等處理器602與604之每一個包括一局部記憶體控制器集線器(MCH)606與608來賦能與記憶體610與612之通訊。該等記憶體610及/ 或612可儲存諸如圖1及/或圖5之記憶體114說明的資料之各種不同資料。此外，某些實施例中，MCH 606與608可包括該記憶體控制器120。另外，系統600包括邏輯125與SSD 130(其可經由諸如繪示之匯流排640/644、經由至該(等)處理器602/604或晶片組620之其他點對點連接來耦合至系統600，其中某些實施例中，邏輯125併入晶片組620、等等)。
於一實施例中，該等處理器602與604可為參照圖 5說明之處理器502的其中之一。該等處理器602與604可分別使用PtP介面電路616與618經由一點對點(PtP)介面614來交換資料。此外，該等處理器602與604之每一個可使用點對點介面電路626、628、630、與632，經由個別的PtP介面622與624與一晶片組620交換資料。該晶片組620可進一步例如，使用一PtP介面電路637經由一高效能圖形介面636來與一高效能圖形電路634交換資料。如參照圖5說明，某些實施例中，該圖形介面636可耦合至一顯示器裝置(例如，顯示器517)。
如圖6所述，圖1之一或更多該等核心106及/或快 取記憶體108可位於該等處理器602與604中。然而，其他實施例可存在圖6之該系統600中的其他電路、邏輯單元、或裝置。此外，其他實施例可分散遍及在圖6繪示之若干電路、邏輯單元、或裝置。
該晶片組620可使用一PtP介面電路641與一匯流 排640通訊。該匯流排640可具有與其通訊之一或更多裝置，諸如一匯流排橋接器642與I/O裝置643。經由一匯流排 644，該匯流排橋接器642可與其他裝置通訊，諸如一鍵盤/滑鼠645、通訊裝置646(諸如數據機、網路介面裝置、或可與該電腦網路503通訊，如參照網路介面裝置530說明，例如，包括經由天線531之其他通訊裝置)、聲響I/O裝置、及/或一資料儲存裝置648。該資料儲存裝置648可儲存可由該等處理器602及/或604執行之編碼649。
某些實施例中，本文說明之一或更多構件可作為 一晶載系統(SOC)裝置來予以具體化。圖7繪示根據一實施例之一SOC封裝體的一方塊圖。如圖7中繪示，SOC 702包括一或更多中央處理單元(CPU)核心720、一或更多圖形處理器單元(GPU)核心730、一輸入/輸出(I/O)介面740、以及一記憶體控制器742。該SOC封裝體702之各種不同構件可耦合至諸如本文參照其他圖形中說明之一互連體或匯流排。此外，該SOC封裝體702可包括諸如本文參照其他圖形中說明之較多或較少的構件。另外，該SOC封裝體702之每一構件可包括，例如，如參照本文其他圖形說明之一或更多其他構件。於一實施例中，SOC封裝體702(與其構件)設置在一或更多積體電路(IC)晶粒上，例如，其封裝在一單一半導體裝置。
如圖7所繪示，SOC封裝體702可經由該記憶體控 制器742耦合至一記憶體760(其可與本文參照其他圖形說明之記憶體類似或相同)。於一實施例中，該記憶體760(或其一部分)可整合於該SOC封裝體702上。
該I/O介面740可例如，經由諸如本文參照其他圖 形說明之一互連體及/或匯流排耦合至一或更多I/O裝置770。I/O裝置770可包括一鍵盤、一滑鼠、一觸控墊、一顯示器、一影像/視訊擷取裝置(諸如一相機或攝錄影機/攝影機)、一觸控螢幕、一揚聲器、等等的其中之一或更多。此外，於一實施例中，SOC封裝體702可包括/整合該邏輯125。 或者，該邏輯125可設置在該SOC封裝體702外側(亦即，作為一分離邏輯)。
下列範例係有關其他實施例。範例1包括包含下 列項目之一裝置：用以決定多個數值之第一邏輯，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及第二邏輯，其至少部分基於該等多個記憶體晶粒之多個數值的一比較，來從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。範例2包括範例1之裝置，其中該第一邏輯用來包含該等多個記憶體晶粒之每一個的至少一計數器，以計數從該等多個記憶體晶粒之每一個的一部分讀取之位元的零之數量或一之數量。範例3包括範例1之裝置，其中該第二邏輯用來至少部分基於該等多個記憶體晶粒之多個數值的排序，來從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒。範例4包括範例3之裝置，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的上層結果的其中之一或更多。範例5包括範例3之裝置，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的下層結果的其中之一或更多。範例6包括範例 1之裝置，其中該部分用來包含一字線或一記憶庫。範例7包括範例1之裝置，其中該等多個記憶體晶粒之每一個的一部分用來儲存一碼字之至少一部分。範例8包括範例7之裝置，其中該碼字用來包含一李德所羅門(RS)碼字。範例9包括範例1之裝置，其中該等多個記憶體晶粒之每一個的一部分用來儲存一碼字之一均等部分。範例10包括範例9之裝置，其中該碼字用來包含一RS碼字。範例11包括範例1之裝置，其中一非依電性記憶體裝置用來包含該等多個記憶體晶粒。範例12包括範例11之裝置，其中該非依電性記憶體裝置用來包含一或更多下列項目：一固態裝置、一相變記憶體、一3D(3維度)交叉點記憶體、一電阻隨機存取記憶體、一憶阻器記憶體、以及一自旋轉矩轉移隨機存取記憶體。範例13包括範例1之裝置，其中該第一邏輯、該第二邏輯、該等多個記憶體晶粒、與一處理器核心的其中之一或更多位於一相同積體電路晶粒上。
範例14包括一種包含下列步驟之方法：決定多個 數值，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及至少部分基於該等多個記憶體晶粒之多個數值的一比較，來從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。範例15包括範例14之方法，其中決定該等多個數值包含計數從該等多個記憶體晶粒之每一個的一部分讀取之位元的零之數量或一之數量。範例16包括範例14之方法，其中從該等多個記憶體晶粒中決定該一或更多的候 選者來作為該故障晶粒係至少部分基於該等多個記憶體晶粒之多個數值的排序來執行。範例17包括範例16之方法，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的上層結果的其中之一或更多。範例18包括範例16之方法，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的下層結果的其中之一或更多。範例19包括範例14之方法，其中該部分包含一字線或一記憶庫。 範例20包括範例14之方法，其中該等多個記憶體晶粒之每一個的一部分儲存一碼字之至少一部分。範例21包括範例14之方法，其中該等多個記憶體晶粒之每一個的一部分儲存一碼字之一均等部分。範例22包括範例14之方法，其中該等多個記憶體晶粒包括在一或更多下列項目：一固態裝置、一相變記憶體、一3D(3維度)交叉點記憶體、一電阻隨機存取記憶體、一憶阻器記憶體、以及一自旋轉矩轉移隨機存取記憶體。
範例23包括一種包含一或更多指令之電腦可讀 媒體，該等指令於一處理器上執行時可組配該處理器來執行下列一或更多操作：決定多個數值，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及至少部分基於該等多個記憶體晶粒之多個數值的一比較，來從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。範例24包括範例23之電腦可讀媒體，更包含一或更多指令，該等指令於該處理器上執行時可組配該處理器來執行一或更多操 作，以便藉由計數從多個記憶體晶粒之每一個的一部分讀取之位元的零之數量或一之數量來決定該等多個數值。範例25包括範例23之電腦可讀媒體，更包含一或更多指令，該等指令於該處理器上執行時可組配該處理器來執行一或更多操作，以便至少部分基於該等多個記憶體晶粒之多個數值的排序，來從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒。
範例26包括一種包含一或更多指令之電腦可讀 媒體，該等指令於一處理器上執行時可組配該處理器來執行範例14至22之任一項的一或更多操作。範例27包括一種裝置，其包含用以執行範例14至22之任一項中提出的一方法之裝置。範例28包括一種裝置，其包含用以執行任何上述範例中提出之一方法的裝置。範例29包括一種含有機器可讀指令之機器可讀儲存器，該等指令受執行時可實施任何上述範例中提出之一方法或實現任何上述範例中提出之一裝置。
範例30包括一系統，其包含：多個記憶體晶粒； 與用以存取該等多個記憶體晶粒之至少一處理器核心；用以決定多個數值之第一邏輯，其中該等多個數值的每一個用來對應於從該等多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及第二邏輯，其至少部分基於該等多個記憶體晶粒之多個數值的一比較，來從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。範例31包括範例30之系統，其中該第一邏輯用來包含 該等多個記憶體晶粒之每一個的至少一計數器，以計數從該等多個記憶體晶粒之每一個的一部分讀取之位元的零之數量或一之數量。範例32包括範例30之系統，其中該第二邏輯用來至少部分基於該等多個記憶體晶粒之多個數值的排序，來從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒。範例33包括範例32之系統，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的上層結果的其中之一或更多。範例34包括範例32之系統，其中該一或更多的候選者為該等多個記憶體晶粒之多個數值排序的下層結果的其中之一或更多。範例35包括範例30之系統，其中該部分用來包含一字線或一記憶庫。範例36包括範例30之系統，其中該等多個記憶體晶粒之每一個的一部分用來儲存一碼字之至少一部分。範例37包括範例36之系統，其中該碼字用來包含一李德所羅門(RS)碼字。範例38包括範例30之系統，其中該等多個記憶體晶粒之每一個的一部分用來儲存一碼字之一均等部分。範例39包括範例38之系統，其中該碼字用來包含一RS碼字。範例40包括範例30之系統，其中一非依電性記憶體裝置用來包含該等多個記憶體晶粒。範例41包括範例40之系統，其中該非依電性記憶體裝置用來包含一或更多下列項目：一固態裝置、一相變記憶體、一3D(3維度)交叉點記憶體、一電阻隨機存取記憶體、一憶阻器記憶體、以及一自旋轉矩轉移隨機存取記憶體。範例42包括範例30之系統，其中該第一邏輯、該第二邏輯、該等多個記憶體晶粒、與該至少 一處理器核心的其中之一或更多位於一相同積體電路晶粒上。
各種不同實施例中，本文說明之操作，例如，參 照圖1至7，可作為硬體(例如，電路)、軟體、韌體、微碼、或其組合來予以執行，其可提供來作為一電腦程式產品，例如，包括儲存有指令(或軟體程序)之一有形(例如，非暫態)機器可讀或電腦可讀媒體，該等指令用來規劃一電腦執行本文說明之一程序。此外，藉由範例，該術語“邏輯”可包括軟體、硬體、或軟體與硬體之組合。該機器可讀媒體可包括諸如參照圖1至7說明之一儲存裝置。
另外，該類有形電腦可讀媒體可下載來作為一電 腦程式產品，其中該程式可經由一通訊鏈接(例如，一匯流排、一數據機、或一網路連接)藉由資料信號(諸如於一載波或其他傳播媒體)而從一遠端電腦(例如，一伺服器)轉移至一請求電腦(例如，一客戶端)。
該說明書中參照為“一實施例”或“某一實施 例”表示，與該實施例相關說明之一特別特徵、結構、或特性可包括在至少一實施態樣中。該說明書之不同地方出現該片語“於一實施例中”可或可不全參照為該相同實施例。
此外，該說明與請求項中，可使用該等術語“耦 合”與“連接”、以及其衍生名詞。某些實施例中，“連接”可用於表示兩個或更多元件直接以實體或電氣方式彼此接觸。“耦合”可表示兩個或更多元件直接實體或電氣 接觸。然而，“耦合”亦可表示兩個或更多元件可不直接彼此接觸，但仍可彼此協力或互動。
因此，雖然實施例以特定於結構上特徵及/或方法學動作之語言來說明，但應了解請求標的可不侷限於所述之該特定特徵或動作。而是，該等特定特徵與動作揭示來作為執行該請求標的之樣本型式。
100‧‧‧計算系統
102-1~102-N‧‧‧處理器
104‧‧‧互連體
106-1~106-M‧‧‧核心
108‧‧‧快取記憶體
110‧‧‧路由器
112‧‧‧匯流排或互連體
114‧‧‧記憶體
116‧‧‧L1快取記憶體
120‧‧‧記憶體控制器
125‧‧‧固態儲存控制器邏輯
130‧‧‧固態驅動器
150‧‧‧計數器
152‧‧‧排序器邏輯

Claims (25)

  1. 一種裝置，包含有：用以決定多個數值之第一邏輯，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及第二邏輯，其至少部分基於對該等多個記憶體晶粒之多個數值的一比較，而從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。
  2. 如請求項1之裝置，其中該第一邏輯用來包含對該等多個記憶體晶粒之每一個的至少一計數器，用以計數從該等多個記憶體晶粒之每一個的該部分讀取之位元的零之數量或一之數量。
  3. 如請求項1之裝置，其中該第二邏輯用來至少部分基於對該等多個記憶體晶粒之多個數值的排序，而從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒。
  4. 如請求項3之裝置，其中該一或更多的候選者為對該等多個記憶體晶粒之多個數值排序的上層結果的其中之一或更多。
  5. 如請求項3之裝置，其中該一或更多的候選者為對該等多個記憶體晶粒之多個數值排序的下層結果的其中之一或更多。
  6. 如請求項1之裝置，其中該部分用來包含一字線或一記 憶庫。
  7. 如請求項1之裝置，其中該等多個記憶體晶粒之每一個的該部分用來儲存一碼字之至少一部分。
  8. 如請求項7之裝置，其中該碼字用來包含一李德所羅門(RS)碼字。
  9. 如請求項1之裝置，其中該等多個記憶體晶粒之每一個的該部分用來儲存一碼字之一均等部分。
  10. 如請求項9之裝置，其中該碼字用來包含一RS碼字。
  11. 如請求項1之裝置，其中一非依電性記憶體裝置用來包含該等多個記憶體晶粒。
  12. 如請求項11之裝置，其中該非依電性記憶體裝置用來包含一或更多下列項目：一固態裝置、一相變記憶體、一3D(3維度)交叉點記憶體、一電阻隨機存取記憶體、一憶阻器記憶體、以及一自旋轉矩轉移隨機存取記憶體。
  13. 如請求項1之裝置，其中該第一邏輯、該第二邏輯、該等多個記憶體晶粒、與一處理器核心的其中之一或更多位於一相同積體電路晶粒上。
  14. 一種方法，包含下列步驟：決定多個數值，其中該等多個數值的每一個對應於從多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及至少部分基於對該等多個記憶體晶粒之多個數值的一比較，而從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。
  15. 如請求項14之方法，其中決定該等多個數值包含計數從該等多個記憶體晶粒之每一個的該部分讀取之位元的零之數量或一之數量。
  16. 如請求項14之方法，其中從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒係至少部分基於對該等多個記憶體晶粒之多個數值的排序來執行。
  17. 如請求項16之方法，其中該一或更多的候選者為對該等多個記憶體晶粒之多個數值排序的上層結果的其中之一或更多。
  18. 如請求項16之方法，其中該一或更多的候選者為對該等多個記憶體晶粒之多個數值排序的下層結果的其中之一或更多。
  19. 如請求項14之方法，其中該部分包含一字線或一記憶庫。
  20. 如請求項14之方法，其中該等多個記憶體晶粒之每一個的該部分儲存一碼字之至少一部分。
  21. 如請求項14之方法，其中該等多個記憶體晶粒之每一個的該部分儲存一碼字之一均等部分。
  22. 如請求項14之方法，其中該等多個記憶體晶粒包括在一或更多下列項目：一固態裝置、一相變記憶體、一3D(3維度)交叉點記憶體、一電阻隨機存取記憶體、一憶阻器記憶體、以及一自旋轉矩轉移隨機存取記憶體。
  23. 一種系統，包含有：多個記憶體晶粒；以及 用以存取該等多個記憶體晶粒之至少一處理器核心；用以決定多個數值之第一邏輯，其中該等多個數值的每一個用來對應於從該等多個記憶體晶粒之每一個的一部分讀取之位元的若干零或若干一；以及第二邏輯，其至少部分基於對該等多個記憶體晶粒之多個數值的一比較，而從該等多個記憶體晶粒中決定一或更多的候選者來作為一故障晶粒。
  24. 如請求項23之系統，其中該第一邏輯用來包含該等多個記憶體晶粒之每一個的至少一計數器，以計數從該等多個記憶體晶粒之每一個的該部分讀取之位元的零之數量或一之數量。
  25. 如請求項23之系統，其中該第二邏輯用來至少部分基於對該等多個記憶體晶粒之多個數值的排序，而從該等多個記憶體晶粒中決定該一或更多的候選者來作為該故障晶粒。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106815174B (zh) * 2015-11-30 2019-07-30 大唐移动通信设备有限公司 数据访问控制方法及节点控制器
US10515049B1 (en) * 2017-07-01 2019-12-24 Intel Corporation Memory circuits and methods for distributed memory hazard detection and error recovery
US10276259B2 (en) * 2017-07-05 2019-04-30 Winbond Electronics Corp. Memory testing method and memory apparatus therefor
KR102648618B1 (ko) * 2018-03-28 2024-03-19 에스케이하이닉스 주식회사 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템
CN110489351B (zh) * 2018-05-14 2021-03-09 英韧科技(上海)有限公司 芯片指纹管理装置及安全芯片
US11734094B2 (en) * 2020-08-19 2023-08-22 Micron Technology, Inc. Memory component quality statistics
US11741043B2 (en) 2021-01-29 2023-08-29 The Trustees Of Dartmouth College Multi-core processing and memory arrangement

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5267242A (en) * 1991-09-05 1993-11-30 International Business Machines Corporation Method and apparatus for substituting spare memory chip for malfunctioning memory chip with scrubbing
US20020133769A1 (en) 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
US7359261B1 (en) 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
JP4864006B2 (ja) 2006-04-06 2012-01-25 株式会社アドバンテスト 試験装置および試験方法
CN101178943A (zh) 2006-11-07 2008-05-14 旺宏电子股份有限公司 存储器及其读取错误检测方法
US20080282120A1 (en) * 2007-05-11 2008-11-13 Macronix International Co., Ltd. Memory structure, repair system and method for testing the same
JP2009146487A (ja) * 2007-12-12 2009-07-02 Renesas Technology Corp 半導体集積回路
US8064269B2 (en) * 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
TWI497293B (zh) * 2009-12-17 2015-08-21 Ibm 固態儲存裝置內之資料管理
CN103348330B (zh) 2010-12-01 2017-05-24 希捷科技有限公司 采用独立硅元件的动态较高级冗余模式管理
US8719648B2 (en) * 2011-07-27 2014-05-06 International Business Machines Corporation Interleaving of memory repair data compression and fuse programming operations in single fusebay architecture
WO2013089715A1 (en) * 2011-12-14 2013-06-20 Intel Corporation Storage of codeword portions
US9037943B2 (en) * 2012-10-26 2015-05-19 Intel Corporation Identification of non-volatile memory die for use in remedial action
US8959407B2 (en) * 2012-11-28 2015-02-17 Intel Corporation Scaling factors for hard decision reads of codewords distributed across die
US9146807B2 (en) * 2012-12-04 2015-09-29 Sandisk Technologies Inc. Bad column handling in flash memory

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