CN1314072A - 高密度印制电路板及其制造方法 - Google Patents

高密度印制电路板及其制造方法 Download PDF

Info

Publication number
CN1314072A
CN1314072A CN99810010A CN99810010A CN1314072A CN 1314072 A CN1314072 A CN 1314072A CN 99810010 A CN99810010 A CN 99810010A CN 99810010 A CN99810010 A CN 99810010A CN 1314072 A CN1314072 A CN 1314072A
Authority
CN
China
Prior art keywords
layer
substrate
conductive layer
cloth
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99810010A
Other languages
English (en)
Inventor
理查德·J·波默
杰弗里·T·戈特罗
南茜·M·W·安德罗夫
马克·D·海因
科里·J·扎雷茨基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honeywell International Inc
Isola Laminate Systems Corp
Original Assignee
Isola Laminate Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Isola Laminate Systems Corp filed Critical Isola Laminate Systems Corp
Publication of CN1314072A publication Critical patent/CN1314072A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/029—Woven fibrous reinforcement or textile
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/0296—Fibers with a special cross-section, e.g. elliptical
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Laminated Bodies (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Battery Electrode And Active Subsutance (AREA)

Abstract

本发明是一种用于提供电路基板的方法和装置。该电路基板包括一个具有不大于6.0微米的表面粗糙度的介质层。第一导电层被附着于介质层上。在一个实施例中,该介质层包括一个叠片,该叠片包括具有均匀织纹的布和一致地浸渍到均匀织纹中的树脂。可除去层也可附着于该叠片上而且在使第一导电层金属化之前将其除去。还描述了各种实施例。

Description

高密度印制电路板及其制造方法
技术领域
本发明一般涉及印制电路板，并且尤其涉及提供高密度印制电路板的方法和装置。
背景技术
集成电路通常被组装成焊接到印制电路板上的组件。可将集成电路安装于具有多个接点，如焊球或引线的基板上，这些接点或引线又焊到印制电路板上。接点通常位于基板的底面，而集成电路通常位于基板的顶面。组件基板可包含布线图形、电源/接地平面并由此电连接集成电路和位于基板另一侧上的接点。基板可具有多层布线图形并通过它将集成电路与接点互相连接起来。
图1A-F表示用于形成基板的常规工艺。如图1A和1B所示，首先形成基片(base laminate:)。在图1A中，诸如铜之类导电层2被首先电镀到圆筒4上。与圆筒4邻接的导电材料2的表面6通常是平滑的，而在圆筒4的相反一侧的导电层2的表面8通常是粗糙的。另外，通常导电层2的粗糙表面8，通过添加不规则球粒或钉齿(pinning teeth)来处理表面8，以便在层制工艺期间增强导电层2与电介质(看图1B)的粘结强度。用接触表面光度仪测定，表面8的表面粗糙度μ为通常大于6.0微米(峰到谷，RzDIN)。随后把硅烷耦联增进剂10添加于粗糙表面8上，以进一步增强导电层2的粘结强度。如图1B所示，然后在加热和压力下把处理过的导电层2层制到介质层12的一侧面或两侧面(图1B中仅表示出一个导电层2被附着于介质层12)而形成基片14。再在基片14上形成可制作图形的抗蚀掩膜16，如图1C所示。然后，如图1D所示，把抗蚀刻掩膜16制成图形，随后蚀刻该导电层2而形成基板18，如图1E所示。通常，该导电层2的厚度为5-18μm。接着除去抗蚀层而形成电路图形的基板，如图1F所示。
在制造这种常规的印制电路板时，通常形成残留的金属夹杂物(如铜夹杂物)，因为在层制工艺期间，不规则银球粒从导电层2的粗糙表面8脱落。由于蚀刻处理通常不能除去那些深深嵌入的银，所以残留在叠片14中的这些缺陷将作为化学镀的籽晶格点，随后就在叠片14的表面上引起导电性缺陷。这些缺陷将导致用户生产的电路潜在短路。
如以提供更高密度的印制电路板为设计目标，就要按比例缩小印制电路板的图形线条和间距特征。另外，需要缩小经由电路基板抓准焊盘的直径。当图形线条和间距特征变得较细小时(例如10-50μm)，嵌入的银粒问题将变得更显著。而且，为蚀刻出细小的线条和间距，就要求导电层2(例如铜层)很薄得。
另外，在常规的制造印制电路板时，基板通常要受到各种压力和热循环。用于制造叠片的一种常见的方法是采用使用液压的平板式层压机。在加热和加压下，把电沉积铜箔层制到热固化的树脂布的预浸渍片上。结果所得到的叠片通常具有不可接受的剩余应力，这主要是由于处理后的铜齿状结构与交联的叠片表面之间的机械交互作用。随后，在蚀刻第一导电层2(例如铜层)期间，内在的应力将引起很大而且又无法预测大小的移动，导致增大抓准焊盘直径。
因此，工艺上需要一种用于提供减少导电性缺陷的高密度印制电路板装置和方法。工艺上还需要一种用于提供具有提高尺寸一致性的高密度印制电路板的装置和方法，以便能够实现细线成形并缩小焊盘尺寸。另外，工艺上需要提供具有减小了铜厚度的电路基板。进而，在工艺上需要一种带有很平滑表面的基板，便于制造很细小的线条和间距的印制电路板。
发明的公开
本发明是一种用于提供电路基板的方法和装置。该电路基板包括具有不大于6.0微米的表面粗糙度的介质层。第一导电层被附着于该介质层上。在一个实施例中，该介质层包括叠片和树脂，该叠片包括具有均匀织纹的布和一致地浸渍到均匀织纹中的树脂。可以把一个可除去的层附着于叠片上并且在第一导电层金属化之前将其除去。下面，将描述各个实施例。
附图的简要说明
图1A-F说明用于形成基板的常规工艺；
图2说明根据本发明的原理提供的集成电路组件20的一个实施例；
图3A-H说明根据本发明的一个实施例形成高密度电路基板26工艺的一个实施例；
图4A-I说明根据本发明的一个实施例形成高密度电路基板26a工艺的另一个实施例；
图5A说明根据本发明原理提供的涂聚合物基片100的一个实施例的侧视图；
图5B说明根据本发明原理提供的涂聚合物基片100a的第二实施例的侧视图；
图5C说明根据本发明原理提供的涂树脂基片100b的一个实施例的侧视图；
图5D说明根据本发明的原理提供的涂树脂基片100c的第二实施例的侧视图；
图6是用于层制涂聚合物基片或涂树脂基片的书状片120的液压机118的一个实施例的侧视图；
图7说明根据本发明的原理的制造基片102工艺的一个实施例。
本发明的具体描述
本发明的一个方面涉及用于提供电路基板的方法和装置。电路基板包括具有不大于6.0微米的表面粗糙度的介质层。诸如铜的导电层被附着于介质层。在另一实施例中，首先把粘结层附着于介质层。随后把导电层沉积在粘结层上。
本发明的另一个方面涉及用于提供介质层的方法和装置，该介质层包括浸渍有树脂的均衡布(即，具有均匀织纹的布)，该树脂用不包含双氰胺(DICY)的固化剂进行固化。当然，这里使用的术语“浸渍”包括把树脂进行溶铸、挤压或旋涂到布里。术语“浸渍”还包括用于把树脂浸渍到布里的其它常用的公知技术。该树脂具有大于180℃的玻璃转变温度(Tg)，而且介质常数在2.9-3.1的范围内。将树脂浸渍后的布部分固化(b步骤)而形成预浸渍片。随后，使用热和压力将多层预浸渍片层制一起来产生叠片。结果所得的叠片是稳定的、释放了应力的，具有受控的热膨胀系数(CTE)，其热膨胀系数与导电层(例如铜)很接近，并且具有在0.008-0.015范围内的低损耗因数；按重量计在0.4-0.6％范围内的低含水量；以及在3.2-3.7的范围内的低介质常数。
图2说明根据本发明的原理提供的集成电路组件20的一个实施例。该组件20可包括安装于基板26的第一表面24上的集成电路22。集成电路22可用多个焊块28安装到基板26上。通常用称之为倒装焊的工艺来进行该集成电路22与基板26的连接。尽管这里描述的是倒装焊封装，当然集成电路22可用粘结线或带式自动焊接(TAB)或通过其它工艺上公知的技术连接到基板26上。
可将多个接点30附着于基板26的第二表面32上。接点30可以是软熔到基板26上的焊球。该接点30随后被附着于印制电路板(未示出)。基板26可具有表面焊盘、布线图形、电源/接地平面并经由焊块18和接点30相互连接。该基板26还具有多层布线图形、电源/接地平面并经由集成电路22与接点30互相连接。
图3A-H说明根据本发明的一个实施例形成高密度电路基板26的工艺的一个实施例。高密度电路基板26包括基片50，如图3A所示。在一个实施例中，该基片50是根据本发明的原理提供的介质层，在下面部分将详细讨论。通孔52a和/或52b可被形成于基片50中，如图3B所示。这种通孔52a和/或52b可在基片50中机械钻出(例如通孔52a)或激光钻出(例如通孔52b)。通常激光钻孔的直径在10-100μm的范围内，而机械钻孔的直径大约是0.004英寸/100μm，或更大。如图3C所示，第一导电层54可被附着于基片50上。在一个实施例中，第一导电层54是粘结层。这种粘结层的例子包括：铬、钛、钨、锌、和镍。当然，本技术领域公知的其它类型的粘结剂也可使用。
第一导电层54可以用本技术领域公知的任何方式进行沉积，包括各种加成、半加成或相减合成技术。第一导电层54的沉积，可借助于诸如真空金属化、溅射、离子镀、化学气相沉积、电镀、化学镀等工艺来进行。在一个实施例中，第一导电层54有50-200埃范围的厚度。在另一个实施例中，第一导电层54同时附着于基片50的两个表面上。在又一个实施例中，第一导电层54同时附着于基片50的两个表面上并附着到通孔52a和/或52b内。
随后，把第二导电层56附着于第一导电层54，如图3C所示。与第一导电层54的情况一样，第二导电层56可以用本技术领域公知的任何方式进行沉积，包括各种加成、半加成或相减合成技术。第二导电层56(和这里描述的其它导电层)的沉积可用诸如真空金属化、溅射、离子镀、化学气相沉积、电镀、化学镀等工艺来进行。第一导电层54和第二导电层56可由以不同工艺形成的单金属层或复合层、导电聚合物等构成。第二导电层56的例子包括铜、金和铝。在一个实施例中，第一导电层54是粘结层，第二导电层56是籽晶层。在另一个实施例中，第二导电层56大于500埃。在另一个实施例中，第二导电层56的厚度在500-10000埃的范围内。第二导电层56可被沉积在基片50的一个或两个表面上。换句话说，第二导电层56同时被附着(例如真空金属化或溅射)于基片50的两个表面上并附着到通孔52a和/或52b内。在另一个实施例中，可使用一种钯催化剂浸液进行直接金属化的工艺，把诸如铜(而不用两个导电层，例如第一和第二导电层54和56)的单导电层附着于基片50的一个或两个表面上。在这种金属化工艺中，不要求诸如粘结层(例如铬、钨、钛、镍、锌)的第一导电层54来促进第二导电层56(例如籽晶层)与基片50粘结。
如图3D和3E所示，可在第二导电层56(或使用直接金属化工艺附着于基片50的单导电层)上把诸如可光成像的干式抗蚀膜58制成图形。用常规的光刻技术通过应用抗蚀层，并且随后把抗蚀材料的部分除去而把电镀抗蚀层56制作成图形，如图3E所示。在一个实施例中，可对抗蚀层56的一部分进行掩蔽，且使用适当的显影液，例如以显影溶液为基的水溶液或溶剂除去抗蚀剂56的多余部分。
导电材料的附加层60，例如铜，可被沉积在第二导电层56的没有被抗蚀剂58掩蔽的区域上，如图3F-1和3F-2所示，以较轻细线形电路的困难。在一个实施例中，如图3F-1所示，通孔52a和/或52b或被电镀到规定的铜壁厚度(通常是0.001英寸)或完全被电镀填塞，产生用于以后的接合工艺的实心柱，如图3F-2所示。通常，较小的激光钻孔是电镀完全填塞通孔的最佳选择。
如图3G所示，之后除去抗蚀层58。接着，实施快速蚀刻工艺。这样作的目的是除去第二导电层56(例如，铜的籽晶层)或为了除去单导电层(例如，铜籽晶层)。随后，基板26经受蚀刻液的蚀刻，除去第一导电层54(例如，用铬蚀刻液除去在除去铜后露出来的厚50-200埃的铬)。除去铬就能保证电镀的电路图形之间的电绝缘。上述形成电路的工艺也可应用于基板26的一个或两个表面(例如表面24和/或32)上。
图4A-I说明根据本发明的原理的形成高密度电路基板26a的工艺的另一个实施例。高密度印制电路板26a可用来取代基板26并且包括基片80，如图4A所示。在一个实施例中，该基片80是根据本发明的原理提供的介质层并且将在后面部分对其进行详细讨论。
如图4B所示，第一导电层82被附着于基片80。在一个实施例中，第一导电层82是粘结层。这种粘结层的例子包括铬、钛、钨、锌和镍。当然其它类型的粘结剂也可使用。第一导电层82可以以本技术领域公知的任何方法进行沉积，包括各种加成、半加成或相减合成技术。第一导电层82(和这里描述的其它导电层)的沉积，可借助于诸如真空金属化、溅射、离子镀、化学气相沉积、电镀、化学镀等工艺来进行。在一个实施例中，第一导电层82具有50-200埃范围的厚度。在另一个实施例中，第一导电层82同时被附着于基片80的两个表面上。随后，第二导电层84被附着于第一导电层82上，如图4B所示。
与第一导电层82的情况一样，第二导电层84可以以本技术领域公知的任何方式进行沉积，包括各种加成、半加成或相减合成技术。第二导电层84的沉积，可借助于诸如真空金属化、溅射、离子镀、化学气相沉积、电镀、化学镀等工艺来进行。导电层82和84可由不同工艺形成的单金属层或复合层构成，并且可以包括金属、导电聚合物等。第二导电层84的例子包括铜、金和铝。在一个实施例中，第一导电层为粘结层，第二导电层为籽晶层。在另一个实施例中，第二导电层84大于500埃。在另一个实施例中，第二导电层84的厚度在500-10000埃范围内。
第二导电层84可以沉积在基片80的一个或两个表面上。在另一个实施例中，可使用钯催化剂浸液进行直接金属化工艺，把诸如铜之类的单导电层而不是将两层导电层(例如，第一和第二导电层82和84)附着于基片80的一个或两个表面上。在本金属化工艺中，并不需要象粘结层之类的第一导电层82，用以增进第二导电层84对基片80的粘结。接着，(例如，在附着粘结剂和铜层之后或直接金属化工艺之后)把直到5微米厚的铜，快速镀到基片80的表面上，如图4b所示。
如图4C所示，可在基片80中形成通孔86a和/或86b。这种通孔86a和/或86b可在基片80中用机械钻出(例如，通孔86a)或用激光钻出(例如，通孔86b)。通常激光钻出的通孔86b的直径在10-100μm的范围内，而机械钻出的通孔86a的直径大约是0.004英寸/100μm或更大。然后，把通孔86a和/或86b作为籽晶层。在一个实施例中，沿通孔86a和/或86b的侧壁附着籽晶层88。在另一个实施例中，使籽晶层88附着于第二导电层84(或使用直接金属化工艺附着于基片80的单导电层)的表面，并且还沿着通孔86a和/或86b的侧壁延伸。在一个实施例中，该籽晶层88可以是下面的材料中的任何一种：钯、锡或碳。
随后，将第三导电层89(例如化学镀)沉积到通孔86a和86b内或该层88上，如图4D所示。在一个实施例中，第三导电层为铜层。在本实施例中，在第三导电层89上沉积铜，厚度直到1.0微米(例如快速电镀)而且还将其沉积到通孔86a和86b内。如图4E所示，可在第三导电层89上把诸如可光成像的干式抗蚀膜之类的抗蚀层90制成图形。用常规的光刻技术，通过应用抗蚀层并随后把抗蚀材料的一部分除去而将电镀抗蚀层90制成图形，如图4F所示。在一个实施例中，可对抗蚀层90的一部分进行掩蔽，并且使用适当的显影液，例如显影液为基的水溶液或溶剂，除去抗蚀层56的其余部分。
导电材料的附加层92，例如可将铜材料沉积(例如，电镀)到第三导电层89上没有被抗蚀剂90掩蔽的区域，如图4G-1和4G-2所示，以减轻制作细线形电路的困难。在一个实施例中，如图4G-1所示，通孔86a和/或86b，或被电镀到特定的铜壁厚度(通常是0.001英寸)或完全被电镀填塞，产生以后用于焊接工艺的实心柱，如图4G-2所示。通常，较小的激光钻孔是电镀完全填塞通孔的较好选择。
如图4H所示，之后除去抗蚀剂90。接着，实施快速蚀刻工艺。这样作的目的是分别除去第二和第三导电层84和89(例如，分别为铜材料和铜籽晶层)或为了除去单导电层和第三导电层89(例如，分别为铜材料和铜籽晶层)。随后，基板26a经过蚀刻液的蚀刻，除去第一导电层82(例如，用铬蚀刻液除去在除去铜后露出来的50-200埃的铬)。铬的除去保证了电镀的电路图形之间的电绝缘。上述形成电路的工艺也可应用于基板26a的一个或两个表面(例如表面24和/或32)上。
通过使用如上所述和如图3A-3H和图4A-4I所示的组合工艺，本发明提供一种具有减小了铜厚度的电路基板。因此，可避免形成电路基板的常规技术，它包括在加热和加压下把电沉积的铜箔层制到热固化树脂布预浸渍片上的技术。这种常规技术通常要形成5-18微米厚的铜层。但是，使用本发明的技术，可实现厚度小于5微米的铜层。在另外的实施例中，可实现厚度为1-3微米的铜层。
本发明的第二方面涉及用于提供基片50或80的方法和装置。为了当前讨论的目的，后面把基片50或80称为基片102。图5A说明根据本发明的原理提供的涂聚合物基片100的一个实施例的侧视图。在一个实施例中，涂聚合物基片100包括一基片102，它包括至少一个基片层(例如1021-102n中的任何一层)。基片层的例子(例如1021-102n中的任何一层)包括预浸渍材料(b步骤材料)。在另一个实施例中，涂聚合物基片100包括一基片102，它包括多个基片层1021-102n，选择这些基片层并交错形成基片102。在一个实施例中，基片102被夹在两个可除去层或可除去的释放膜104a和104b之间。在一个实施例中，可除去层104a或104b是可除去的聚合物膜。聚合物释放膜(例如层104a和/或104b)的例子包括下面的任何一个：聚丙烯膜、聚酰亚胺膜、由氟化树脂构成的膜、聚醚亚胺(polyetherimides)或聚苯撑硫(polyphenylene sulfide)膜。但是，本领域普通技术人员公知的其它聚合物释放膜也可使用。
在另一个实施例中，可除去的层104a或104b可以是导电层或导电释放层。该导电层可以是导电金属层或导电非金属层。导电金属层的例子包括电沉积的铜或铝，其磨光表面(或在制造期间与圆筒邻接的表面)被压到基片102上。导电层(例如104a或104b)可以是由轧制的铜或轧制的铝制造，将两种材料之一的平滑表面压到基片102上而形成。非金属导电层的例子包括由半导体材料构成的层。基片102的厚度和物理性能，可由用于制造基片层1021-102n的材料层数和类型进行调整。例如，0.004英寸的基片102可包括2层的预浸渍材料(例如1011和1022)，其中各个预浸渍层(例如1011和1022)包括，例如浸渍到夹在两个可除去层或释放膜之间的单层均衡布中的树脂。
释放膜104a和/或104b有两个功能：1)在层制后它提供带有非常平滑的表面的基片102，和2)直到用在电路基板生产线之前它提供对基片102的保护层。在一个实施例中，本发明的基片102的表面粗糙度μ不大于6.0微米(峰到谷，RzDIN)，这是用接触表面光度仪测出的值。在又一个实施例中，基片102的表面粗糙度μ是0微米-μ为3微米(峰到谷，RzDIN)，这是用接触表面光度仪测出的值。应注意的是，使用其他类型的表面光度仪(例如激光表面光度仪)将产生与接触表面光度仪数据不同的表面粗糙度范围。但是，这些其它的表面光度仪将提供与接触表面光度仪提供的测量相关的对应的表面粗糙度μ测量。例如，如前面部分中讨论的那样，常规基板的表面8(图1A和1B)的表面粗糙度μ通常大于6.0微米(峰到谷，RzDIN)，这是用接触表面光度仪测出的值。本发明的基片102的表面粗糙度μ不大于6.0微米(峰到谷，RzDIN)，这也是用接触表面光度仪测定的值。当然，其它类型的表面光度仪将仍产生与接触表面光度仪提供的表面粗糙度相关的表面粗糙度测量值，同时提供与接触表面光度仪测量的值不同的表面粗糙度。
已经确定，在基片102中使用聚酰亚胺或聚丙烯作为可除去层104a或104b提供两个方面最佳性能：释放膜104a或104b与基片层1021-102n没有或具有最小粘合力的很平滑的高光泽表面。也已经确定，用极性聚合物如尼龙、聚苯二甲酸乙烯(PEN)和聚对苯二甲酸乙二醇酯(PET)制成的样品粘结到完成的叠片上而且不可能从基板除去。
可在钻孔之前，从基片102的外表面除去释放膜104a和/或104b。在一个实施例中，当使用在压制温度下熔化的聚合物释放膜如热塑性释放层时，诸如铜箔或非极性的聚合物膜的牺牲(sacrificial)层106a和/或106b被安置于聚合物释放膜(例如104a和/或104b)与压板110a和110b之间，如图5B所示。使用诸如电沉积铜、轧制铜或铝或者在压力温度下不熔化的聚合物膜，可防止聚合物释放膜(例如104a和/或104b)在层制期间粘结到压板110a和110b上面。牺牲层106a和/或106b和聚合物释放膜(例如104a和/或104b)随后就可以从基片102剥离下来，以提供平滑表面形态的基片102。
图5C说明根据本发明的原理提供的涂聚合物基片100b的第三实施例。该涂聚合物基片100b包括一个其上层制诸如覆铜箔的导电层107a和/或107b的基片102。该导电层107a和/或107b包括一个铜层114a和/或114b，涂有完全固化(或c步骤)树脂层112a和/或112b，在该树脂层上涂有树脂粘结层108a和/或108b。在层制工艺期间，树脂粘结层108a和/或108b被附着到基片102上。该导电层107a和/或107b的一个例子包括双道(double-pass)树脂层，如AlliedSignal公司出售的商标为RCCTM的那种树脂。在层制期间，使粘结层108a和/或108b软化、流动并固化，并形成具有平滑表面的完全固化的叠片100b。
在另一实施例中，如图5D所示，不用图5C所示的树脂层112a和/或112b。相反，只有一个单层粘结层108a和/或108b被附着于基片102与铜层114a和/或114b之间。这种粘结层的一个例子是单道(single-pass)的树脂层，如Mitsui提供的商标为MultifoilTM的树脂。在层制期间，使使粘结层108a和/或108b软化、流动并固化，而形成具有平滑表面的完全固化的叠片100c。层制后，可将铜层114a和/或114b蚀刻到需要的厚度(通常是5-9微米)，或完全除去。结果得到的表面具有铜层114a和/或114b的表面粗糙度。为获得平滑表面，可使用具有很小齿状结构外形的铜层114a和/或114b。
图6是用于层制涂聚合物基片100或100a或涂树脂基片100b或100c的书状片120的液压机118的一个实施例的侧视图。这个实施例虽然描述了用于层制涂聚合物基片100或100a、或涂树脂基片100b或100c，当然也可使用本技术领域已知的其它层制工艺。这样的另外层制工艺包括：连续轧制层制工艺和自动粘结(autoclave)层制工艺。如所示的那样，每个书状片120包括多个涂聚合物基片100或100a、或涂树脂基片100b或100c的交替层以及压板110，而压板110位于书状片120的两端。书状片120被堆叠在两个台板122a与122b之间。
涂聚合物基片100或100a的压制过程取决于使用的释放膜104a和104b的类型。对于不熔化而且只是在350°F到375°F之间的压制温度范围内软化的聚合物释放膜(例如，104a和/或104b)，或者对于导电金属释放膜(例如，104a和/或104b)来说，可加热到180°F在400psi的压力下把书状片120装到液压机118中。使用真空密封压制机或把每个叠片100或100a安装到可密封的室中或使用真空系统，在压制期间给各个叠片100或100a抽真空，将真空压力(直到29英寸汞柱)施加于书状片120。然后使样品以每分钟10°F的直线升温到375°F，并让样品在这个温度下停留75分钟。然后经20分钟使样品冷却到100°F。在层制后可实施后烘烤工艺，以进一步降低叠片100中的应力。在一个实施例中，在350°F到375°F的温度范围内进行1-4小时时间范围的后烘烤工艺。但是，后烘烤过程可发生在较低温度下用较长时间，或在较高温度下用较短时间。
对于在350°F到375°F的压制温度范围内熔化的聚合物释放膜(例如104a和/或104b)，可实施改进的压制过程使层制期间所得的基片102的滑移量减少到最小。对于这些材料，可使用两种不同的压制过程。在两种情况下，都在180°F下装入样品，压力升高到400psi，使用真空密封压制机或把每个叠片100或100a安装到可密封的室中或使用真空系统，在压制过程中对各个层100或100a抽真空而将真空压力(直到29英寸汞柱)施加于书状片120。然后以10°F/分把温度升高到330°F，并且把样品维持在330°F下经过75分钟。从此以后，有两种不同的选择方案可供采用：(1)经20分钟把叠片100或100a冷却到100°F，然后在375°F(后烘烤过程可发生在较低温度下用较长时间进行，或在较高温度下用较短时间)实施1-4小时的后烘烤工艺(在后烘烤压制机中或在炉子中)；或(2)把压力降到50psi，以10°F/分把温度升高到375°F，然后维持该温度75分钟，接着，经20分钟把100或100a冷却到100°F。还可把后烘烤工艺加到第二种选择方案里又减轻应力。在一个实施例中，在350°F到375°F的温度范围内进行1-4小时时间的后烘烤工艺。但是，后烘烤过程可发生在较低温度下用较长时间，或在较高温度下用较短时间。
用于涂树脂基片100b或100c压制过程开始于在200°F装入该书状片120并施加25psi的压力。使用真空密封压制机或把每个叠片100b安装到可密封的室中或使用真空系统，在压制过程中对各个层100b抽真空而将真空施加于书状片120上。在整个压制期间保持225psi的压力。然后以5-15°F/分把样品温度升350-390°F，并且让样品在这个温度下停留45-90分钟。然后经20分钟把样品冷却到100°F后解除压力。
图7说明根据本发明的原理制造基片102工艺的一个实施例。该基片102可以通过制造多个基叠层1021-102n或带有少的雪茄状孔隙数(纤维束的空隙中的柱形孔隙，例如密封在纤维束中的空气或溶剂)或少的叠片孔隙数的叠基片层(例如1021)来获得。可以这样达到，通过选择适当的布并对布提供良好或强大而又均匀的树脂浸透，以便所得的叠片有很均匀的含树脂量和少的含孔隙量的叠片。也已经确定，使用适当的固化剂将提供具有低介质常数和低损耗因数的叠层结构，而固化剂保证树脂呈现出低吸水性。对布和树脂也进行选择，以便形成具有与籽晶层(例如第二导电层56或84)的热膨胀系数(CTE)接近匹配的CTE受控的基片102。
这样，为制备每个基片层1021,...102n，就用玻璃转变温度(Tg)大于180度、介质常数在2.9-3.1的范围内的树脂来浸渍均衡的布(即，布具有均匀织纹)，并使之固化形成基片层1021,...102n。所得基片层1021，..或102n消除应力后，它具有在0.008-0.015范围降低了的损耗因数、按重量计在0.4-0.6％范围的低含水量和3.2-3.7范围的低介质常数。结果所得的基片层1021,...或102n还具有与随后附着于基片102的第二导电层(例如铜籽晶层)56或82接近匹配的受控CTE。
尤其是，为制备本发明的平滑的基板50或80，首先选出布料150。在一个实施例中，布150有均衡的织纹结构，在织纹平面内保持各向同性。这种均衡的织纹结构包括使用在卷曲和填充(X和Y)方向上，即在织纹的平面内有非常均匀的丝束。这种均衡布料的例子包括玻璃纤维布和非玻璃纤维布。在一个实施例中，均衡织纹玻璃纤维布具有50-70支数/英寸。在另一个实施例中，均衡织纹玻璃纤维布在卷曲和填充方向具有60支数/英寸。通常细织纹布的类型包括D和E型细丝。在本发明的一个实施例中，卷曲和填充的玻璃丝是DE型(细丝直径是0.00025英寸)。在一般的玻璃纤维布中，卷曲和填充的丝可以是或不是相同的丝类型(即，在玻璃丝纺纱处理期间，卷曲和填充的丝可使用不同的套筒(bushing)制造)。在本发明的一个实施例中，DE丝由相同的制造套管产生，而且在卷曲和填充方向上使用相同的丝。这就在卷曲和填充方向形成非常均匀和一致的布(即，具有相同的横截面面积)。
另外，可使用KevlarTM纺织布或石英纤维布。也可使用本技术领域公知的其它种类的均衡纺织布。卷曲和填充的丝具有不同的几何形状：卷曲的玻璃丝具有成为更加柱状的和具有更加圆形的横截面的趋势，而填充的玻璃丝具有更加椭圆形的横截面。已经发现，用更加柱状横截面的丝制造的预浸渍材料存在具有雪茄状孔隙和叠片孔隙的趋势。因此，在卷曲和填充方向使用具有非常均匀的和具有更加椭圆形横截面丝束的布将提供制造本发明的叠片50或80所需的一致性。
已经确定，在卷曲和填充方向具有均匀剖面的布150，将有助于在基板26或26a中形成通孔时钻孔更一致。如果玻璃丝的接头(knuckle)处太厚或者如果它们占据了较大面积，钻头更有偏离接头的倾向，结果产生不均匀的孔。另外，对较小织纹布的激光钻孔将产生较高的钻孔速率和更均匀的孔壁。
另外，选定的布150还具有与第二导电层(例如铜层)56(图3C)或84(图4C)的热膨胀系数(CTE)接近匹配的受控的CTE。铜的CTE是百万分之17部分(ppm)。在一个实施例中，布150的CTE在15-20ppm范围。通过提供从具有与第二导电层(例如铜层)56(图3C)或84(图4C)的CTE接近匹配的受控的CTE的布150制造的基片102，并通过在制造基片50、80或102的期间，利用可除去的释放膜104a和/或104b(从而不需要使用常规技术来制作包括在加热和加压下向热固性树脂布预浸渍片上层制电沉积铜箔的电路基板)。结果得到的电路基板26或26a被减轻应力。另外，也可以对叠片100或100a进行后烘烤而达到减轻更多的应力。
在一个实施例中，布150可由一种激光可烧蚀的材料来构成，以便于随后在叠片50、80或102中进行通孔的激光钻孔。这种布150可由以下材料构成：1)能吸收紫外(UV)线的纤维，2)通过用能吸收紫外线的物质涂覆布150,3)通过用提高导热率的物质涂覆的布150，或4)通过使用其中(ⅰ)要被激光钻孔的孔，或(ⅱ)填充材料具有小直径的无纺玻璃。
一选定了适当的布150，就把耦联剂施加于布150上，将在曝露于高温和潮湿环境后的叠片50、80或102生白点和起泡减到最低限度。为此，需要选择适当的耦联剂，将用于导电性阳极丝(CAF)形成的电压降到最低程度。在树脂与布之间缺乏强韧的粘结力，当在湿气和偏压(bias)的作用下的时候，沿着纤维束就可能发生铜丝生长。提供高级CAF电阻的关键是选择最佳耦联剂。CAF形成的低倾向性(propensity)是封装应用基板的一个关键功能参数。在一个实施例中，已经发现，例如由ClarkSchwebel公司销售的的耦联剂CS309，在温度和湿气曝露期间(例如，在压力锅测试期间)能提供最佳结果。
一选择并调整了布150，就用树脂溶液152浸渍该布150。这里使用的术语“浸渍”包括把树脂溶液152溶铸、挤压或旋涂到布150里。如图7所示，用于把树脂溶液152附着于布150的一个实施例工艺是使布150通过含有选定树脂溶液152的树脂槽154。在一个实施例中，树脂溶液152包括树脂、降低树脂的粘度较好浸透到布里的溶剂、催化剂和添加剂，所有这些可在容器140中进行预混合并且随后注入到树脂槽154中。在一个实施例中，树脂溶液152包括具有高玻璃转变温度(Tg)树脂的树脂。在一个实施例中，Tg＞180℃。用于树脂溶液152中的树脂例子包括环氧树脂。当然任何带有这里所述性能(即高Tg、低介质常数和适当固化，提供带有低含水量的基片)的其它树脂都可以使用。
在另一个实施例中，树脂溶液152用不含双氰胺(DICY)的固化剂进行固化。使用没有DICY的固化剂，导致固化树脂呈现比标准环氧树脂明显地低的吸水性。这种低的吸水性是基板26或26a的关键特征，用于在加速水分测试中提供带有加强性能的基片102。这种没有DICY的固化剂制成具有比以标准FR4环氧树脂为基的基片要低的含水量、降低的介质常数和降低的损耗因数的层结构。在一个实施例中，固化的树脂有2.9-3.1的范围内的介质常数。
在布150的浸渍期间，适当的树脂溶液152易于润湿150的线束，并表现出对纤维束的良好浸透。在浸渍期间这种良好的树脂浸透，结果是基片层1021、1022、...或102n具有很低密度的雪茄状孔隙，随后使得基片102具有很低的孔隙数。另外，树脂溶液152对织物150的一致浸渍，结果形成极其一致含树脂量的叠片102的附加好处。结果所得叠片102的介质常数取决于树脂与纤维的比率，而很一致含树脂量的叠片将在叠片的平面内呈现稳定的介质常数。这种稳定性对于电路两端之间信号速度稳定性是重要的。例如，为产生很均匀的0.002英寸的叠片102，基片102由含有58-59重量％树脂的单层玻璃布构成。在一个实施例中，为提高表面平滑度(厚度上稍有增加)，可将基叠层1021,1022,...或102n的树脂含量增大到60-64重量％的树脂。在浸渍工艺期间，密切关注的是控制树脂含量。这是借助于使布150穿过两个相对旋转的计量辊160a和160b完成的(图7)。
然后在干燥塔170中在大约350℃下把树脂浸渍布150干燥2到3分钟的时间。干燥塔170中的热量除去了树脂溶液152中的溶剂。然后在大约350℃使布150经受进一步的加热时间，并持续1到3分钟，以部分地固化浸渍到织物150内的树脂。然后可把所得的基片层(或预浸渍材料)1021切割成需要的大小，以提供基片102的各个叠片或各个基片层1021,...102n(图5A-5D)。
因此，本发明提供一种用于提供具有减少了导电缺陷的平滑基板的装置和方法。该基板具有改善的尺寸一致性，使得能形成细布线，并缩小焊盘尺寸。结果，可有提供减少了导电缺陷的高密度印制电路板。
在不脱离其精神和本质特征的情况下可以以其它特定形式体现本发明。描述的各实施例在各个方面考虑都是仅仅为了说明而并非进行限制。因此，本发明的范围由后附的权利要求书而不是前述的描述来限定。在权利要求书的含义和等价范围内的所有改变都要包括在本发明的范围内。

Claims (45)

1．一种电路基板，包括：
一个具有不大于6.0微米表面粗糙度的介质层；和
一个附着于所述介质层的第一导电层。
2．根据权利要求1的基板，其特征是所述介质层的表面粗糙度在0微米到3微米的范围内。
3．根据权利要求1的基板，其特征是所述第一导电层是一个籽晶层。
4．根据权利要求1的基板，还包括：一个附着于所述第一导电层的第二导电层。
5．根据权利要求4的基板，其特征是所述第一导电层是一个粘结层。
6．根据权利要求5的基板，其特征是所述第二导电层是一个籽晶层。
7．根据权利要求4的基板，还包括一层附着于所述第二导电层的抗蚀层。
8．根据权利要求4的基板，还包括一经介质层延伸的通路。
9．根据权利要求1的基板，其特征是所述介质层包括：
一个具有均匀织纹的布；和
一致地浸渍到所述布的均匀织纹内的树脂。
10．根据权利要求9的基板，其特征是所述布包括大量形成所述均匀织纹的玻璃纤维，其中所述玻璃纤维的每一个剖面为椭圆形。
11．根据权利要求9的基板，其特征是所述树脂具有大于180℃的玻璃转变温度。
12．根据权利要求9的基板，其特征是所述树脂具有2.9-3.1的范围内的介质常数。
13．根据权利要求9的基板，其特征是所述树脂用不包含双氰胺(DICY)的固化剂进行固化。
14．根据权利要求1的基板，其特征是所述介质层具有与所述第一导电层的热膨胀系数(CTE)接近匹配的CTE。
15．根据权利要求1的基板，其特征是所述介质层具有与所述第一导电层的CTE接近匹配的CTE；介质常数在3.2到3.7的范围内；含水量在0.4-0.6％重量的范围内；以及损耗因数在0.008到0.015的范围内。
16．根据权利要求1的基板，其特征是所述基板还包括一个附着于所述介质层的可除去层，在所述第一导电层附着于所述介质层之前除去所述可除去层。
17．一种叠片，包括：
具有大量形成均匀织纹的玻璃纤维布，所述玻璃纤维的每一条具有椭圆剖面；和
树脂，所述树脂提供对所述布的一致浸透。
18．根据权利要求17的叠片，其特征是所述树脂具有大于180℃的玻璃转变温度。
19．根据权利要求17的叠片，其特征是所述树脂用不包含双氰胺(DICY)的固化剂进行固化。
20．根据权利要求17的叠片，还包括一个附着于所述叠片的可除去层。
21．根据权利要求20的叠片，其特征是所述可除去层是可除去的聚合物膜。
22．根据权利要求21的叠片，其特征是所述可除去的聚合物膜选自一组包括：聚亚酰胺、聚丙烯、氟化树脂、聚醚亚胺和聚苯撑。
23．根据权利要求20的叠片，其特征是所述可除去层是一层可除去的导电膜。
24．根据权利要求21的叠片，其特征是所述可除去的导电膜是一种金属。
25．根据权利要求20的叠片，其特征是所述可除去层是一层可除去的非导电膜。
26．根据权利要求17的叠片，其特征是所述布选自一组包括：能吸收紫外(UV)线的布；具有能吸收紫外线的涂层的布；具有增加热传导率涂层的布；具有纤维直径小于通孔直径的布；以及具有填充材料直径小于通孔直径的布。
27．根据权利要求17的叠片，其特征是所述布是一种玻璃布。
28．根据权利要求17的叠片，其特征是所述布是一种非玻璃布。
29．一种集成电路组件，包括：
一个基板，包括：
一个具有不大于6.0微米表面粗糙度的介质层；和
一个附着于所述介质层的第一导电层，以及
一个附着于所述基板的集成电路。
30．根据权利要求29的组件，其特征是所述介质层的表面粗糙度在0微米到3微米的范围内。
31．根据权利要求29的组件，其特征是所述集成电路用焊料固定在所述基板上。
32．一种制造电路基板的方法，包括：
把第一导电层附着于一个具有不大于6.0微米的表面粗糙度的介质层上；
在所述第一导电层上把抗蚀层制成图形；
蚀刻所述第一导电层；以及
除去所述抗蚀层。
33．根据权利要求32的方法，其特征是附着所述第一导电层包括同时附着所述第一导电层和配置在所述介质层中的至少一个通孔。
34．根据权利要求32的方法，还包括：
在附着该第一导电层之前把一第二导电层附着于介质层上。
35．根据权利要求34的方法，其特征是附着所述第二导电层包括同时附着所述第二导电层和设置在所述介质层中的至少一个通孔。
36．根据权利要求32的方法，其特征是附着所述第一导电层包括同时在所述介质层的第一和第二表面上附着所述第一导电层。
37．根据权利要求32的方法，其特征是所述介质层包括一个可除去层，本方法还包括在向所述介质层上附着所述第一导电层之前除去所述可除去层。
38．根据权利要求32的方法，其特征是所述介质层包括一个第一和一个第二表面，所述介质层包括一个附着于第一表面的第一可除去层和一个附着于第二表面的第二可除去层；该方法还包括在把所述第一导电层附着于所述介质层上之前，除去所述第一和第二可除去层。
39．一种制造叠片的方法，包括：
选择大量具有形成均匀织纹的玻璃纤维布，所述玻璃纤维的每一条具有椭圆剖面；
用具有一致地浸透该布的树脂的树脂溶液浸渍所述布；和
干燥所述树脂浸渍的布。
40．根据权利要求39的方法，还包括在用所述树脂溶液浸渍所述布之前，
选择树脂溶液，所述树脂溶液是具有下面性质的树脂：
介质常数在2.9-3.1的范围内；和
玻璃转变温度大于180℃。
41．根据权利要求39的方法，还包括在用所述树脂溶液浸渍所述布之后，用不包含双氰胺的固化剂固化所述树脂溶液。
42．根据权利要求39的方法，其特征是选择所述布包括选择玻璃布。
43．根据权利要求39的方法，其特征是选择所述布包括选择非玻璃布。
44．根据权利要求39的方法，还包括后烘烤所述叠片以提供应力减轻。
45．根据权利要求39的方法，还包括把可除去层附着于干燥的树脂浸渍的布上。
CN99810010A 1998-07-28 1999-07-22 高密度印制电路板及其制造方法 Pending CN1314072A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/123,952 US6242078B1 (en) 1998-07-28 1998-07-28 High density printed circuit substrate and method of fabrication
US09/123,952 1998-07-28

Publications (1)

Publication Number Publication Date
CN1314072A true CN1314072A (zh) 2001-09-19

Family

ID=22411883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99810010A Pending CN1314072A (zh) 1998-07-28 1999-07-22 高密度印制电路板及其制造方法

Country Status (11)

Country Link
US (1) US6242078B1 (zh)
EP (1) EP1103168B1 (zh)
JP (1) JP2002521835A (zh)
KR (1) KR20010053614A (zh)
CN (1) CN1314072A (zh)
AT (1) ATE339873T1 (zh)
AU (1) AU5127499A (zh)
DE (1) DE69933225T2 (zh)
ES (1) ES2274632T3 (zh)
TW (1) TW507494B (zh)
WO (1) WO2000007219A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102474990A (zh) * 2009-08-03 2012-05-23 罗伯特·博世有限公司 具有层间连接孔的传感器元件
CN103855037A (zh) * 2012-11-28 2014-06-11 同和金属技术有限公司 电子部件安装基板及其制造方法
CN107211525A (zh) * 2014-12-16 2017-09-26 安费诺有限公司 用于印刷电路板的高速互连
CN112020232A (zh) * 2020-08-27 2020-12-01 韶关市华思迅飞信息科技有限公司 一种pcb印制电路板的uv烘烤炉
CN113646469A (zh) * 2019-03-27 2021-11-12 三井金属矿业株式会社 印刷电路板用金属箔、带载体的金属箔和覆金属层叠板、及使用其的印刷电路板的制造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141870A (en) * 1997-08-04 2000-11-07 Peter K. Trzyna Method for making electrical device
TW396462B (en) * 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6613413B1 (en) * 1999-04-26 2003-09-02 International Business Machines Corporation Porous power and ground planes for reduced PCB delamination and better reliability
SE523150C2 (sv) * 2000-01-14 2004-03-30 Ericsson Telefon Ab L M Kretsmönsterkort och metod för tillverkning av kretsmönsterkort med tunt kopparskikt
DE10018025A1 (de) * 2000-04-04 2001-10-18 Atotech Deutschland Gmbh Verfahren zum Erzeugen von lötfähigen Oberflächen und funktionellen Oberflächen auf Schaltungsträgern
KR100509058B1 (ko) * 2000-04-11 2005-08-18 엘지전자 주식회사 인쇄회로기판의 제조방법
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
JP2002111185A (ja) * 2000-10-03 2002-04-12 Sony Chem Corp バンプ付き配線回路基板及びその製造方法
DE10109786A1 (de) * 2001-02-28 2002-12-12 Fractal Ag Verfahren zur Herstellung von Leiterplatten
TW560102B (en) * 2001-09-12 2003-11-01 Itn Energy Systems Inc Thin-film electrochemical devices on fibrous or ribbon-like substrates and methd for their manufacture and design
US7258819B2 (en) 2001-10-11 2007-08-21 Littelfuse, Inc. Voltage variable substrate material
US7183891B2 (en) * 2002-04-08 2007-02-27 Littelfuse, Inc. Direct application voltage variable material, devices employing same and methods of manufacturing such devices
JP4902944B2 (ja) * 2002-04-08 2012-03-21 リッテルフューズ，インコーポレイティド 直接塗布するための電圧可変物質、及び電圧可変物質を使用するデバイス
US7132922B2 (en) * 2002-04-08 2006-11-07 Littelfuse, Inc. Direct application voltage variable material, components thereof and devices employing same
US6596384B1 (en) * 2002-04-09 2003-07-22 International Business Machines Corporation Selectively roughening conductors for high frequency printed wiring boards
US7438969B2 (en) * 2002-07-10 2008-10-21 Ngk Spark Plug Co., Ltd. Filling material, multilayer wiring board, and process of producing multilayer wiring board
CN1329979C (zh) * 2002-12-26 2007-08-01 三井金属矿业株式会社 电子部件封装用薄膜载带及其制造方法
US6960831B2 (en) * 2003-09-25 2005-11-01 International Business Machines Corporation Semiconductor device having a composite layer in addition to a barrier layer between copper wiring and aluminum bond pad
JP2005202382A (ja) * 2003-12-18 2005-07-28 Sumitomo Bakelite Co Ltd 光プリント回路基板、面実装型半導体パッケージ、及びマザーボード
US20060152334A1 (en) * 2005-01-10 2006-07-13 Nathaniel Maercklein Electrostatic discharge protection for embedded components
JP4520392B2 (ja) * 2005-05-12 2010-08-04 株式会社丸和製作所 プリント基板の製造方法
US8250751B2 (en) * 2007-02-20 2012-08-28 Ddi Global Corp. Method of manufacturing a printed circuit board
US20080318413A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and interconnect component recovery process
EP2129199A1 (en) * 2008-05-28 2009-12-02 LG Electronics Inc. Method of manufactoring flexible film
TWI405317B (zh) * 2010-03-04 2013-08-11 Unimicron Technology Corp 封裝基板及其製法
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
TWI462672B (zh) * 2013-02-08 2014-11-21 Ichia Tech Inc 前驅基板、軟性印刷電路板及其製造方法
CN115716362A (zh) * 2014-07-10 2023-02-28 伊索拉美国有限公司 薄树脂膜及其在铺层中的用途
JP2022187865A (ja) * 2021-06-08 2022-12-20 新光電気工業株式会社 配線基板及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE332214B (zh) * 1968-07-12 1971-02-01 Gylling & Co
US4288282A (en) * 1979-09-28 1981-09-08 Hewlett-Packard Company Method for producing a metallic pattern upon a substrate
US5217796A (en) * 1985-02-19 1993-06-08 Nitto Boseki Co., Ltd. Woven material of inorganic fiber and process for making the same
US4707565A (en) * 1985-03-19 1987-11-17 Nitto Boseki Co., Ltd. Substrate for printed circuit
CA1298451C (en) 1985-08-02 1992-04-07 Hiromi Shigemoto Surface-roughened film and sheet, and process for production and use thereof
US4863808A (en) 1985-09-13 1989-09-05 Gould Inc. Copper-chromium-polyimide composite
DE3576900D1 (de) 1985-12-30 1990-05-03 Ibm Deutschland Verfahren zum herstellen von gedruckten schaltungen.
US4869930A (en) 1987-07-10 1989-09-26 International Business Machines Corporation Method for preparing substrates for deposition of metal seed from an organometallic vapor for subsequent electroless metallization
JPS6417874A (en) 1987-07-10 1989-01-20 Ibm Metallizing method
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
JP2993065B2 (ja) * 1990-07-27 1999-12-20 三菱瓦斯化学株式会社 表面平滑金属箔張積層板
JP3014421B2 (ja) 1990-08-22 2000-02-28 三井化学株式会社 多層プリント基板の外装板粗面化用マットフィルム
EP0520236A2 (en) 1991-06-25 1992-12-30 E.I. Du Pont De Nemours And Company Polyimides based on 9-aryl-9(perfluoroalkyl)-xanthene-2,3,6,7-dianhydride or 9,9'-bis(perfluoroalkyl)xanthene-2,3,6,7-dianhydride and benzidine derivatives
US5288541A (en) 1991-10-17 1994-02-22 International Business Machines Corporation Method for metallizing through holes in thin film substrates, and resulting devices
DE4236334A1 (de) * 1992-10-28 1994-05-05 Bosch Gmbh Robert Monolithisch integriertes MOS-Endstufenbauteil mit einer Überlast-Schutzeinrichtung
US5622769A (en) 1993-02-12 1997-04-22 Kabushiki Kaisha Toshiba Ceramic circuit board having a thermal conductivity substrate
US5622789A (en) 1994-09-12 1997-04-22 Apple Computer, Inc. Battery cell having an internal circuit for controlling its operation
JP3862770B2 (ja) * 1995-09-07 2006-12-27 日立化成工業株式会社 金属張積層板の製造方法
JP3155920B2 (ja) * 1996-01-16 2001-04-16 三井金属鉱業株式会社 プリント配線板用電解銅箔及びその製造方法
US6544584B1 (en) * 1997-03-07 2003-04-08 International Business Machines Corporation Process for removal of undesirable conductive material on a circuitized substrate and resultant circuitized substrate

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102474990A (zh) * 2009-08-03 2012-05-23 罗伯特·博世有限公司 具有层间连接孔的传感器元件
CN102474990B (zh) * 2009-08-03 2015-11-25 罗伯特·博世有限公司 具有层间连接孔的传感器元件
CN103855037A (zh) * 2012-11-28 2014-06-11 同和金属技术有限公司 电子部件安装基板及其制造方法
CN103855037B (zh) * 2012-11-28 2018-01-09 同和金属技术有限公司 电子部件安装基板及其制造方法
CN107211525A (zh) * 2014-12-16 2017-09-26 安费诺有限公司 用于印刷电路板的高速互连
US10993331B2 (en) 2014-12-16 2021-04-27 Amphenol Corporation High-speed interconnects for printed circuit boards
CN113646469A (zh) * 2019-03-27 2021-11-12 三井金属矿业株式会社 印刷电路板用金属箔、带载体的金属箔和覆金属层叠板、及使用其的印刷电路板的制造方法
CN112020232A (zh) * 2020-08-27 2020-12-01 韶关市华思迅飞信息科技有限公司 一种pcb印制电路板的uv烘烤炉

Also Published As

Publication number Publication date
JP2002521835A (ja) 2002-07-16
ATE339873T1 (de) 2006-10-15
WO2000007219A2 (en) 2000-02-10
KR20010053614A (ko) 2001-06-25
DE69933225T2 (de) 2007-09-20
AU5127499A (en) 2000-02-21
TW507494B (en) 2002-10-21
DE69933225D1 (de) 2006-10-26
ES2274632T3 (es) 2007-05-16
US6242078B1 (en) 2001-06-05
EP1103168A2 (en) 2001-05-30
EP1103168B1 (en) 2006-09-13
WO2000007219A3 (en) 2000-05-11

Similar Documents

Publication Publication Date Title
CN1314072A (zh) 高密度印制电路板及其制造方法
CN1171514C (zh) 低cte的电源和地层
CN1197441C (zh) 印刷布线基板及其制造方法
US7927453B2 (en) Method of manufacturing copper foil with insulating layer, copper foil with insulating layer obtained with the same method, and printed circuit board using the same copper foil with insulating layer
KR100220264B1 (ko) 다층 인쇄 회로판의 제조방법
CN1370389A (zh) 便于激光通路钻孔的微纤维介质
CN101409984B (zh) 电路板及其生产方法
JP2005529448A (ja) 内蔵受動素子用電極としてのニッケルめっき銅
CA1157622A (en) Polysulfone surfaced laminated blanks
JPS63274196A (ja) 金属芯印刷配線板
CN1229006C (zh) 电路形成基板的制造方法、电路形成基板及电路形成基板用材料
JP4846258B2 (ja) 配線基板及びその製造方法
CN101409987A (zh) 芯基板及其制造方法
JPH0936522A (ja) プリント配線板における回路形成方法
JPH08321681A (ja) マルチワイヤ配線板およびその製造法
CN1750734A (zh) 配线基板及其制造方法
US3053929A (en) Printed circuit
JP3862770B2 (ja) 金属張積層板の製造方法
KR100684812B1 (ko) 신규한 복합박, 그 제조방법, 및 동접합 적층판
JP2002507670A (ja) 発泡法及びアラミド繊維を用いたプリント回路基板製造のための基礎ウェブ
JP2004207338A (ja) 配線基板
JP4349882B2 (ja) 配線基板および半導体装置
JP2002151811A (ja) 配線板用基板
JP3817430B2 (ja) プリント配線板用積層体
JPH06260765A (ja) 多層配線基板及び多層配線板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1037852

Country of ref document: HK