KR20010053614A - 고밀도 인쇄회로기판 및 그 제조 방법 - Google Patents

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KR20010053614A
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리차드 제이. 포머
제프리 티. 고트로
낸시 엠. 더블유. 엔드로프
마크 디. 헤인
코레이 제이. 자레키
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아이솔라 라미네이트 시스템스 코포레이션
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Abstract

본 발명은 전기 기판을 제공하기 위한 방법 및 장치에 관한 것이다. 전기 기판은 6.0 미크론 이하의 표면 거칠기를 가지는 유전체 층을 포함한다. 제 1 전도층은 유전체 층에 부착된다. 일실시예에서, 유전체 층은 균일한 위브를 가진 천 및 균일한 위브내에 일정하게 스며든 수지를 포함하는 적층을 포함한다. 제거가능 층은 적층에 부착되고 제 1 전도층의 금속화전에 제거된다. 본 발명은 여러 실시예로 기술될 수 있다.

Description

고밀도 인쇄회로기판 및 그 제조 방법 {HIGH DENSITY PRINTED CIRCUIT SUBSTRATE AND METHOD OF FABRICATION}
집적 회로는 통상적으로 인쇄회로기판에 납땜된 패키지에 어셈블리된다. 집적 회로는 인쇄회로기판에 납땜되는 납땜 볼 또는 핀 같은 다수의 접촉부를 가지는 기판에 장착될 수 있다. 접촉부는 통상적으로 집적 회로가 기판의 상부 표면에 배치되는 동안 기판의 하부 표면에 배치된다. 패키지 기판은 기판의 다른 측면상에 배치된 접촉부와 집적 회로를 전기적으로 접속시키는 루팅 트레이스(trace), 전력/접지 평면 및 바이어스를 포함할 수 있다. 기판은 집적 회로 및 접촉부를 상호접속시키기 위하여 루팅 트레이스 및 바이어스의 다중층을 가질 수 있다.
도 1a-1e는 기판을 형성하기 위한 일반적인 공정을 도시한다. 도 1a 및 도 1b에 도시된 바와같이, 베이스 적층가 형성된다. 도 1a에서, 구리와 같은 도전층(2)은 우선 드럼(4)에 전기도금된다. 드럼(4)에 인접한 도전재료(2)의 기판(6)은 통상적으로 스무스하고(smooth), 드럼(4)의 반대 측면상 도전층(2)의 표면(8)은 통상적으로 거칠다(matted). 게다가, 도전층(2)의 거친 표면(8)은 표면(8)에 노듈(nodule)을 부가하거나 치부(teeth)를 인쇄함으로써 처리되어 적층 공정 동안 유전체(도 1b 참조)에 대한 도전층(2)의 본딩 세기를 향상시킨다. 표면(8)의 표면 거칠기(μ)는 접촉 프로필로미터(profilometer)로 측정된 바와같이 통상적으로 6.0 미크론(마루-골, RzDIN)보다 크다. 실란 결합 촉진제(10)는 거친 표면(8)에 추후에 부착되어 도전층(2)의 본딩 세기를 추가로 향상시킨다. 도 1b에 도시된 바와같이, 처리된 도전층(2)은 베이스 적층(14)를 형성하기 위하여 열 및 압력하에서 유전층(12)의 한쪽 또는 양쪽 측부에 적층된다(도 1b에서 유전층(12)에 부착되어 하나의 층(2)만이 도시됨). 에칭 레지스트 마스크(16)는 도 1c에 도시된 바와같이 베이스 적층(14)위에 패턴화될 수 있다. 그 다음 레지스트 마스크(16)는 도 1d에 도시된 바와같이 패턴화되고, 도전층(2)은 추후에 도 1e에 도시된 바와같이 기판(18)을 제공하기 위하여 에칭된다. 도전층(2)은 통상적으로 5-18㎛ 두께이다. 에칭 레지스트는 도 1f에 도시된 바와같이 회로화된 기판을 제공하기 위하여 나중에 제거된다.
상기 인쇄회로기판의 통상적인 제조 동안, 잔류 금속 함유부(구리 함유부 같은)는 은의 노듈이 적층 공정 동안 도전층(2)의 거친 표면(8)으로부터 이탈되기 때문에 형성된다. 에칭 공정이 이들 깊게 내장된 은을 제거할 수 없기 때문에, 적층(14)에 남아있는 결함은 무전기 도금에 대한 시드층으로서 작동하고, 추후에 적층(14) 표면상에 도전 결함을 유발한다. 이들 결함은 고객에 의해 제조된 회로에 잠재적인 단락을 유발한다.
보다 높은 밀도의 인쇄회로기판을 제공하기 위하여, 인쇄회로기판의 트레이스 라인 및 스페이스 페쳐는 비례적으로 감소된다. 게다가, 회로기판상 바이어스 캡쳐 패드의 크기는 감소될 필요가 있다. 트레이스 라인 및 공간 페쳐가 보다 미세해질때(예를들어, 10-50㎛), 내장된 은의 문제는 보다 잘 나타난다. 게다가, 미세한 라인 및 공간을 에칭하기 위하여, 도전층(2)(예를들어, 구리 층)은 보다 얇아질 필요가 있다.
게다가, 인쇄회기판의 통상적인 제조 동안, 기판은 통상적으로 다양한 압력 및 온도 사이클에 영향을 받는다. 적층를 제조하기 위한 하나의 통상적인 방법은 수력학을 사용하는 평상형 적층 프레스를 이용하는 것이다. 전기 증착된 구리 포일은 열 및 압력하에서 열결화성 수지 천(cloth) 수지침투 가공재에 증착된다. 결과적인 적층는 처리된 구리 치부 구조 및 교차결합된 적층 표면의 기계적 상호작용으로 발생하는 허용될 수 없는 잔류 스트레스 레벨을 가진다. 추후, 제 1 도전층(2)(예를들어, 구리 층)의 에칭 동안, 빌트인(built-in) 스트레스는 매우 크고 예측할 수 없도록 크기를 변경시키고, 따라서 캡쳐 패드 크기가 증가된다.
본 발명은 인쇄 회로기판에 관한 것이고, 특히 고밀도 인쇄회로기판을 제공하는 방법 및 장치에 관한 것이다.
도 1a-1f는 기판을 형성하기 위한 통상적인 방법을 도시한다.
도 2는 본 발명의 원리에 따라 제공된 집적 회로 패키지(20)의 일실시예를 도시한다.
도 3a-3h는 본 발명의 일실시예에 따른 고밀도 회로 기판(26)을 형성하기 위한 방법의 일실시예를 도시한다.
도 4a-4i는 본 발명의 일실시예에 따른 고밀도 회로 기판(26a)을 형성하기 위한 방법의 다른 실시예를 도시한다.
도 5a는 본 발명의 원리에 따라 제공된 중합체 코팅 베이스 적층(100)의 일실시예의 측면을 도시한다.
도 5b는 본 발명의 원리에 따라 제공된 중합체 코팅 베이스 적층(100a)의 제 2 실시예의 측면을 도시한다.
도 5c는 본 발명의 원리에 따라 제공된 수지 코팅 베이스 적층(100b)의 일실시예의 측면을 도시한다.
도 5d는 본 발명의 원리에 따라 제공된 수지 코팅 적층(100c)의 제 2 실시예의 측면을 도시한다.
도 6은 중합체 코팅 베이스 적층 또는 수지 코팅 베이스 적층의 북(120)(book)을 적층하기 위한 수력학 프레스(118)의 일실시예의 측면을 도시한다.
도 7은 본 발명의 원리에 따른 베이스 적층(102)를 제조하기 위한 방법의 일실시예를 도시한다.
따라서, 감소된 도전 결함을 가진 고밀도 인쇄회로기판을 제공하는 장치 및 방법에 대한 기술이 필요하다. 또한, 미세한 라인 형성이 달성되고, 패드 크기가 감소되되도록, 개선된 크기 일관성을 가지는 고밀도 인쇄회로기판을 제공하는 장치 및 방법에 대한 기술이 필요하다. 게다가, 감소된 구리 두께를 가지는 회로 기판을 제공하기 위한 기술이 필요하다. 매우 미세한 라인 및 공간을 가지는 인쇄회로기판의 형성을 용이하게 하는 매우 부드러운 표면을 가진 기판이 더 필요하다.
본 발명은 전기 기판을 제공하기 위한 방법 및 장치이다. 전기 기판은 6.0 미크론 이하의 표면 거칠기를 가지는 유전층을 포함한다. 제 1 도전층은 유전층에 부착된다. 일실시예에서, 유전층은 균일한 위브(weave)를 가지는 천 및 균일한 위브내에 일관되게 주입된 수지를 포함하는 적층를 포함한다. 제거 가능한 층이 적층에 부착되고 제 1 도전층의 금속화전에 제거된다. 여러 실시예가 기술된다.
본 발명의 일측면은 전기 기판을 제공하기 위한 방법 및 장치에 관한 것이다. 전기 기판은 6.0 미크론 이하의 표면 거칠기를 가지는 유전층을 포함한다. 구리 같은 도전층은 유전층에 부착된다. 다른 실시예에서, 부착 층은 우선 유전층에 부착된다. 도전층은 부착층상에 증착된다.
본 발명의 다른 측면은 디시안디아미드(dicyandiamide)(DICY)를 포함하지 않는 작용제로 경화된 수지가 스며든 균형을 이룬 천(즉, 균일한 위브를 가지는 천)를 포함하는 유전층을 제공하기 위한 방법 및 장치에 관한 것이다. 여기에 사용되는 "주입"은 천에 용액 캐스팅, 사출성형 또는 수지의 스피닝을 포함하는 것으로 이해되어야 한다. 수지는 천에 수지를 스며들게하기 위한 다른 공지된 기술을 포함한다. 수지는 180℃ 이상의 유리 전이 온도(Tg) 및 2.9-3.1의 범위의 유전체 상수를 가진다. 수지 주입 천는 부분적으로 수지침투 가공재를 형성하기 위하여 경화된다(b-스테이지). 추후, 수지침투 경화재의 다수의 플리에(plie)는 적층를 형성하기 위하여 열 및 압력을 사용하여 적층된다. 결과적인 적층은 안정되고, 스트레스 경감되며, 도전층(예를들어, 구리)에 가깝게 매칭된 제어된 열 팽창 계수(CTE)를 가지며, 0.008-0.015 범위의 감소된 소실 인자, 0.4-0.6 중량% 범위의 낮은 수분함량; 및 3.2-3.7 범위의 낮은 유전체 상수를 가진다. 여러 실시예가 기술된다.
도 2는 본 발명의 원리에 따라 제공된 집적 회로 패키지(20)의 일실시예를 도시한다. 패키지(20)는 기판(26)의 제 1 표면(24)에 장착된 집적 회로(22)를 포함할 수 있다. 집적 회로(22)는 다수의 납땜 범프(28)를 가진 기판(26)에 장착될 수 있다. 기판(26)에 집적 회로(22)의 부착은 플립 칩 납땜 접속이라 불리는 공정으로 수행될 수 있다. 비록 플립 칩 납땜이 여기에 기술되었지만, 집적 회로(22)는 본드 와이어 또는 테이프 자동화 본딩(TAB)으로 기판에 부착되거나 공지된 다른 기술로 부착될 수 있다.
다수의 접촉부(30)는 기판(26)의 제 2 표면(32)에 부착될 수 있다. 접촉부(30)는 기판(26)위로 다시 흐르는 납땜 볼일 수 있다. 접촉부(30)는 인쇄회로기판(도시되지 않음)에 부착될 수 있다. 기판(26)은 납땜 범프(28)를 접촉부(30)에 상호접속시키는 표면 패드, 루팅 트레이스, 전력/접지 평면 및 바이어스를 가질 수 있다. 기판(26)은 집적 회로(22)를 접촉부(30)에 상호접속시키기 위하여 다수의 루팅 트레이스 층, 전력/접지 평면 및 바이어스를 가질 수 있다.
도 3a-3h는 본 발명의 일실시예에 따라 고밀도 인쇄회로기판(26)을 형성하기 위한 일실시예를 도시한다. 고밀도 인쇄회로기판(26)은 도 3a에 도시된 바와같이 베이스 적층(50)을 포함한다. 일실시예에서, 베이스 적층(50)은 본 발명의 원리에 따라 제공되고, 다음 섹션에서 상세히 논의될 바와같이 유전체 층이다. 비아 개구부(52a 및/또는 52b)는 도 3b에 도시된 바와같이 베이스 적층(50)에 형성될 수 있다. 상기 비아 개구부(52a 및/또는 52b)는 베이스 적층(50)에서 기계적으로 드릴되고(예를들어, 비아 개구부 52a) 또는 레이저 드릴(예를들어, 개구부 52b)될 수 있다. 통상적인 레이저 드릴 홀의 직경은 10-100㎛이고, 통상적인 기계적 드릴 홀의 직경은 대략 0.004 인치/100㎛ 또는 그 이상이다. 도 3c에 도시된 바와같이, 제 1 도전층(54)은 베이스 적층(50)에 부착될 수 있다. 일실시예에서, 제 1 도전층(54)은 부착 층이다. 부착 층의 예는 크롬, 티타늄, 텅스텐, 아연 및 니켈을 포함한다. 다른 형태의 종래 기술에서 공지된 부착층이 사용될수있다는 것이 이해된다.
제 1 도전층(54)은 여러 첨가제, 세미-첨가제 또는 마이너스 기술을 포함하는 임의의 공지된 기술로 증착될 수 있다. 제 1 도전층(54)의 증착은 진공 금속화, 스퍼터링, 이온 도금, 화학 기상 증착, 전기도금, 무전극 도금 같은 처리를 통하여 수행될 수 있다. 일실시예에서, 제 1 도전층(54)은 50-200 옴스트롱의 범위의 두께를 가진다. 다른 실시예에서, 제 1 도전층(54)은 베이스 적층(50)의 양쪽 표면에 동시에 부착될 수 있다. 다른 실시에에서, 제 1 도전층(54)은 베이스 적층(50) 및 비아 개구부(52a 및/또는 52b)에 동시에 부착된다.
추후, 제 2 도전층(56)은 도 3c에 도시된 바와같이 제 1 도전층(54)에 부착된다. 제 1 도전층(54)의 경우처럼, 제 2 도전층(56)은 다양한 첨가제, 세미 첨가제 또는 마이너스 기술을 포함하는 공지된 임의의 기술로 증착될 수 있다. 제 1 도전층(56)(및 여기에 기술된 다른 도전층)의 증착은 진공 급속화, 스퍼터링, 이온 도금, 화학 기상 증착, 전기동금, 무전극 도금 등 같은 처리를 통해 수행될 수 있다. 도전층(54 및 56)은 다른 처리에 의해 형성되는 단일 금속층 또는 복합 층, 도전 중합체 등에 의해 형성될 수 있다. 제 2 도전층(56)의 예는 구리, 금, 및 알루미늄을 포함한다. 일실시예에서, 제 1 도전층(56)은 부착 층이고 제 2 도전층은 시드층이다. 다른 실시예에서, 제 2 도전층(56)은 500 옴스트롱보다 크다. 다른 실시예에서, 제 2 도전층(56)의 두께는 500-10,000 옴스트롱의 범위이다. 제 2 도전층(56)은 베이스 적층(50)의 한쪽 또는 양쪽 측면상에 증착될 수 있다. 선택적으로, 제 2 도전층(56)은 베이스 적층(50)의 양쪽 표면 및 비아 개구부(52a 및/또는 52b) 동시에 부착될수있다(예를들어, 진공 금속화 또는 스퍼터). 다른 실시예에서, 담금 팔라듐 촉매제를 사용하는 직접적인 금속화 처리는 베이스 적층(50)의 한쪽 또는 양쪽 표면위에 구리(두개의 도전층, 예를들어, 제 1 및 제 2 도전층 54 및 56 대신) 같은 단일 도전층을 부착하기 위하여 실행될 수 있다. 다른 금속화 처리에서, 부착층(예를들어, 크롬, 텅스텐, 티타늄, 니켈 또는 아연) 같은 제 1 도전층(54)은 베이스 적층(50)에 제 2 도전층(56)(예를들어, 시드층)의 본딩을 용이하게 하기 위하여 요구되지 않는다.
도 3d 및 3e에 도시된 바와같이, 포토이미지(photoimage) 건식 필름 레지스트 같은 레지스트(58)는 제 2 도전층(56)(또는 직접적인 금속화 처리를 사용하여 베이스 적층 50에 부착된 단일 도전층에)에 패턴화될 수 있다. 플레이팅 레지스트(56)는 도 3e에 도시된 바와같이 레지스트 층을 제공하고 추후에 레지스트 재료의 부분을 제거함으로써 통상적인 포토리소그래픽 기술로 패턴화될 수 있다. 일실시예에서, 레지스트(56) 부분은 마스크되고 레지스트(56)의 과도한 부분은 물 또는 용매 바탕 현상액 같은 적당한 현상액을 사용하여 제거될 수 있다.
도전재료(60), 예를들어, 구리의 부가적인 층은 미세한 라인 기하학적 회로를 형성하도록 도 3f-1 및 3f-2에 도시된 바와같이 레지스트(58)에 의해 커버되지 않는 제 2 도전층(56)의 영역에 증착될수있다(예를들어, 전기 도금). 일실시예에서, 도 3f-1에 도시된 바와같이, 비아 개구부(52a 및/또는 52b)는 특정 구리 벽 두께(통상적으로 0.001 인치)로 플레이트되거나, 완전히 플레이트되고 폐쇄되어, 도 3f-2에 도시된 바와같이 미래의 결합 공정을 위한 납땜 포스트를 형성한다. 통상적으로, 보다 작은 레이저 드릴 홀은 완전히 폐쇄된 비아 개구부를 플레이트하기 위한 보다 우수한 후보이다.
도 3g에 도시된 바와같이, 레지스트(58)는 제거된다. 다음, 플래쉬 에칭 공정이 실행된다. 이런 공정의 목적은 제 2 도전층(56)을 제거하거나(예를들어 구리 시드층) 단일 도전층(예를들어, 구리 시드 층)을 제거하기 위한 것이다. 추후에, 기판(26)은 제 1 도전층(54)을 제거하기 위한 에칭 용액(예를들어, 구리가 제거된후 노출된 50-200 옴스트롱의 크롬을 제거하기 위한 크롬 에칭 용액)에 영향을 받는다. 크롬의 제거는 플레이트 회로 트레이스 사이 전기 절연을 보장한다. 상기된 회로화 공정은 기판(26)의 한쪽 또는 양쪽 기판(예를들어, 표면 24 및/또는 32)에 적용될 수 있다.
도 4a-4i는 본 발명의 원리에 따라 고밀도 회로 기판(26)을 형성하기 위한 다른 공정의 실시예를 도시한다. 고밀도 인쇄회로기판(26a)은 도 4a에 도시된 바와같이 기판(26) 대신에 사용될 수 있고, 베이스 적층(80)를 포함한다. 일실시예에서, 베이스 적층(80)는 본 발명의 원리에 따라 제공된 유전체 층이고, 다음 섹션에서 상세히 논의된다.
도 4b에 도시된 바와같이, 제 1 도전층(82)은 베이스 적층(80)에 부착될 수 있다. 다른 실시예에서, 제 1 도전층(82)은 부착층이다. 상기 부착층의 실시예는 크롬, 티타늄, 텅스텐, 아연, 및 니켈을 포함한다. 다른 형태의 부착제가 사용될수있다는 것이 이해된다. 제 1 도전층(82)은 여러 첨가제 또는 세미 첨가제 또는 마이너스 기술을 포함하는 종래 공지된 기술로 증착될 수 있다. 제 1 도전층(82)(및 여기에 기술된 다른 도전층)의 증착은 진공 금속화, 스퍼터링, 이온 도금, 화학 기상 증착, 전기 도금, 무전극 도금 등 같은 처리를 통하여 수행된다. 일실시예에서, 제 1 도전층(82)은 50-200 옴스트롱 범위의 두께를 가진다. 다른 실시예에서, 제 1 도전층(82)은 베이스 적층(80)의 양쪽 표면에 동시에 부착될 수 있다. 추후에, 제 2 도전층(84)은 도 4b에 도시된 바와같이 제 1 도전층(82)에 부착된다.
제 1 도전층(82)의 경우 처럼, 제 2 도전층(84)은 다양한 첨가제 또는 세미-첨가제 기판 기술을 포함하는 임의의 공지된 기술로 증착된다. 제 2 도전층(84)의 증착은 진공 금속화, 스퍼터링, 이온 도금, 화학 기상 증착, 전기 동금, 무전극 도금 등 같은 처리를 통해 수행될 수 있다. 도전층(82 및 84)은 다른 처리에 의해 형성된 단일 금속 층 또는 복합 층으로 형성되고, 금속뿐 아니라, 도전 중합체 등도 포함한다. 제 2 도전층(84)의 실시예는 구리, 금 및 알루미늄을 포함한다. 일실시예에서, 제 1 도전층(56)은 부착 층이고 제 2 도전층은 시드층이다. 일실시예에서, 제 2 도전층(84)은 500 옴스트롱 이상이다. 다른 실시예에서, 제 2 도전층(84)의 두께는 500-10,000 옴스트롱의 범위이다.
제 2 도전층(84)은 베이스 적층(80)의 한쪽 또는 양쪽 측면상에 증착될 수 있다. 다른 실시예에서, 담금 팔라듐 촉매제를 사용한 직접적인 금속화 처리는 베이스 적층(80)의 한쪽 또는 양쪽 표면위에 두 개의 도전층(예를들어, 제 1 및 제 2 도전층 82 및 84) 대신 구리 같은 단일 도전층을 부착하기 위하여 실행될 수 있다. 이런 다른 금속화 처리에서, 부착층 같은 제 1 도전층(82)은 베이스 적층(80)에 제 2 도전층(84)의 본딩을 용이하게 하기 위하여 요구되지 않는다. 다음, (예를들어, 부착층 및 구리층을 부착한후 또는 직접적인 금속화 처리후), 0.5 미크론까지의 구리는 도 4b에 도시된 바와같이 베이스 적층(80)의 표면에 플래시 플레이트된다.
비아 개구부(86a 및/또는 86b)는 도 4c에 도시된 바와같이 베이스 적층(80)에 형성될 수 있다. 상기 비아 개구부(86a 및/또는 86b)는 베이스 적층(80)에서 기계적으로 드릴되거나(예를들어, 비아 개구부 86a) 또는 레이저 드릴된다(예를들어, 비아 개구부 86b). 통상적인 레이저 드릴 홀(86b)의 직경은 10-100㎛이고, 통상적인 기계적 드릴 홀(86a)의 직경은 대략 0.004 인치/100㎛ 또는 그 이상이다. 다음, 비아 개구부(86a 및/또는 86b)는 시드된다. 일실시예에서, 시드 층(88)은 비아 개구부(86a 및/또는 86b)의 벽을 따라 부착된다. 다른 실시예에서, 시드층(88)은 제 2 도전층(84)(또는 직접적인 금속화 처리를 사용하여 베이스 적층 80에 부착된 단일 도전층)의 표면상에 부착되고 또한 비아 개구부(86a 및/또는 86b)의 벽을 따라 연장한다. 일실시예에서, 시드층(88)은 팔라듐, 주석 또는 탄소중 임의의 하나일 수 있다.
추후에, 제 3 도전층(89)은 도 4d에 도시된 바와같이 개구부(86a 및 86b) 및 층(88)에 증착된다(예를들어, 무전극 도금된다). 일실시예에서, 제 3 도전층(89)은 구리이다. 일실시예에서, 1.0 미크론의 구리까지는 제 3 도전층(89) 및 비아 개구부(86a 및 86b)에 증착된다(예를들어, 플래쉬 플레이트된다). 도 4e에 도시된 바와같이, 포토이미지 건식 필름 레지스트 같은 레지스트(90)는 제 3 도전층(89)에 패턴화된다. 플레이트 레지스트(90)는 도 4f에 도시된 바와같이 레지스트 층을 제공하고레지스트 재료의 일부를 제거함으로써 통상적인 포토리소그래픽 기술로 패턴화된다. 일실시예에서, 레지스트(90)의 부분은 마스크되고 과도한 레지스트 부분은 수성 또는 용제 바탕 현상액 같은 적당한 현상액을 사용하여 제거될 수 있다.
구리 재료 같은 도전재료(92)의 부가적인 층은 도 4g-1 및 4g-2에 도시된 바와같이 미세한 f인 기하학적 회로를 형성하기 위하여 레지스트(90)에 의해 커버되지 않은 제 3 도전층(89)의 영역에 증착된다(예를들어, 전기도금된다). 도 4g-1에 도시된 일실시예에서, 비아 개구부(86a 및/또는 86b)는 특정 구리 벽 두께(통상적으로 0.001 인치)로 플레이트되거나, 도 4g-2에 도시된 바와같이 완전히 플레이트되고 폐쇄되어, 미래 결합 처리를 위하여 솔리드 포스트를 형성한다. 통상적으로, 보다 작은 레이저 드릴 홀은 완전히 폐쇄된 비아 개구부를 플레이트하기 위한 보다 우수한 후보이다.
도 4h에 도시된 바와같이, 레지스트(90)는 제거된다. 다음, 플래시 에칭 공정이 실행된다. 이런 공정의 목적은 각각 제 2 및 제 3 도전층(84 및 89)(예를들어, 구리 재료 및 구리 시드층)을 제거하거나 단일 도전층 및 제 3 도전층(89)(예를들어, 구리 재료 및 구리 시드층)을 제거하기 위한 것이다. 추후에, 기판(26a)은 제 1 도전층(82)을 제거하기 위한 에칭 용액(예를들어, 구리가 제거된후 노출된 50-200 옴스트롱의 크롬을 제거하기 위한 크롬 에칭 용액)에 영향을 받는다. 크롬의 제거는 플레이트된 회로 트레이스 사이의 전기 절연을 보장한다. 상기된 회로화 공정은 기판(26a)의 하나 또는 양쪽 표면(예를들어, 표면 24 및/또는 32)에 제공될 수 있다.
상기된 빌드업 공정의 사용 및 도 3a-3h 및 도 4a-4i에 도시된 것에 따라, 본 발명은 감소된 구리 두께를 가지는 회로 기판을 제공한다. 따라서, 열 및 압력하에서 열경화성 수지 천 수지침투 가공재에 전기증착된 구리 포일의 적층를 포함하는 회로 기판을 제공하기 위한 통상적인 기술은 피해질 수 있다. 상기 종래 기술은 통상적으로 5-18㎛ 두께인 구리 층을 제공한다. 그러나, 본 발명의 기술을 사용하여, 5㎛ 두께 이하의 구리층이 달성된다. 다른 실시예에서, 1-3㎛의 구리 층이 달성된다.
본 발명의 제 2 측면은 베이스 적층(50 또는 80)을 제공하기 위한 장치 및 방법을 포함한다. 본 논의를 위하여, 베이스 적층(50 또는 80)의 어느 하나가 이후에 베이스 적층(102)로서 불린다. 도 5a는 본 발명의 원리에 따라 제공된 중합체 코팅 베이스 적층9100)의 일실시예의 측면을 도시한다. 일실시예에서, 중합체 코팅 베이스 적층(100)는 베이스 적층(예를들어, 102-102n중 하나)의 적어도 하나의 플라이(ply)를 포함한다. 베이스 적층의 예(예를들어, 1021-102n)는 수지침투 가공재 재료(b-스테이지 재료)를 포함한다. 다른 실시예에서, 중합체 코팅 베이스 적층(100)는 베이스 적층(102)를 형성하기 위하여 선택되고 삽입된 다수의 베이스 적층(1021-102n)을 포함하는 베이스 적층(102)을 포함한다. 일실시예에서, 베이스 적층(102)는 두 개의 제거 가능한 층 또는 제거가능한 릴리스 필름(104a 및 104b) 사이에 샌드위치된다. 일실시예에서, 제거 가능한 층(104a 또는 104b)은 제거가능한 중합체 필름이다. 중합체 릴리스 필름의 예(예를들어, 104a 및/또는 104b)는 임의의 하나를 포함한다: 폴리프로필렌 필름, 폴리이미드 필름, 플루오르화 수지로 구성된 필름, 폴리에테리미드, 또는 폴리펜페닐렌 설파이드 필름. 그러나, 당업자에게 공지된 다른 중합체 릴리스 필름이 사용될 수 있다는 것이 이해된다.
다른 실시예에서, 제거가능한 층(104a 및/또는 104b)은 도전층 또는 도전 릴리스 시트이다. 도전층은 도전 금속 층 또는 도전 비금속 층이다. 도전 금속 층의 예는 전기 증착된 구리 또는 알루미늄을 포함하고, 이것은 베이스 적층(102)에 프레스된 광택있는 표면(또는 제조동안 드럼에 인접한 표면)을 가진다. 도전층(예를들어, 104a 및/또는 104b)은 롤링된 구리 또는 롤링된 알루미늄으로 제조되고, 어느 하나의 재료의 부드러운 표면은 베이스 적층(102)에 대해 프레스된다. 비금속 도전층의 예는 반도체 제료로 구성된 층을 포함한다. 베이스 재료(102)의 두께 및 물리적 특성은 베이스 적층(1021-102n)을 제조하기 위하여 사용되는 재료의 수 및 형태에 의해 제어된다. 예를들어, 0.004 인치 베이스 적층(102)는 수지침투 가공재 재료(예를들어, 1021-1022)의 2 플라이를 포함하고, 여기서 각각의 수지침투 가공재 층(예를들어, 1021-1022)의 각각의 플라이는 예를들어, 두 개의 제거 가능한 층 또는 릴리스 필름 사이에 샌드위치된 단일 스며든 천의 플라이에 수지 주입된다.
릴리스 필름(104a 및/또는 104b)은 두 개의 기능을 사용한다 : 1) 상기 필름은 적층후 매우 부드러운 표면을 가진 베이스 적층(102)를 제공하고, 2) 회로 보드 제조 라인에 사용하기 전까지 베이스 적층(102)에 대한 보호 커버를 제공한다. 일실시예에서, 본 발명의 베이스 적층(102)의 표면 거칠기(μ)는 접촉 프로필로미터로 측정된 바와같이 6.0 미크론(마루-골, RzDIN) 이하이다. 다른 실시예에서, 베이스 적층(102)의 표면 거칠기(μ)는 접촉 프로필로미터로 측정된 바와 같이 0 미크론·μ·3 미크론(마루-골, RzDIN)이다. 다른 형태의 프로필로미터(예컨대, 레이저 프로필로미터)를 사용하면 접촉 프로필로미터 데이터와 비교하여 다른 표면 거칠기 범위가 야기된다는 것에 유의하라. 그러나, 이들 다른 프로필로미터는 접촉 프로필로미터에 의해 제공된 측정치와 상관된 대응하는 표면 거칠기 μ 측정치를 제공할 것이다. 예컨대, 전술한 바와같이, 종래 기판의 표면(8)(도 1A 및 도 1B)에 대한 표면 거칠기 μ는 접촉 프로필로미터로 측정된 6.0미크론(마루-골, RZDIN)이상이다. 본 발명의 베이스 적층(102)에 대한 표면 거칠기 μ는 접촉 프로필로미터로 측정된 6.0미크론(마루-골, RZDIN)이하이다. 접촉 프로필로미터에 의하여 측정된 표면 거칠기 측정치와 다른 표면 거칠기 측정치를 제공하는동안 다른 형태의 프로필로미터는 접촉 프로필로미터에 의하여 제공된 표면 거칠기 측정치와 상관된 표면 거칠기 측정치를 계속해서 산출할 것이다.
제거가능한 층(104a 및/또는 104b)으로써 폴리이미드 또는 폴리프로필렌을 사용하면 베이스 적층(102)에 두 개의 최적 특성, 즉 베이스 적층(1021-102n)에 릴리스 막(104a 및/또는 104b)을 최소로 부착하거나 또는 부착하지 않은 매우 스무스한 고광택 표면을 제공한다. 나일론, 폴리에틸렌 나프타레이트(PEN) 및 폴리에틸렌 테레프타레이트(PET)와 같은 이온화할 수 있는 중합체로 형성된 샘플이 최종 적층에 부착되어 기판으로부터 제거될 수 없다는 것이 결정되었다.
릴리스 막(104a 및/또는 104b)은 드릴링전에 베이스 적층(102)의 외부 표면으로부터 제거될 수 있다. 일 실시예에 있어서, 프레스 온도로 용해하는 열가소성 릴리스 시트와 같은 중합체 릴리스 막을 사용할 때, 구리 포일 또는 비광택 중합체 막과 같은 희생 시트(106a 및/또는 106b)는 도 5B에 도시된 바와같이 중합체 릴리스 막(예컨대, 104a 및/또는 104b) 및 프레스 플레이트(110a, 110b)사이에 배치될 수 있다. 전착된 구리, 롤링된 구리 또는 알루미늄과 같은 희생 시트(106a 및/또는 106b) 또는 프레스 온도로 용해되지 않는 중합체 막을 사용하면, 적층동안 중합체 릴리스 막(예컨대, 104a 및/또는 104b)이 프레스 플레이트(110a, 110b)에 접착되는 것이 방지된다. 희생 시트(106a 및/또는 106b) 및 중합체 릴리스 막(예컨대, 104a 및/또는 104b)은 베이스 적층(102)을 스무스한 형상으로 제공하기 위하여 베이스 적층(102)으로부터 벗겨질 수 있다.
도 5C는 본 발명의 원리에 따라 제공된 중합체 코팅된 베이스 적층(100b)의 제 3실시예를 기술한다. 중합체 코팅된 베이스 적층(100b)은 코팅된 구리 포일과 같은 도전층(107a 및/또는 107b)이 적층되는 베이스 적층(102)를 포함한다. 도전층(107a 및/또는 107b)은 수지 점착층(108a 및/또는 108b)이 코팅되며 수지(112a 및/또는 112b)의 완전히 경화된(또는 c-다단식)층으로 코팅된 구리층(114a 및/또는 114b)을 포함한다. 수지 점착층(108a 및/또는 108b)은 적층공정중에 베이스 적층(102)에 부착된다. 도전층(107a 및/또는 107b)의 일례는 AlliedSignal Inc.에 의하여 판매되고 상표명이 RCC인 이중통과 수지층을 포함한다. 적층동안, 점착층(109a 및/또는 108b)는 연화되어 유동된후 경화되며, 그 결과 스무스한 표면을 가진 완전히 경화된 적층(100b)이 형성된다.
도 5D에 기술된 다른 실시예에서는 도 5C에 도시된 수지층(112a 및/또는 112b)이 사용되지 않는다. 대신에, 단일 점착층(108a 및/또는 108b)이 베이스 적층(102) 및 구리층(114a 및/또는 114b)사이에 배치된다. 이러한 점착의 일례는 Mitsui에 의해 상표명 Multifoil로 판매되는 단일통과 수지층이다. 적층동안, 점착층(108a 및/또는 108b)은 연화되어 유동된후 경화되며, 그 결과 스무스한 표면을 가진 완전히 경화된 적층(100c)을 형성한다. 적층후에, 구리층(114a 및/또는 114b)은 적정 두께(전형적으로 5-9 미크론)로 에칭되거나 또는 완전히 제거될 수 있다. 결과적인 표면은 구리층(114a 및/또는 114b)의 표면 거칠기를 가질 것이다. 스무스한 표면을 얻기 위하여, 매우 낮은 프로파일 이 구조를 가진 구리층(114a 및/또는 114b)이 사용될 수 있다.
도 6은 중합체 코팅된 베이스 적층(100 또는 100a) 또는 수지 코팅된 베이스 적층(100b 또는 100c)의 북(120)을 적층하기 위한 수압 프레스(118)에 대한 측면도이다. 비록 중합체 코팅된 베이스 적층(100 또는 100a) 또는 수지 코팅된 베이스 적층(100b 또는 100c)를 적층하기 위한 실시예가 기술될지라도, 일반적으로 공지된 다른 적층공정이 이용될 수 있다. 이러한 교번 적층공정은 연속 롤 적층공정 및 오토클레이브 적층공정을 포함한다. 도시된 바와같이, 각각의 북(120)은 중합체 코팅된 베이스 적층(100 또는 100a) 또는 수지 코팅된 베이스 적층(100b, 100c) 및 프레스 플레이트(110)의 다수의 교번층을 포함하며, 프레스 플레이트(110)는 북(120)의 어느 한 단부에 배치된다. 북(120)은 두 개의 플래튼(122a, 122b)사이에 적층된다.
중합체 코팅된 베이스 적층(100 또는 100a)에 대한 프레스 사이클은 사용된 릴리스 막(104a, 104b)에 따른다. 용해되지 않으며 350℉ 내지 375℉의 프레스 온도로 연화되는 중합체 릴리스 막(예컨대, 104a 및/또는 104b) 또는 도전성 금속 릴리스 막(예컨대, 104a 및/또는 104b)에서, 북(120)은 400psi의 압력하에서 180℉로 프레스(118)내에서 가열되도록 로드될 수 있다. 진공(수은의 29 인치까지)은 밀폐된 진공압력을 사용하거나 또는 각각의 적층(100 또는 100a)을 밀봉가능한 백에 배치시킴으로써 또는 진공 프레임을 사용함으로써 그리고 프레스 사이클동안 각각의 적층(100 또는 100a)을 진공시킴으로써 북(120)에 적용된다. 그 다음에, 샘플은 분당 10℉씩 375℉까지 단계적으로 상승되며 75분동안 상기 온도가 유지된다. 포스트 베이크 공정은 적측(100)에 가해지는 장력을 추가로 감소시키기 위하여 적층후에 실행될 수 있다. 일 실시예에 있어서, 포스트 베이크 공정은 1-4시간동안 350℉ 내지 375℉의 온도에서 수행된다. 그러나, 포스트 베이크 공정은 긴 시간동안 낮은온도로 수행되거나 또는 짧은 시간동안 높은 온도오 수행될 수 있다.
350℉ 내지 375℉의 프레스 온도에서 용해되는 중합체 릴리스 막(예컨대, 104a, 104b)에 대하여, 수정된 프레스 사이클은 적층동안 결과적인 베이스 적층(102)의 슬립핑을 최소화하도록 실행될 수 있다. 이들 재료에 대하여, 두 개의 다른 프레스 사이클이 사용될 수 있다. 각 경우에, 샘플은 180℉에서 로드되며, 압력은 400psi까지 증가되며, 진공(수은의 29인치까지)은 밀폐된 진공 프레스를 사용하여가 또는 각각의 적층(100 또는 100a)을 밀봉가능한 백에 배치하거나 또는 진공 프레임을 사용함으로써 그리고 프레스 사이클동안 각각의 적층(100 또는 100a)을 진공시킴으로써 적용된다. 그 다음에, 온도는 분당 10℉씩 330℉까지 증가되며, 샘플은 75분동안 330℉에서 유지된다. 이 지점에서부터, 두 개의 다른 옵션이 사용될 수 있다. 즉, (1) 20분동안 적층(100 또는 100a)을 100℉로 냉각시킨후에 1-4시간동안 375℉의 포스트 베이크 공정에서(포스트 베이크 프레스 또는 오븐내에서) 실행된다(포스트 베이크 공정은 긴 시간동안 낮은 온도에서 수행되거나 짧은 시간동안 높은 온도에서 수행될 수 있다). 또는 (2) 분당 10℉씩 375℉까지 온도를 증가시킨후에 75분동안 이 온도를 유지한후에 적층(100 또는 100a)은 20분동안 100℉까지 냉각된다. 포스트 베이크 공정은 프레스를 추가적으로 해제하기 위하여 제 2옵션에 부가될 수 있다. 일 실시예에 있어서, 포스트 베이크 공정은 1-4시간동안 350℉ 내지 375℉온도에서 수행된다. 그러나, 포스트 베이크 공정은 긴 시간동안 낮은 온도에서 수행될 수 있거나 또는 짧은 시간동안 높은 온도에서 수행될 수 있다.
수지 코팅된 적층(100 또는 100c)의 프레스 사이클은 200℉에서 북(120)을 로딩하고 25psi의 압력을 공급하는 것으로부터 시작한다. 진공은 밀폐된 진공 프레스를 사용하거나 또는 각각의 적층(100b)을 밀봉가능한 백에 배치하거나 또는 진공 프레임을 사용함으로써 그리고 프레스 사이클동안 각각의 적층(100b)을 진공시킴으로써 북(120)에 공급된다. 225psi의 압력은 프레스 사이클동안 유지된다. 샘플은 분당 5-15℉씩 350-390℉까지 단계적으로 상승하며 45-90분동안 이 온도에서 유지된다. 그다음에, 샘플은 20분동안 100℉까지 냉각되며 압력은 제거된다.
도 7은 본 발명의 원리에 따라 베이스 적층(102)을 제조하기 위한 공정의 일 실시예를 기술한다. 베이스 적층(102)은 다수의 베이스 적층(102I-102n) 또는 낮은 시가 공극(섬유 번들에스 트랩된 공기 또는 용제와 같은 섬유 번들의 틈새인 실린더형 공극) 및 낮은 적층 공극 카운트를 가진 베이스 적층(예컨대, 1201)의 단일 플라이를 제조함으로써 얻어질 수 있다. 이는 매우 일정한 수지 콘텐트 및 낮은 공극 콘텐트를 가진 적층을 얻기 위하여 적절한 천을 선택하여 양호하거나 또는 강한 수지의 침투를 제공함으로써 얻어질 수 있다. 낮은 습기흡수를 나타내는 수지를 제공하느 적절한 경화 작용제의 사용이 낮은 유전상수 및 낮은 분산 인자를 가진 적층 구조를 제공한다는 것이 결정되었다. 천 및 수지는 시드층(예컨대, 제 2도전층(56 또는 84))의 CTE에 밀접하게 매칭되는 열 팽창(CTE)의 제어계수를 가진 베이스 적층(102)를 제공하기 선택된다.
따라서, 각각의 베이스 적층(1021,...,102n)을 제공하기 위하여, 균형을 이룬 천(즉, 균일한 위브를 가진 천)에는 180℃이상의 유리 전이온도(Tg) 및 2.9-3.1의 유전상수를 가지며 베이스 wrj층(1021,...,102n)를 제공하기 위하여경화되는 수지가 주입된다. 결과적인 베이스 적층(1021,...,또는 102n)은 장력이 풀리며, 0.008-0.015의 감소된 분산인자, 0.4-0.6 중량%의 수분함량 및 3.2-3.7의 낮은 유전상수를 가진다. 결과적인 베이스 적층(1021,..., 또는 102n)는 베이스 적층(102)에 부착되는 제 2 도전층(56 또는 82(예컨대, 구리 시드층))의 CTE에 밀접하게 매칭되는 제어된 CTE를 가진다.
특히, 본 발명의 스무스한 기판(50 또는 80 또는 102)을 제공하기 위하여 천(150)이 우선 선택된다. 일 실시예에 있어서, 천(150)은 위브의 평면에 등방성 특성을 제공하는 균형을 이룬 위브 구성을 가진다. 이러한 균형을 이룬 위브 구성은 날실 및 충전(X 및 Y) 방향, 즉 위브의 평면방향에서 매우 균일한 실 번들의 사용을 포함한다. 이러한 균형을 이룬 천의 예는 유리 천 및 비유리 천을 포함한다. 일 실시예에 있어서, 균형을 이룬 위브 유리 천은 50-70 엔드/인치를 가진다. 다른 일 실시예에 있어서, 균형을 이룬 위브 유리 천은 날실 및 충전 방향으로 60 엔드/인치를 가진다. 전형적인 정밀한 위브 유리 천 스타일은 D 및 E형 필라먼트를 포함한다. 본 발명의 일 실시예에 있어서, 날실 및 충전 실은 DE형(0.00025인치의 필라먼트 직경)이다. 전형적인 유리 천에 있어서, 날실 및 충전 실은 동이한 실형태이거나 아닐 수 있다(즉, 날실 및 충전 실은 실 감기 공정동안 다른 부싱을 사용하여 만들어질 수 있다). 본 발명의 일 실시예에 있어서, DE 실은 동일한 제조 부싱으로 형성되며, 동일한 실은 날실 및 충전방향에 사용된다. 이는 날실 및 충전방향에서 매우 균일하고 일정한 직물(즉, 동일한 단면적을 가진 직물)을 제공한다.
선택적으로, Kevlar로 짜여진 천 또는 석형 섬유 천이 사용될 수 있다. 종래에 공지된 다른 형태의 균형을 이룬 천이 사용될 수 있도 있다. 날실 및 충전 실은 다른 기하학적 형태를 가진다. 날실은 실린더형 경향을 가지며, 원형 단면을 가지는 반면에, 충전 날실은 타원 단면을 가진다. 실린더형 단면을 가진 날실로 만들어진 열경화성 가공의 실 재료는 시가 공극 및 적층 공극을 가지는 경향을 가진다. 따라서, 날실 및 충전 방향에서 매우 균일한 날실 번들을 가지며 타현형 단면을 가지는 직물을 사용하면 본 발명의 적층(50 또는 80 또는 102)을 제조하기 위한 적절한 견고성이 제공된다.
날실 및 충전 방향에서 균일한 단면을 가진 천(150)은 비아 개구부가 기판(26 또는 26a)에 제공될 때 일정한 드릴링을 용이하게 하는 것이 결정되었다. 날실 모서리가 너무 두껍거나 또는 큰 면적을 가지는 경우에, 드릴 비트는 모서기를 편향되게 하는 특성을 가져서, 비균일한 홀을 야기한다. 더욱이, 작은 위브의 레이저 드릴링은 높은 드릴링율 및 더 균일한 홀 벽을 유발할 수 있다.
더욱이, 선택된 천(150)은 제 2도전층(예컨대, 구리층)(56)(도 3C) 또는 (84)(도 4C)의 열팽창계수와 밀접하게 매칭되는 제어된 열팽창계수(CTE)를 가진다. 구리에 대한 CTE는 17 백만분율(ppm)이다. 일 실시예에 있어서, 천(150)의 CTE는 15-20ppm이다. 제 2도전층(예컨대, 구리층)(56)(도 3C) 또는 (84)(도 4C)의 제어된 CTE와 밀접하게 매칭되는 제어된 CTE를 가진 천(150)으로 만들어진 베이스 적층(102)을 제공함으로써 또는 베이스 적층(50, 80 도는 102)의 제조동안 제거가능한 릴리스 막(104a 및/또는 104b)을 사용함으로써(따라서, 열 및 압력하에서 열경화성 수지-천 열경화성 수지 가공의 천에 대한 전착물 구리 포일을 포함하는 회로 기판을 제공하기 위한 종래의 기술을 사용할 필요를 제거함), 결과적인 회로 기판(26 또는 26a)는 압력이 해제된다. 더욱이, 적층(100 또는 100a)의 포스트 베이킹은 추가 장력 완화를 제공하기 위하여 실행될 수 있다.
일 실시예에 있어서, 천(150)은 적층(50, 80 또는 102)의 비아 개구부의 레이저 드릴링을 용이하게 하기 위하여 레이저 제거가능한 재료로 구성될 수 있다. 이러한 천(150)은 다음과 같은 재료, 즉 (1) 자외선(UV)(흡수가능 섬유)으로, (2) UV 흡수 기질로 천(150)을 코팅함으로써, (3) 강화된 열 도전기질을 사용하여 천(150)을 코팅함으로써, (4) (i) 섬유의 직경이 레이저가 가해질 홀보다 작거나 또는 (ii) 충전 재료가 작은 직경을 가지는 비직물 유리를 사용함으로써 만들어질 수 있다.
적정 천(150)의 선택시, 결합 작용제는 고온 및 습도에 노출시킨후 적층(50, 80 또는 102)의 오염된 그리고 기포형성된 부분을 최소화하기 위하여 천(150)에 공급된다. 적정 결합 작용제의 선택은 도전성 양극 필라멘트(CAF) 형성에 대한 전위를 최소화하기 위하여 요구된다. 수지 및 천사이의 접착력이 강한 본드가 없는 경우에, 습기 및 바이어스의 적용하에서 구리 필라먼트 성장은 섬유 번들을 따라 발생할 수 있다. 최적 결합 작용제의 선택은 고레벨의 CAF 저항을 제공하는 중요한 목적이 있다. CAF 형성에 대한 낮은 경향은 패키징 응용에 사용된 기판에 대한 중요한 기능성 파라미터이다. 일 실시예에 있어서, Clark Schweble Inc.에 의해 판매되는 결합 작용제 CS 309는 온도 및 습기 노출동안(예컨대, 압력 가열 테스트동안) 최적 결과를 제공한다.
천(150)의 선택 및 조건설정하에서, 천(150)에는 수지 용액(152)이 주입된다. 여기에서 사용되는 용어 "주입"은 천(150)으로의 수지 용액(152)의 주조, 분출 또는 스피닝을 포함한다. 도 7에 도시된 바와같이, 수지 용액(152)를 천(150)에 부착하기 위한 공정의 일 실시예는 선택된 수지 용액(152)를 포함하는 수지 경로(154)를 통해 천(150)을 통과하는 것이다. 일 실시예에 있어서, 수지 용액(152)은 수지, 천의 보다 양호한 침투에 대한 수지의 점착성을 감소시키는 용액을 포함하며, 이들 모두는 용기내에서 미리 혼합된다음 수지 경로(154)내로 펌핑된다. 일 실시예에 있어서, 수지 용액(162)은 높은 유리 전이온도(Tg) 수지를 가진 수지를 포함한다. 일 실시예에 있어서, Tg＞180℃이다. 수지 용액(154)에 사용된 수지의 예는 에폭시 수지를 포함한다. 여기에 기술된 특성을 가진 임의의 다른 수지(높은 Tg, 낮은 유전상수 및 낮은 수분함량을 가진 베이스 적층을 제공하기 위하여 경화됨)가 사용될 수 있다.
다른 일 실시예에 있어서, 수지 용액(152)은 디시안디아미드(DICY)를 포함하지 않는 작용제로 경화된다. 비 DICY 경화 작용제를 사용하면, 표준 에폭시 수지와 비교하여충분한 낮은 습기흡수를 나타내는 경화된 수지를 야기한다. 이러한 낮은 습기 흡수는 가속된 습기 검사동안 강호된 성능을 사용하여 베이스 적층(102)을 제공하기 위한 기판(26 또는 26a)의 중요한 특징이다. 이러한 비 DICY 경화 작용제는 표준 FR4 에폭기 베이스 적층과 비교하여 낮은 수분함량, 감소된 유전상수 및 감소된 분산인자를 가진 적층 구조를 제공한다. 일 실시예에 있어서, 경화된 수지는 2.9-3.1의 유전상수를 가진다.
천(150)의 주입동안, 적절한 수지 용액(152)은 천(150)의 번들을 용이하게 적시며 섬유 번들내로의 유수한 침투력을 나타낸다. 주입동안 이러한 양호한 수지 팀투력은 매우 낮은 레벨의 시가 공극을 가진 베이스 적층(1021, 1022,..., 또는 102n)을 야기하며, 차례로 매우 낮은 공극 체적을 가진 베이스 적층(102)를 야기한다. 더욱이, 수지 용액(152)의 천(150)내로의 주입은 매우 일정한 수지 콘텐츠를 적층(102)에 제공하기 우히나 장점을 제공한다. 결과적인 적층(102)의 유전상수는 수지대 섬유비에 따르며, 매우 일정한 수지함량을 가진 적층은 적층의 평면에서 안정한 유전상수를 나타낼 것이다. 이러한 안정성은 회로 전반에 걸쳐 신호 속도 완정성에 중요하다. 예컨대, 매우 균일한 0.002 인치 적층(102)을 얻기 위하여, 베이스 적층(102)은 중량당 50%-59% 수지을 가진 유리 천의 단일 플라이로 구성된다. 일 실시예에 있어서, 강화된 표면 균일성(두께가 약간 증가함)에 대하여, 베이스 적층(1021, 1022, ..., 102n)의 수지함량은 60-64 중량%까지 증가될 수 있다. 주입 공정동안, 경화는 수지함량을 매우 정밀하게 제어하기 위하여 취해진다. 이는 두 개의 카운터 회전 측정 롤(160, 160b)(도 7)를 통해 천(150)을 풀링함으로써 달성된다.
수지 주입된 천(150)은 대략 350℃에서 2-3분동안 건조 타워(170)에서 건조된다. 건조 타워(170)에서의 가열은 수지 용액(152)에서 용제를 제거한다. 천(150)은 1-3분동안 대략 350℃로 가열하여, 천(150)내에 주입된 수지를 부분적으로 경화시킨다. 결과적인 베이스 적층(또는 열경화성 수지 가공의 천 재료)(1021)sms 베이스 적층(102)의 각 플라이 또는 각 베이스 적층(1021,...,102n)를 제공하는데 필요한 크기로 절단될 수 있다.
따라서, 본 발명은 감소된 도전성 결함을 가진 스무스한 기판을 제공하는 장치 및 방법을 제공한다. 기판은 개선된 크기의 견고성을 가지며, 이에 따라 정밀한 라인을 형성하고 또한 패드의 크기를 감소시킬 수 있다. 결과적으로, 감소된 도전성 결함을 가진 고밀도 인쇄회로기판이 제공될 수 있다.
당업자는 본 발명의 권리범위를 벗어나지 않고 본 발명을 변형할 수 있다. 따라서, 본 발명은 청구범위의 사상 및 범위에 의해서만 제한된다.

Claims (45)

  1. 6.0 미크론 이하의 표면 거칠기를 가진 유전체층과;
    상기 유전체층에 부착된 제 1도전층을 포함하는 것을 특징으로 하는 전기 기판.
  2. 제 1항에 있어서, 상기 유전체층의 표면 거칠기는 0 미크론 내지 3 미크론인 것을 특징으로 하는 전기 기판.
  3. 제 1항에 있어서, 상기 제 1도전층을 시드층인 것을 특징으로 하는 전기 기판.
  4. 제 1항에 있어서, 상기 제 1도전층에 부착된 제 2도전층을 더 포함하는 것을 특징으로 하는 전기 기판.
  5. 제 4항에 있어서, 상기 제 1도전층은 점착층인 것을 특징으로 하는 전기 기판.
  6. 제 5항에 있어서, 상기 제 2도전층은 시드층인 것을 특징으로 하는 전기 기판.
  7. 제 4항에 있어서, 상기 제 2 도전층에 부착된 레지스트층을 더 포함하는 것을 특징으로 하는 전기 기판.
  8. 제 4항에 있어서, 상기 유전체층을 통해 연장되는 비아를 더 포함하는 것을 특징으로 하는 전기 기판.
  9. 제 1항에 있어서, 상기 유전체층은 균일한 위브를 가진 천, 및 상기 천의 균일한 위브내에 일정하게 스며든 수지를 포함하는 것을 특징으로 하는 전기 기판.
  10. 제 9항에 있어서, 상기 천은 상기 균일한 위브를 제공하는 다수의 유리섬유를 포함하며, 상기 각각의 유리섬유의 단면적은 타원형인 것을 특징으로 하는 전기 기판.
  11. 제 9항에 있어서, 상기 수지는 180℃이상의 유리전이 온도를 가지는 것을 특징으로 하는 전기 기판.
  12. 제 9항에 있어서, 상기 수지는 2.9-3.1의 유전상수를 가지는 것을 특징으로 하는 전기 기판.
  13. 제 9항에 있어서, 상기 수지는 디시안디아미(DICY)를 포함하지 않는 작용제로 경화되는 것을 특징으로 하는 전기 기판.
  14. 제 1항에 있어서, 상기 유전체층은 상기 제 1 도전층의 CTE와 밀접하게 매칭되는 열팽창계수(CTE)를 가지는 것을 특징으로 하는 전기 기판.
  15. 제 1항에 있어서, 상기 유전체층은 상기 제 1 도전층의 CTE와 밀접하게 매칭되는 CTE와, 3.2-3.7의 유전상수와, 0.4-0.6 중량%의 감소된 수분함량과, 0.008-0.015의 분산인자를 가지는 것을 특징으로 하는 전기 기판.
  16. 제 1항에 있어서, 상기 기판은 상기 유전체층에 부착된 제거가능층을 더 포함하며, 상기 제거가능층은 상기 제 1도전층을 상기 유전체층에 부착하기전에 제거되는 것을 특징으로 하는 전기 기판.
  17. 균일한 위브를 제공하며 각각이 타원형 단면을 가지는 다수의 유리섬유를 가진 천과;
    상기 천에 일정하게 침투하는 수지를 포함하는 것을 특징으로 하는 적층.
  18. 제 17항에 있어서, 상기 수지는 180℃이상의 유리전이 온도를 가지는 것을 특징으로 하는 적층.
  19. 제 17항에 있어서, 상기 수지는 디시안디아미(DICY)를 포함하지 않는 작용제로 경화되는 것을 특징으로 하는 적층.
  20. 제 17항에 있어서, 상기 적층에 부착되는 제거가능한 층을 더 포함하는 것을 특징으로 하는 적층.
  21. 제 20항에 있어서, 상기 제거가능한 층은 제거가능한 중합체막인 것을 특징으로 하는 적층.
  22. 제 21항에 있어서, 상기 제거가능한 중합체 막은 폴리이미드, 폴리프로필렌, 플루오루화된 수지, 폴리에스테르이미드 및 폴리페닐렌으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 적층.
  23. 제 20항에 있어서, 상기 제거가능한층은 제거가능한 도전막인 것을 특징으로 하는 적층.
  24. 제 23항에 있어서, 상기 제거가능한 도전막은 금속인 것을 특징으로 하는 적층.
  25. 제 20항에 있어서, 상기 제거가능한층은 제거가능한 비도전막인 것을 특징으로 하는 적층.
  26. 제 17항에 있어서, 상기 천은 자외선 흡수가능 천, 자외선 흡수가능 코팅을 가진 천, 강화된 열도전성 코팅을 가진 천, 비아 개구부의 직경보다 작은 섬유 직경을 가진 천, 비아 개구부의 직경보다 작은 직경을 가진 충전재료를 가진 천으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 적층.
  27. 제 17항에 있어서, 상기 천은 유리 천인 것을 특징으로 하는 적층.
  28. 제 17항에 있어서, 상기 천은 비유리 천인 것을 특징으로 하는 적층.
  29. 6.0미크론 이하의 표면 거칠기를 가진 유전체층 및 상기 유전체층에 부착된 제 1도전층을 가진 기판과;
    상기 기판에 부착된 집적회로를 포함하는 것을 특징으로 하는 집적 회로 패키지.
  30. 제 29항에 있어서, 상기 유전체층의 표면 거칠기는 0 미크론 내지 3 미크론인 것을 특징으로 하는 집적 회로 패키지.
  31. 제 29항에 있어서, 상기 집적회로는 땜납에 의하여 상기 기판에 부착되는 것을 특징으로 하는 집적 회로 패키지.
  32. 6.0미크론 이하의 표면 거칠기를 가진 유전체층상에 제 1 도전층을 부착하는 단계와;
    상기 제 1도전층상의 레지스트를 패터닝하는 단계와;
    상기 제 1 도전층을 에칭하는 단계와;
    상기 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 전기기판제조방법.
  33. 제 32항에 있어서, 상기 제 1도전층 부착단계는 상기 유전체층내에 배치된 적어도 하나의 비아 개구부와 상기 제 1 도전층을 동시에 부착하는 단계를 포함하는 것을 특징으로 하는 전기기판제조방법.
  34. 제 32항에 있어서, 상기 제 1 도전층을 부착하기전에 상기 유전체층상에 제 2 도전층을 부착하는 단계를 더 포함하는 것을 특징으로 하는 전기기판제조방법.
  35. 제 34항에 있어서, 상기 제 2 도전층 부착단계는 상기 유전체층내에 배치된 적어도 하나의 비아 개구부와 상기 제 2도전층을 동시에 부착하는 단계를 포함하는 것을 특징으로 하는 전기기판제조방법.
  36. 제 32항에 있어서, 상기 제 1도전층 부착단계는 상기 유전체층의 제 1 및 제 2표면상에 상기 제 1도전층을 동시에 부착하는 단계를 포함하는 것을 특징으로 하는 전기기판제조방법.
  37. 제 32항에 있어서, 상기 유전체층은 제거가능층을 포함하며, 상기 방법은 상기 유전체층상에 상기 제 1도전층을 부착하기전에 상기 제거가능층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전기기판제조방법.
  38. 제 32항에 있어서, 상기 유전체층은 제 1 및 제 2 표면을 포함하며 또한 상기 제 1표면에 부착된 제 1 제거가능층 및 상기 제 2표면에 부착된 제 2 제거가능층을 포함하며, 상기 방법은 상기 유전체층상에 상기 제 1도전층을 부착하기전에 상기 제 1 및 제 2 제거가능층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전기기판제조방법.
  39. 균일한 위브를 제공하며 각각이 타원형 단면을 가지는 다수의 유리 섬유를 가진 천을 선택하는 단계와;
    상기 천을 일정하게 침투하는 수지를 가진 수지 용액을 상기 천에 스며들게하는 단계와;
    상기 수지가 스며든 천을 건조하는 단계를 포함하는 것을 특징으로 하는 적층제조방법.
  40. 제 39항에 있어서, 상기 수지용액을 상기 천에 스며들게하기 전에 상기 수지용액을 선택하는 단계를 더 포함하며, 상기 수지 용액은 2.9-3.1의 유전상수 및 180℃이상의 유리전이 온도를 가진 수지를 포함하는 것을 특징으로 하는 적층제조방법.
  41. 제 39항에 있어서, 디시안디아미(DICY)을 포함하지 않는 경화 작용제를 사용하여 상기 수지 용액을 경화시킨다음, 상기 수지용액을 상기 천에 스며들게하는 단계를 더 포함하는 것을 특징으로 하는 적층제조방법.
  42. 제 39항에 있어서, 상기 천 선택단계는 유리 천을 선택하는 단계를 포함하는 것을 특징으로 하는 적층제조방법.
  43. 제 39항에 있어서, 상기 천 선택단계는 비유리 천을 선택하는 단계를 포함하는 것을 특징으로 하는 적층제조방법.
  44. 제 39항에 있어서, 장력을 완화시키기 위하여 상기 적층을 포스트 베이킹하는 단계를 더 포함하는 것을 특징으로 하는 적층제조방법.
  45. 제 39항에 있어서, 상기 건조된 수지 주입 천에 제거가능층을 부착하는 단계를 더 포함하는 것을 특징으로 하는 적층제조방법.
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