CN1307360A - 半导体器件 - Google Patents

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Abstract

一种半导体器件,具有半导体衬底(1),衬底有多个半导体器件区域(10－1,10－2),在单个半导体器件区域之间沿相邻的半导体器件区域的外围边缘延伸的划线区域(20);衬底上形成层间绝缘膜(2a);层间绝缘膜上形成钝化膜(6a);钝化膜上形成保护膜(7,7a－1,7a－2)。保护膜包括:多个第一面划线区域保护膜图案(7a－1);多个第二面划线区域保护膜图案,第一和第二面划线区域保护膜图案是从划线区域的中心线隔离开的,并相对于中心线轴向对称的排列。

Description

半导体器件
本发明涉及一种半导体器件，具体地说涉及半导体器件的划线区结构的改进。
在使用硅衬底或者化合物半导体衬底的半导体器件制造工艺中，通过使用切割锯等，将形成在该衬底上的具有许多单个半导体器件的半导体晶片分成多个单个半导体器件的半导体芯片。其中把晶片分开的区域被称作划线区域，在划线区域中衬底的表面一般说来是暴露在外面。
图7A和7B是显示在JP-l-199434(A)中揭示的晶片或者半导体器件的每一划线区域的结构和它的外围部分的平面图和剖面视图。
如图7A和7B所示，在该传统的半导体器件中，在一衬底1上形成层间绝缘膜2a，如BPSG膜或者硅氧化物膜，并在层间绝缘膜2a上形成由SiON、SiN等的无机绝缘膜构成的钝化膜6a，用于保护该半导体器件免遭潮湿空气或腐蚀气体的影响。此外，在钝化膜6a上形成用感光性或非感光性的聚酰亚胺树脂制造的保护膜7，以便在衬底上缓冲机械压力，如振动、击打等，并且保护半导体器件免受潮湿环境的影响。
参考数字10表示一个单个的半导体器件区域或者半导体芯片区域，参考数字20表示周围的每一半导体芯片区域10的一个划线区域，同时，它的位置在附近的芯片区域10之间，并沿着附近的芯片区域10的外围边缘延伸。由对外暴露衬底1的表面，以将晶片分成为单个半导体器件或者半导体芯片而形成这个划线区域20。为了将晶片分成为半导体芯片，利用划线器或切割锯沿着划线区域20划画或切割衬底1，然后对衬底1的主要的表面施压将晶片分成为单个的芯片。
然而，在图7A和7B中所示的划线区结构中，当晶片被分成芯片时，在衬底1上出现延伸到半导体芯片区域10周边部分的裂缝或破碎，因此出现这样的一种问题，这使得单个半导体器件的边角有缺口。此外，由于衬底的表面对外部暴露，在划线区域中形成的半导体器件特性估计元件(未示出)受到湿气吸收等的影响，因此估计元件的特性是变化的，致使半导体器件特性判断的可靠性降低。
日本专利JP-2-45955(A)，JP-6-151583(A)和JP-6-77315(A)中揭示或提出一种解决上述问题的方法。
将参照图5A和5B描述在JP-2-45955(A)或JP-6-151583(A)中揭示或建议的划线区域结构。图5A是显示划线区域的平面图，图5B是沿图5A中A-A＇线的剖面图。
如图5A和5B所示，在衬底1的表面上形成硅氧化物膜的层间绝缘膜2a，在层间绝缘膜2a上形成硅氮化物(SiN)膜等的钝化膜6a，以保护在划线区域20中形成的估计元件(未示出)。在通过图案制作处理在半导体芯片区域10中的钝化膜6a上形成由比如聚酰亚胺树脂等有机树脂构成的保护膜7的同时，通过图案制作处理在划线区域20中的钝化膜6a上形成矩形保护膜(称作“划线区域保护膜图案”)7c。形成划线区域保护膜图案7c，以便保护在划线区域20中形成的估计元件，并且阻止在估计元件已经作出判断之后对划线区域的切成方块的操作时在衬底划线区域中出现的裂缝扩大到半导体芯片区域10。
如图6A和6B所示，JP-677315(A)提出在划线区域20中布置划线区域保护膜图案7d，以致与在一侧的半导体芯片区域10的保护膜7连续，以使在对于划线区域的切成方块工作的时候，在划线区域20的衬底1中出现的裂缝可以得到抑制，防止扩大到半导体芯片区域10。在如图5A和5B和图6A和6B所示的划线区域中形成聚酰亚胺树脂等保护膜图案的技术中，可以获得在切成方块操作时抑制裂缝向半导体芯片区域扩展的效果，但这时可能出现的缺点在于，在切成方块操作之后，半导体芯片的背面有缺口，或者在划线区域中的一部分保护膜图案7c、7d可能保留类似须状的纹路。此外，这个缺点还会引起切块刀口的使用寿命减少。
据估计，在图5A和5B以及图6A和6B所示的划线区域中形成聚酰亚胺树脂等保护膜图案的技术中，随着切块刀口使用一个比较久的时间，大量的聚酰亚胺树脂粘附到切块刀口上，致使切块刀口的切块效率降低，并且在半导体芯片的背面容易出现须状的聚酰亚胺树脂和裂缝。
本发明的目的是提供一种半导体器件，对于它来说，在半导体器件切块过程中，在切块操作之后，可以抑制剩余的须状聚酰亚胺树脂以及单个的半导体芯片背表面上出现的裂缝，具体地说，提供半导体装置的划线区域的结构。
此外，本发明的另一目的是提供一种半导体器件，它可以提高在具有聚酰亚胺树脂保护膜的半导体切块处理中切块刀口的使用寿命。
为了达到上面的目的，根据本发明提供了一种半导体器件，它包括：一个半导体衬底，该衬底具有多个单个的半导体器件区域，以及位于互相毗连的单个半导体器件区域之间的一个划线区域，以便沿着相邻的单个半导体器件区域外围边缘延伸；在半导体衬底上形成的层间绝缘膜；在层间绝缘膜上形成的钝化膜；以及在钝化膜上形成的保护膜，其中划线区域中的保护膜包括：多个第一面划线区域保护膜图案，这些图案形成，使得与被位于划线区域方向的一个相邻的单个半导体器件区域保护膜连续；以及多个第二面划线区域保护膜图案，这些图案形成，使得与位于划线区域方向的另一个相邻的单个半导体器件区域的保护膜连续，而且所述第一面划线区域保护膜图案和第二面划线区域保护膜图案两者是从划线区域的中心线隔离开的。
第一面划线区域保护膜图案和第二面划线区域保护膜图案可以是相对于划线区域的中心线轴向对称排列或者交错排列。
可将第一面划线区域保护膜图案和第二面划线区域保护膜图案之间的间隔设定为所述划线区域宽度的20-30％或者为20-30微米。
第一面划线区域保护膜图案和第二面划线区域保护膜图案的形状可为矩形、不规则四边形或半圆形。
保护膜可以是感光性或非感光性的聚酰亚胺膜。钝化膜可以是SiN膜或SiON膜。
在划线区域中，可以提供校直标记和/或器件特性估计元件。
根据本发明，划线区域的保护膜布局被设置成形成多个第一面划线区域保护膜图案，这些图案形成，使得与位于划线区域方向的一个相邻的单个半导体器件区域保护膜连续，以及多个第二面划线区域保护膜图案，这些图案形成，使得与位于划线区域方向的另一相邻的单个半导体器件区域的保护膜连续，例如，相对于划线区域的中心线轴对称排列或者交错排列。利用划线区域的这种保护膜的布局，可以抑制对切块刀口的保护膜的附着，以提高切块效率，并防止在切块操作之后剩余聚酰亚胺树脂的须状保护膜和器件区域的背表面的裂缝。此外，因为可以防止保护膜阻碍切块刀口，因此刀口的寿命可以提高。
图1A和1B是表示本发明第一实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图2A和2B是表示本发明第二实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图3A和3B是表示本发明第三实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图4A和4B是表示本发明第四实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图5A和5B是表示半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图6A和6B是表示半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图；
图7A和7B是表示半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的平面图和断面图。
下面将参照附图描述本发明的优选的实施例。
图1A和1B是表示本发明第一实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域主要部分的平面图和断面图。
如图1A和1B所示，本发明第一实施例的半导体器件具有在衬底1上形成的BPSG(硼磷硅玻璃)、SiO2等的层间绝缘膜2a，在衬底1上形成有对于每个单个半导体器件的半导体元件(未示出)，在层间绝缘膜2a上形成的配线层(未示出)，以及由SiN、SiON等构成的钝化膜6a，该膜用于保护半导体元件。此外，在钝化膜6a上形成感光性或非感光性的聚酰亚胺膜等构成的保护膜7，以便保护单个的半导体芯片不受机械击打和潮湿的影响。每一划线区域20设在邻接的半导体芯片区域10-1、10-2之间(换句话说，在每个半导体芯片区域10-1、10-2、…周围提供一划线区域20)，并将它切成方块，以便将所述晶片衬底分成为单个的半导体芯片。
与形成保护膜7同步地，通过绘图形成与保护膜7相同材料构成的第一面划线区域保护膜图案7a-1，使与第一面半导体芯片区域10-1的保护膜7连续。与形成保护膜7同步地，通过绘图形成与保护膜7相同材料构成的第二面划线区域保护膜图案7a-2，使与第二面半导体芯片区域10-2的保护膜7连续。第一和第二侧面划线区域保护膜图案7a-1、7a-2分别沿第一和第二侧面半导体芯片区域10-1、10-2的外围边缘以间隔“d”排列。
具体地说，对划线区域保护膜图案7a-1、7a-2绘制图案，使相对于划线区域的中心线CL轴向对称，以便使轴向对称的图案7a-1、7a-2被保持由“b”表示的一个预定的距离(间隔)。沿划线方向的每个划线区域保护膜图案7a-1、7a-2的尺寸“c”适当地设定为与在划线区域中的衬底1表面上形成的半导体芯片特性估计元件(未示出)等的尺寸一致。相应的划线区域保护膜图案7a-1、7a-2之间的距离b较好是设置为20到30微米。
因为划线区域20的宽度一般设定为大约100微米，所以在与划线方向垂直的方向上每一划线区域保护膜图案7a-1、7a-2的尺寸“a”等于35到40微米。上述20到30微米的距离b是划线区域20的宽度的20-30％。此外，最好将沿划线方向邻接的第一或第二面划线区域保护膜图案7a-1、7a-2的间隔d设定为25微米或更长。
按照第一实施例，在沿中心线或者中心轴CL的划线方向延伸的中心部分提供没有保护的区域，具有20到30微米的宽度，而且划线区域保护膜图案7a-1、7a-2被设计为相对于划线区域20的中心线CL轴向对称，从而减少了保护膜对切割的附着。因此，在切块操作时，可以防止在衬底1中划线区域20出现裂缝，以及在毗连划线区域的半导体芯片背面出现小的破片，并且也可以防止毗连划线区域的保护膜7剥落。
接下来，将参照附图描述本发明第二实施例的半导体器件。
图2A和2B是表示本发明第二实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域主要部分的平面图和断面图。本实施例中，在划线区域20中提供用铝等金属膜制造的校直标记5。
在这个实施例中，在划线区域20中提供用铝等金属膜制造的校直标记5。如图2A和2B所示，本实施例的半导体器件有在衬底1上形成的由BPSG等构成的第一层间绝缘膜2，在衬底1形成半导体元件(未示出)，在第一层间绝缘膜2上形成由SiO2等构成的第二层间绝缘膜3，在第二层间绝缘膜3上形成的配线层(未示出)，在配线层上形成的SiO2等的第一钝化膜4，在第一钝化膜4上形成的SiN、SiON等的第二钝化膜6，用于保护单个的半导体器件。此外，在第二钝化膜6上形成感光性或非感光性的聚酰亚胺膜等构成的保护膜7，以便保护单个的半导体芯片不受机械击打和潮湿的影响。在邻接的半导体芯片区域10-1、10-2之间提供划线区域20，并使划线区域20被切块，将晶片衬底分成为单个的半导体芯片。
通过与半导体芯片区域10-1、10-2的配线层(未示出)一起绘图而构成的比如用铝等金属制造的校直标记5，被形成在第二层间绝缘膜3上的划线区域20，并且提供划线区域保护膜图案7a-1、7a-2，使与半导体芯片区域10-1、10-2的保护膜7连续；通过与半导体芯片区域10-1、10-2的保护膜一起形成图案并用与保护膜7相同的材料制造划线区域保护膜图案7a-1、7a-2。在衬底1的表面上，可在划线区域20提供半导体芯片特性估计元件(未示出)。
划线区域保护膜图案7a-1、7a-2的形态和尺寸可与第一实施例一样。
接下来，将参照图3A和3B描述本发明第三实施例的半导体器件。
图3A和3B是表示本发明第三实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域主要部分的平面图和断面图。
本实施例中，将第一实施例中划线区域20的每一划线区域保护膜图案7a-1、7a-2的矩形形状被改变为半圆形，而且半导体器件制造方法和划线区域形成方法均与第一实施例一样。在第三实施例中，通过将每一划线区域保护膜图案7a-1、7a-2的矩形形状改变为半圆形状，在对于划线区域20的切块操作的时候，划线区域保护膜图案7a-1、7a-2更是几乎不会剥落，更可以增强防止半导体芯片区域中保护膜7剥落的效果。
划线区域保护膜图案7a-1、7a-2的尺寸“a”、“d”可与第一实施例一样。
接下来，将参照图4A和4B描述本发明第四实施例的半导体器件。
图4A和4B是表示本发明第四实施例半导体器件中的一个划线区域和毗连划线区域的半导体芯片区域的主要的部分的平面图和断面图。
如图4A和4B所示，本发明这个实施例的半导体器件具有在衬底1上形成的BPSG、SiO2等的层间绝缘膜2a，衬底1上形成有对于每个单个的半导体器件的半导体元件(未示出)，形成在层间绝缘膜2a上的配线层(未示出)，以及由SiN、SiON等构成的钝化膜6a，用于保护单个的半导体器件。此外，在钝化膜6a上形成感光性或非感光性的聚酰亚胺膜等构成的保护膜7，以便保护单个的半导体芯片不受机械击打和潮湿的影响。在邻接的半导体芯片区域10-1、10-2之间提供划线区域20，划线区域20被切块，以将晶片衬底分成为单个的半导体芯片。
与形成保护膜7同步地，通过绘制图案形成与保护膜7相同的材料构成的第一面划线区域保护膜图案7b-1，使与第一面半导体芯片区域10-1的保护膜7连续。与形成保护膜7同步地，通过绘制图案形成与保护膜7相同的材料构成的第二面划线区域保护膜图案7b-2，使与第二面半导体芯片区域10-2的保护膜7连续。第一和第二侧面划线区域保护膜图案7b-1、7b-2分别以间隔“d”沿着第一和第二侧面半导体芯片区域10的外围边缘安排。
具体地说，对划线区域保护膜图案7b-1、7b-2形成图案，以致相对于划线区域的中心线以由“b”表示的预定距离(间隔)交错排列。与上面的实施例的情况一样，沿划线方向各划线区域保护膜图案7b-1、7b-2的尺寸“c”被适当地设定为与衬底1表面上在划线区域中形成的半导体芯片特性估计元件(未示出)的尺寸一致。距离b最好设定为20到30微米。
由于划线区域20的宽度一般设定为大约100微米，在与划线方向垂直的方向上每一划线区域保护膜图案7b-1、7b-2的尺寸“a”等于35到40微米。上述20到30微米的距离b是划线区域20的宽度的20-30％。此外，最好将沿划线方向邻接的第一或第二面划线区域保护膜图案7b-1、7b-2的间隔d设定为25微米或更多。
根据本实施例，沿中心线或者中心轴CL在划线方向延伸的中心部分提供一个没有保护膜的区域，具有20到30微米的宽度，而且划线区域保护膜图案7b-1、7b-2是设计为相对于划线区域20的中心线CL交错排列，从而在切块操作中减少对切块刀口的保护膜的附着，并因此提高切块效率。因此，可以防止在衬底1中的划线区域20出现裂缝，以及在毗连划线区域的半导体芯片区域的背部表面出现破片，以及出现剩余的须状保护膜，并且还可以防止在切块操作时毗连划线区域的保护膜7被剥落。
另外，通过按照交错排列提供划线区域保护膜图案7b-1、7b-2，可以比第一到第三实施例更容易完成划线区域保护膜图案7b-1、7b-2的图案制作。
在上述各实施例中，划线区域保护膜图案的形状被设定为矩形或者半圆的，然而，即使采用不规则四边形，也可以获得相同的效果。
如上所述，根据本发明，通过在半导体晶片的划线区域提供聚酰亚胺膜等构成的第一和第二侧面保护膜图案，以使相对于划线区域的中心线以一预定间隔轴对称排列或者交错排列，并使与第一和第二侧面半导体芯片区域的保护膜连续，可以获得下列效果：
(1)在半导体晶片的切块步骤中，对切块刀口的保护膜的附着被抑制，以致增强了切块效率，可以防止在切块工作之后在半导体芯片背表面的破片以及出现剩余须状保护膜(聚酰亚胺膜)。
(2)由于对切块刀口的保护膜附着被抑制，可以防止切块刀口由保护膜阻塞，因此切块刀口的寿命可以提高。

Claims (9)

1．一种半导体器件，其中包括：一个半导体衬底，该衬底具有多个单个的半导体器件区域，以及位于互相毗连的单个半导体器件区域之间的一个划线区域，以便沿着相邻的单个半导体器件区域外围边缘延伸；
在所述半导体衬底上形成的层间绝缘膜；
在所述层间绝缘膜上形成的钝化膜；以及
在所述钝化膜上形成的保护膜，
其中在所述划线区域中的所述保护膜包括：多个第一面划线区域保护膜图案，这些图案形成，使得与位于划线区域方向的一个相邻的单个半导体器件区域保护膜连续；以及多个第二面划线区域保护膜图案，这些图案形成，使得与位于划线区域方向的另一个相邻的单个的半导体器件区域的保护膜连续，而且所述第一面划线区域保护膜图案和第二面划线区域保护膜图案两者是从所述划线区域的中心线隔离开的。
2．如权利要求1所述的半导体器件，其特征在于所述第一面划线区域保护膜图案和第二面划线区域保护膜图案是相对于所述划线区域的中心线轴向对称排列的。
3．如权利要求1所述的半导体器件，其特征在于所述第一面划线区域保护膜图案和第二面划线区域保护膜图案是相对于所述划线区域的中心线交错排列的。
4．如权利要求1所述的半导体器件，其特征在于在所述第一面划线区域保护膜图案和第二面划线区域保护膜图案之间的间隔被设定为所述划线区域宽度的20-30％。
5．如权利要求1所述的半导体器件，其特征在于在所述第一面划线区域保护膜图案和第二面划线区域保护膜图案之间的间隔被设置为20-30微米。
6．如权利要求1所述的半导体器件，其特征在于所述第一面划线区域保护膜图案和第二面划线区域保护膜图案的形状为矩形、不规则四边形或者半圆形的。
7．如权利要求1所述的半导体器件，其特征在于所述保护膜是感光性或非感光性的聚酰亚胺膜。
8．如权利要求1所述的半导体器件，其特征在于所述钝化膜可以是SiN膜或SiON膜。
9．如权利要求1所述的半导体器件，其特征在于在所述划线区域中设置校直标记和/或器件特性估计元件。
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