JPH0245955A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、半導体装置のスクライブライン領域に関する
ものである。

［従来の技術］ 従来のスクライブライン領域は、特開昭６０−２５３２
４１のようにスクライブライン領域の中に各種パターン
（半導体装置の特性を測定する半導体素子・アライメン
トマーク・アライメントずれを測定するパターン・寸法
を測定するパターン等）の有無に関係なく一様であった
。

［発明が解決しようとする課趙］ しかし、前述の従来技術では、スクライブライン領域に
特に第１導電配線のアライメントマーク、アライメント
ずれを？！ＩＩ定するパターン、寸法を測定するパター
ン等の下の半導体基板が前記各種パターンを形成する時
のエツチングや、後工程の第３絶縁膜やパッシベーショ
ン膜のフォトエツチングにおいてエツチングされて、第
１導電配線の下の半導体基板がえぐられて保持されなく
なると剥離し導電性の異物となった。この事は特に微細
化が進んで来て使用するパターン寸法が２ｕｍ以下にな
って来た事も要因の一つであるが、この剥離して発生し
た導電性の異物は半導体装置の製造及び品質に大きな支
障をきたすものである。

まず、アライメントマークが損傷を受けると当然後工程
のアライメント工程においてアライメント不能となり半
導体装置の製造に支障をきたす。

次に、剥離した前記導電性の異物がウェハーに付着する
とゲート電極・第１導電配線・第２導電配線の短絡の原
因となったり、ウェハー上の突起となり、フォトリング
ラフィ工程（こおけるフォトレジストの膜厚むらの原因
となり正常な）オトリソゲラフイエ程のパターン形成を
阻害しパターンの短絡や断線等のパターン欠陥をもたら
し、歩留りを低下させるものである。さらには、ウェハ
ー上に付着しても初期の段階では何らも影響を与＾ず良
品となって市場に出て、長期にわたる使用において付着
した、導電性の異物が水分等によって劣化して半導体装
置の機能を低下させて不良となる信頼性不良を引き起す
事も有り重大な問題となる。

そこで本発明は、前述のような問題点を解決するもので
、その目的は、導電性の異物が発生しない技術を提供す
るところにある。

［課題を解決するための手段］ 本発明の半導体装置はスクライブライン領域の一部を第
２絶縁膜と第３絶縁膜とパッシベーション膜で全面被覆
した事を特徴とする。

［実　施　例］ 第１図は本発明の実施例のスクライブライン領域の断面
図である。第２図は本発明の実施例１の各種パターンが
ないスクライブライン領域の断面図である。

半導体装１１１とそれを分割するスクライブライン領域
１０である。半導体基板ｌに第１絶縁膜としてＬＯＣＯ
Ｓ酸化膜２を形成した。その上にゲート電極３を形成し
、次に第２絶縁膜４を形成した。その上に第１導電配線
５を形成し第３絶縁膜６を被覆形成し、次に第２導電配
線７のパターンを形成したにれらの上にパッシベーショ
ン膜８を形成しフォトエツチングによって各種パターン
が形成されているスクライブライン領域は半導体装置１
１より５μｍスクライブライン領域に入った箇所に１０
μｍ幅で前記半導体装置１１に平行に前記第２絶縁膜４
と前記第３絶縁膜６と前記パッシベーション８を除去し
溝部９を形成し第１図で示した様にスクライブライン領
域を形成した。また、各種パターンがないスクライブラ
イン領域は、第２図の様に、前記第２絶縁膜４と前記第
３絶縁膜６と前記パッシベーション膜８を全面に除去し
た。

このような形成にする事により、前記ゲート電極３と前
記第１導電配綿５と前記第２導電配線７で形成した各種
パターンの下をエツチングでえぐられる事がなくなりそ
の結果として半導体装置の製造において、アライメント
マークが損傷を受ける事がなくなり支障をきたす事がな
くなった。また剥離する事がなくなり導電性異物が生じ
なくなったために歩留りの低下や信頼性不良という問題
も生じなくなった。さらには、第２絶縁膜と第３絶縁膜
とパッシベーション膜をエツチングして溝部を形成した
事によりグイシング工程において発生するクラックを前
記溝部によって食い止めるという効果も有するものであ
る。

しかし、グイシング工程におけるクラックの防止の効果
を得るためならば、パッシベーション膜８のフォトエツ
チング時に一括で第２絶縁膜４と第３絶縁膜６をパッシ
ベーションｌ１ｉ８とともにエツチングして溝部９を形
成しないで、各々第２絶縁膜４は第２絶縁膜４のフォト
エツチング工程時にエツチングして溝部を形成し、第３
絶縁膜６も同様に溝部を形成し、パッシベーション膜８
も同様にフォトエツチングによって溝部を形成する事に
より第１図と同様の構造を得る事は可能でありクラック
防止の効果は得られるであろう。しかし、形成された溝
部９により、第１導電配線および第２導電配線のフォト
エツチング工程のフォトレジスト塗布において前記溝部
の段差が大きく濶いためにフォトレジストの膜厚が非常
に厚くなり、半導体装置１１の所定のパターンを形成す
る露光量では露光量不足となってフォトレジスト残りが
溝部の側面下に発生しこれが第１導電配線５や第２導電
配線７のエツチング残りとなりより後工程のエツチング
により剥離し導電性異物となる。本発明の実施例はこの
問題も解決するために第２絶縁膜４と層間絶縁膜６を全
面被覆とし、導電性異物の発生を抑止している。

さらには、スクライブライン領域の構造を各種パターン
がある箇所を第１図のようにし各種バタンかない箇所を
第２図で示した様にする事により、グイシング工程で使
用するグイシングツ−の負荷を低減するという効果を有
する。スクライブライン領域に少しでもグイシングツ−
に負担がかかる酸化膜を形成しない様にすることにより
ダイシングソーの消耗を抑え、グイシングツ−の交換や
調整の工数増大と使用量の増大を低減する事が可能とな
った。

［発明の効果］ 以上述べたように、本発明によればスクライブライン領
域に形成された、ゲート電極、第１導電配線、第２導電
配線を剥離することなく保持し、半導体装置の製造の支
障の原因や、歩留り低下の原因、信頼性の劣化の原因と
なる導電性異物をなくしたという効果を有する６また、
ダイシング時のクラックも防止するという効果を有する
ものである。

さらには、スクライブライン領域の中に各種パターンが
ある一部のみを第２絶縁膜、第３絶縁膜、パッシベーシ
ョン膜で被覆する事によりグイシング工程に用いるグイ
シングツ−の負荷を低減し寿命を延ばすという効果も有
するものである。

また、スクライプ領域のゲート電極、第１導電配線、第
２導電配線のパターンを形成する時の下地の構造が半導
体装置と同一であり、同様のパターン形成がフォトリン
グラフィ工程において可能となった。このためスクライ
ブ領域に形成された半導体装置の特性を測定する半導体
素子の特性が半導体装置と一致するという効果を有する
。この事により、半導体装置の製造の管理をより正確に
行なえるようになった。

本発明の効果は以上のように優れたものであるが、この
効果は、実施例の２層導電配線の半導体装置のみではな
く、ゲート電極が２層の半導体装置や、導電配線が一層
の半導体装置の他に３層以上の導電配線を有する半導体
装置においても得られるものであり、何ら問題なく応用
できるものである。

【図面の簡単な説明】

第１図は本発明の実施例のスクライプ領域の断面図。第
２図は本発明の実施例の各種パターンがないスクライブ
ライン領域の断面図。 ＬＯＧＯ３酸化膜 ゲート電極 第２絶縁膜 第１導電配線 第３絶縁膜 第２導電配線 パッシベーション膜 溝部 スクライブライン領域 半導体装置 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）■・・・半
導体装置

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成されたＬＯＣＯＳ酸化膜を第
   １絶縁膜として有した半導体装置においてスクライブラ
   イン領域の一部を第２絶縁膜と第３絶縁膜とパッシベー
   ション膜で被覆した事を特徴とする半導体装置。
2. （２）前記第２絶縁膜と前記第３絶縁膜と前記パッシベ
   ーション膜を前記半導体装置に平行に線状に除去し溝部
   を形成した事を特徴とする請求項１記載の半導体装置。
3. （３）前記スクライブライン領域の一部が、半導体装置
   の特性を測定する半導体素子・アライメントマーク・ア
   ライメントずれを測定するパターン・寸法を測定するパ
   ターン等が形成された領域である請求項１又は２記載の
   半導体装置。
4. （４）前記スクライブライン領域の一部以外には、前記
   第２絶縁膜と第３絶縁膜と前記パッシベーション膜を被
   覆しない事を特徴とする請求項１、請求項２、又は請求
   項３記載の半導体装置。