CN1279621C - 包括薄膜晶体管的电子器件及其制造方法 - Google Patents

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Abstract

本发明涉及在基片如玻璃或绝缘聚合物基片上制造薄膜晶体管，薄膜晶体管用于有源矩阵液晶显示器或其它电子器件。电子器件的制造方法包括：在绝缘基片上形成半导体膜；在半导体膜上淀积第一掩模层；除去第一掩模层的某些部分，以形成多个从其上表面到下表面大致垂直贯穿的孔；将第一掩模层图形化成第一图形；在第一掩模层上淀积第二掩模层；将第二掩模层图形化成第二图形，第二图形位于第一图形的区域内；至少用第一掩模层作为注入掩模来注入半导体膜，限定出至少其中一些孔的第一掩模层的一部分部分掩蔽注入，从而所述注入确定出源极区、漏极区、在源极区和漏极区间的不掺杂导电沟道和掺杂浓度比漏极区低并位于导电沟道和漏极区之间的场减低区，第一掩模层形成栅极绝缘层，第二掩模层形成栅电极层。

Description

包括薄膜晶体管的电子器件及其制造方法
技术领域
本发明涉及一种具有处于基片上的薄膜晶体管(下文称为TFT)的电子器件，基片例如可以是玻璃或者绝缘聚合物。例如，该器件可以是一个有源矩阵液晶显示器或者其它平板显示器，或者是其他任何类型的在基体和驱动电路中有TFT的大面积电子器件，如薄膜数据存储器或图像传感器。本发明还涉及一种制造上述电子器件的方法。
背景技术
多年来，人们的兴趣集中在发展位于玻璃和/或其他廉价的绝缘基片上的带有TFT的薄膜电路，用于大面积电子器件。上述TFT由非晶体或多晶体半导体薄膜制成，可以形成单元矩阵的开关器件，例如，美国专利US-A-5130829(我们的索引：PHB33646)中描述的平板显示器。最近的发展包括由TFT(通常用多晶硅)构成的电路的制造和集成，例如用于所述单元阵列的集成驱动电路。例如，在已公开的欧洲专利申请EP-A-0629003(我们的索引：PHB33845)中描述了这样一个电子器件，其中包括在基片上的薄膜开关晶体管的开关矩阵和在矩阵外部的外围驱动电路，还包括与所述矩阵的开关TFT相连的薄膜电路晶体管。US-A-5130829与EP-A-0629003中的全部内容在此作为参考材料包括进来。
遗憾的是，不希望有的场感应效应出现在晶体管例如TFT的特性之中，尤其是用多晶硅制造的晶体管，多晶硅的形成要利用一个低温的过程。于是一些不稳定性机制出现，例如，接通电流损耗，在多晶硅中产生偏压感应状态，还有产生热载流子诱发状态和载流子中断。另外一个效应是漏流中漏极场增强增加。晶体管特性(例如，中断状态漏流，阀电压和导通状态电流)的下降将严重限制TFT在该电路中的应用。
一个减少上述在TFT中所述效应的方法是用一个具有比漏极区更低的掺杂浓度的场减低区来实现的。TFT包括一个临近晶体半导体薄膜的绝缘栅极，用来控制一个在源极区和漏极区之间的半导体薄膜中的导电沟道。场减低区在导电沟道和TFT的漏极区之间。它可能被设置在栅极侧，还可能被栅极全部或者部分的覆盖。
采用通常的场减低结构的问题是，它们需要一个额外的低剂量注入的步骤。需要高剂量注入来形成源极和漏极区，而低剂量注入用来形成场减低区。尽管采用一个场减低区可以在很大程度上提高TFT的性能，但是额外的注入步骤使得TFT的生产过程变得复杂。所需的是，在一个步骤中完成制造源极、漏极和场减低区以简化TFT的制造过程，这将减少生产成本并且提高产量、增加产率。这个问题在日本专利说明书No.9148266中曾经提到，其中描述了一种制造TFT的方法，其中是将栅电极的边缘氧化以形成多孔的膜。该多孔膜被用作掩模，来减少注入到活性层中的杂质离子的量，由此形成邻近源极和漏极的场减低区。
发明内容
本发明的一个目的是提供一种改善的方法用来在一个注入步骤中确定场减低区。
为此，本发明提供一种制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.除去所述第一掩模层的某些部分，以形成多个从第一掩模层的上表面到下表面大致垂直贯穿的孔；
d.将所述第一掩模层图形化成第一图形；
e.在所述第一掩模层上淀积第二掩模层；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
通过使用掩模层和模板来确定场减低区，使得组合的源极区、漏极区和场减低区注入能够实现，这样相对于没有模板的源极区和漏极区以一种受控制的方式减少了注入剂量。
第一掩模层确定了多个的垂直的孔，这些孔向下到达下面的层，通过这些孔掺杂剂被注入。模板被孔覆盖的面积比例决定由模板确定的区域的掺杂剂有效浓度。增加孔的数量，减小孔的尺寸将在场减低区产生一个近似于均匀的掺杂分布，在随后组合的掺杂剂活化和扩散步骤中，用激光在融化的硅中横向地扩散掺杂剂，掺杂剂均匀性被进一步提高。通过选择合适的孔的密度和尺寸，掺杂的剂量和分布因此容易以一种可控制的方式确定。简化的技术将在下面讨论。
依照如上面提到的日本专利说明书No.9148266中披露的方法，相对于源极和漏极区的掺杂剂浓度，场减低区的掺杂剂浓度只由氧化层厚度的来调整。
根据它们的数量和尺寸，模板上的孔可以用于光刻法或者“纳米技术”等，由这种技术确定具有纳米级而不是微米级尺寸的特征。
上述方法还可以包括在步骤a之后在所述半导体膜上形成一组间隔开的凸起特征，在步骤b中在所述凸起特征上淀积所述第一掩模层，以及在步骤c中与覆盖在所述凸起特征上的所述第一掩模层的材料部分一起除去所述凸起特征。
此外，步骤c包括在所述第一掩模层上确定蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔。另外，将第二掩模层图形化成第二图形的所述步骤可以包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并随后除去所述第二掩模层的被氧化部分，由此在第二掩模层中确定所述第二图形。
在这里，使用氧化技术或者隔离层能形成较狭窄的场减低区，减小相关的寄生电容和串联电阻。最好，第一掩模层可以形成栅电极层，该方法包括了这样的步骤，即在步骤a之后并在步骤b之前淀积一个栅极绝缘层。这可以形成一种全自对准、栅级重叠低掺杂漏极(FSAGOLDD)器件结构。
另外，本发明提供一种制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.将所述第一掩模层图形化成第一图形；
d.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔，这些孔大致垂直地从第一掩模层的上表面通到下表面；
e.在所述第一掩模层上淀积第二掩模层；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
在上述方法中，将第二掩模层图形化成第二图形的所述步骤可以包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
本发明还提供一种制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.将所述第一掩模层图形化成第一图形；
d.在所述第一掩模层上淀积第二掩模层；
e.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
f.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔，这些孔大致垂直地从第一掩模层的上表面通到下表面并贯穿所述第一掩模层的暴露区域；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
在上述方法中，将第二掩模层图形化成第二图形的所述步骤可以包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
本发明又提供一种制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.除去所述第一掩模层的某些部分，以形成多个从第一掩模层的上表面到下表面大致垂直贯穿的孔；
d.在所述第一掩模层上淀积第二掩模层；
e.按照第一图形将所述第二掩模层图形化以形成一个掩模；
f.将所述第一掩模层图形化成所述第一图形；
g.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
h.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
在这里，上述方法可以包括在步骤a之后在所述半导体膜上形成一组间隔开的凸起特征，在步骤b中在所述凸起特征上淀积所述第一掩模层，以及在步骤c中与覆盖在所述凸起特征上的所述第一掩模层的材料部分一起除去所述凸起特征。此外，步骤c可以包括在所述第一掩模层上确定蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔。此外，将第二掩模层图形化成第二图形的所述步骤可以包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。还可以按照第一图形将所述第二掩模层图形化以构成一个掩模的所述步骤包括在所述第二掩模层中确定第二图形并且随后靠近所述第二掩模层形成侧壁隔件以便确定所述第一图形。
本发明再提供一种制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.在所述第一掩模层上淀积第二掩模层；
d.按照第一图形将所述第二掩模层图形化以形成一个掩模；
e.将所述第一掩模层图形化成所述第一图形；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔，这些孔大致垂直地从第一掩模层的上表面通到下表面并贯穿所述第一掩模层的暴露区域；
h.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
在上述方法中，按照第一图形将所述第二掩模层图形化以构成一个掩模的所述步骤可以包括在所述第二掩模层中确定第二图形并且随后靠近所述第二掩模层形成侧壁隔件以便确定所述第一图形。而且，将第二掩模层图形化成第二图形的所述步骤可以包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
根据本发明的另一方面，提供一种包括薄膜晶体管的电子器件，其包括位于绝缘基片上的被图形化的半导体膜、位于所述半导体膜上的栅极绝缘层和位于所述栅极绝缘层上的栅电极，所述半导体膜包括源极区和漏极区、位于所述源极区和所述漏极区之间的未掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述栅极绝缘层的一部分与所述场减低区重叠并且具有从其上表面到下表面大致垂直贯穿的多个孔，所述栅电极与所述导电沟道自对准。
在上述电子器件中，所述场减低区的长度小于1μm。例如采用隔件技术，氧化图形化的掩模层或者过蚀刻图形化的掩模层都能形成一个相对狭窄的场减低区，该区域的长度很可以充分小于1μm。
为了使TFT有最优的稳定性，栅极绝缘层上的孔可以使下面一层的约1-10％暴露出来。孔的平均直径最好小于100nm。
用于制造TFT的层确定和注入方法可以采用已知的技术和工艺步骤，这对本领域的普通技术人员是显而易见的。源极和漏极区以及场减低区可以是在半导体膜中存在的一种导电类型的掺杂区，和/或它们可以是在一个或多个临近所述半导体膜的额外的半导体膜中的掺杂区。可以采用栅极校准方法来减小寄生效应。例如，至少某些电路TFT可以使其场减低区与栅极基本完全重叠，并且，这些TFT的和/或其它电路TFT的栅极的边缘可以与漏极区的边缘基本对准。
附图说明
下面将用实施例并结合附图来具体说明本发明，其中：
图1A至C表示的是根据本发明的第一个实施例制造TFT的各个阶段；
图2A和B表示的是根据本发明的第二个实施例制造TFT的各个阶段；
图3A至C和图4A至C表示用于在一层内形成间距的孔阵列的技术的两个例子。
具体实施方式
值得注意的是，附图是示意性的，不是依比例绘制的。为了绘图的清晰和方便，这些图中某些部分的相关大小和比例在尺寸上已经被扩大或者缩小了。
图1表示的是一个适合于制造一列具有场减低区的自对准(SA)TFT结构的过程，其中在确定栅极之前，形成一个用于场减低区注入的掩模层。
图1A中所示的结构是按照下面的方法形成的。首先，在基片4上淀积一个半导体膜2。例如，可淀积非晶硅并使其结晶，通常的方法是使用能量射束如激光照射。这个层的厚度大约为40纳米。随后，淀积成一个栅极绝缘层6(例如二氧化硅层)，之后是绝缘层8，绝缘层8构成了第一掩模层。这一层有许多贯穿的孔，其制造方法将在下文中讨论。栅电极层10通常由铝钛合金形成，其被淀积和图形化(形成第二掩模层)，隔件12、14例如由氧化硅或氮化物制成，形成于栅极每一边缘。
如图1B所示，随后，利用图形化的栅电极10和隔件12，14的组合作为掩模来蚀刻绝缘层8。
随后隔件被去掉，开始进行半导体层2的注入，被穿孔的绝缘层8的被暴露的部分构成了第一部分掩模层，栅极层10作为第二掩模。这使得在半导体膜2中形成了源极16，漏极18，场减低区20、22和导电沟道24。
图2显示了一个制造带有场减低区的SA TFT的方法，其中在确定栅极后，在绝缘层8中引入孔。如图2B所示，孔被限定于层8暴露出来的部分26和28。另一可以选择的处理过程如图2所示，在确定栅极层10之后马上将孔引入绝缘层8，在制成隔件12、14的步骤之后，蚀刻绝缘层8，除去隔件，注入离子。
由上述图1和2中描述的工艺可得到全自对准，低掺杂漏极(FSALDD)器件。层6和8一起形成栅极介质层。在某些情况下，将层6省略，这样层8将独自形成栅极介质层，这是可以理解的。另外可选择的是，在图1和2中，层8(代表第一掩模层)可用导电材料制成并形成栅极，层10由绝缘材料(形成第二掩模层)或者另一种适合的掩模材料构成。由此可见，这能提供全自对准、栅极重叠的低掺杂漏极(FSA GOLDD)器件。在这样的过程中，层8独自能形成注入掩模。在这种情况下，在掺杂剂注入步骤之前，可将层10清除掉。在任何情况下，当层8形成栅极层时，层10就能在最终形成的器件中被省略。
源极和漏极区16、18中，通常的掺杂级可以是例如1015cm-2或更高。场减低区20和22的掺杂级可以是1013cm-2量级的。
栅极偏移TFT和栅极重叠TFT中，场减低区20和22的最佳长度特别取决于沟道区24的长度，栅极和最大漏极工作电压，和通过TFT的电流水平。在一个典型的例子中，TFT中场减低区20和22的长度可以在大约1um(微米)到3um范围内，TFT的沟道区24的长度在5um到10um的范围内。在采用全自对准的实施例中，本发明允许相对狭窄的LDD区，它的长度可充分小于1um。
可以看出，上面的程序可以多种方式改进，但都能得到带场减低区的FSA器件。例如，代替用隔件来确定LDD或GOLDD区，可以通过层10的阳极氧化或过蚀刻来确定这些区域，随后是将孔引入层8，以及掺杂剂注入步骤。SA LDD和SA GOLDD器件可以由同样的过程形成，其中用两个单独的掩模来确定层8和10。
半导体膜2中掺杂剂的均匀性取决于层8中孔的尺寸和数量。孔数量的增加和孔尺寸的减小将在场减低区中产生一个准均匀的掺杂分布。如果需要，采用激光等能量射束在半导体材料中横向地扩散掺杂剂，通过组合的掺杂剂激活和扩散过程可以提高掺杂剂的均匀性。
为了使GOLDD器件表现出良好的稳定性，在GOLDD区的注入剂量是比源极和漏极区的注入剂量低一个量级。因此，在层8中被孔覆盖的部分面积应当小于10％。在GOLDD实施例中，层8形成栅电极。与层上没有任何孔的场相比，在栅电极上存在孔将减弱栅极电场。但是，如果被孔覆盖的面积少于10％，这种减弱可以忽略。
现在将描述用于形成孔的适当的技术手段。过程可以包括，在半导体膜上形成一组间隔开的凸起特征，在其上淀积第一掩模层，和将凸起特征和覆盖在凸起特征上的第一掩模层材料部分一起除去。一个这样的技术包括在栅极介质上形成纳级岛(nano-isoland)的自聚集(self-assembled)阵列。在由S.Tsuchiya，M.Green和R.R.A.Syms发表在“Electrochemical and Solid-State Letter”3，44-46(2000)的名称为“Structural fabrication using caesium chloride islandarrays as resist in a fluorocarbon reactive ion etching plasma”和由M.Green和T.J.Tsuchiya发表在“Vac.Sci.and Tech”B17，2074-2083(1999)的名称为“Mesoscopic hemisphere arrays for useas resist in structure fabrication”的文章中都描述了使用氯化铯的半球形岛阵列。这一过程在图3中表明。如图3A中所示的岛30是这样形成的，经过热蒸发，在氧化硅层6上淀积氯化铯薄膜，随后将氯化铯膜暴露在水蒸气中。存在水蒸气的情况下，膜断开，形成岛，这是由于要使表面自由能降至最小的作用。随后，在自聚集的结构上淀积栅极金属层32，如图3B所示。例如，利用超声激发，覆盖抗蚀剂岛的金属膜可被清除，结果使栅电极8上具有孔(见图3C)。
硅岛也可以用作纳级结构的抗蚀剂掩模。一个实现这种性质的方法在由B.Legrannd，V.Agache，J.P.Nys，V.Senez和D.Stievenard发表于“Appl.Phys.Lett.”，76(22)，3271(2000)上的名称为“Formation of silicon islands on a silicon on insulator substrateupon thermal annealing”的文章中描述。这种技术包括将氧化硅上的硅薄膜加热到500-900℃。可以相信，岛的形成可以使Si/SiO2系统的自由能降低到最小限度。然后，栅极层被淀积在所述岛上。超声波或蚀刻用来将岛和其下的栅极层部分一起除去，以在栅极层中留下洞。
由C.Haginoya，M.Ishibashi和K.Koike发表在“Appl.Phys.Lett.”，71(20)，2934(1999)上的名称为“Nanostructure arrayfabrication with a size-controllable natural lithography”的文章中描述了由聚苯乙烯球组成的六边形阵列的形成，通过反应离子刻蚀以可控制的方式来减小这些球的直径。在阵列顶部淀积一金属膜，随后将覆盖了金属的聚苯乙烯球剥离，形成带有孔阵列的金属膜。
近年来，由于光电子器件、单电子器件和场发射器的广泛应用，在大的面积上制造纳级硅柱的技术取得了迅速的进步。直径的范围在5nm和几微米之间，高度为1um的柱已经讲过了。纳级硅柱也可以被用于如图1所示的TFT的处理过程，它们能够制造出带有规则的纳级孔的金属膜。这包括在栅极介质上淀积一硅膜和将其转化成纳级硅柱阵列。之后，栅极金属被淀积，随后经过干法或者湿法刻蚀将纳级柱除去。其结果是在栅极金属上得到孔阵列，其直径相当于所述纳级柱的直径。上述内容已经被披露了，例如在由M.Green，M.Garcia-Parajo，F.Khaleque和R.Murray发表在“Appl.Phys.Lett.”63，264-266(1993)上的名称为“Quantum pillar structures fabricatedon n+ gallium arsenide fabricated using“natural”lithography”的文章中披露。
另一个选择是，形成孔的步骤可以包括，在半导体膜上淀积第一掩模层，随后形成多个穿过第一掩模层材料的孔。例如，孔可以这样形成：在第一掩模层上确定一蚀刻剂掩模，蚀刻通过第一掩模层的孔。
例如，由J.P.Spatz，T.Herzog，S.Mǒβmer，P.Ziemann和M.Mǒller发表在“Advanced Materials”11(2)，149(1999)上的名称为“Micellar inorganic-polymer hybrid systems-a tool fornanolithography”的文章涉及一种方法，其需要将掺杂质的半导体材料用于栅极电路。间距80nm，直径10nm的孔，通过双块共聚物的单胶束(mono-micellar)膜的自集合的掩模，被引入砷化镓(和其他半导体)中，从而给胶束装载上可适当转变(transition)的金属盐。双块共聚物成份之间的高蚀刻速度反差可以形成孔。图4表示这一过程。如图4A所示，胶束膜包括周期性地设置在双决共聚物膜36内的纳级颗粒，胶束膜被淀积在栅极层8上面。例如，纳级颗粒可以由黄金形成，可以采用聚苯乙烯双块共聚物。随后，溅射蚀刻，例如用氩射束，将在栅极层中形成凹进部分38，并且最终形成孔40，如图4B和4C所示。
可选择的，通过使用胶乳球体作为反应离子蚀刻抗蚀剂以在半导体上形成六边形的孔的阵列，在搀杂质的半导体层上淀积由均匀的胶乳颗粒组成的六边形阵列。该技术已由H.Fang，R.Zeller和P.J.Stiles，发表在“Applied Physics Letters”，55(14)，1433(1989)上的名称为“Fabrication of quasi-zero-dimensionalsubmicron dot array and capacitance spectroscopy in a GaAs/AlGaAsheterostructure”的文章中披露。
在由K.Seeger和R.E.Palmer发表在“Applied PhysicsLetters”，74(11)，1627(1999)上的名称为“Fabrication of siliconcones and pillars using rough metal films as plasma etchingmasks为的文章中披露了用于形成具有纳级孔的栅电极的另一项技术。当银质膜通过溅射涂覆被淀积时，所述膜以三维银团的形式增长(约20-40nm的跨度)而不是以一层接一层的方式增长。溅射银团膜，随后对其蚀刻，可以形成带有纳级结构孔的银膜，此膜能用作栅极材料。
这里将上面提到的所述文章的全部内容作为参考材料包括进来。
从公开现有技术来看，对于本领域的技术人员来说，其他的变化和修改是显而易见的。这样的变化和修改可以包括等同物的和其他的特征，它们在包括薄膜电路、半导体器件及其组成部分的电子器件的设计、制造和使用中是已知的，并且它们可以被用来代替在此已描述过的特征，或者用作除在此已经描述过的特征之外的特征。
尽管在本申请中权利要求是以特征的特定结合方式来表示的，但是，应当明白的是，本发明公开的范围也包括，任何新的特征或在此披露的特征的新组合，该特征可以是明确的、暗示的或者其概括，无论其是否涉及与当前在任一权利要求中所要求的相同的发明，并且无论它是否如本发明那样克服任一或所有相同的技术问题。在单个实施例内容里描述的特征也可以在一个实施例中组合起来。反过来，为了简便起见而在同一实施例里描述的各种特征，也可以单独的或在任一适当的再组合里提供。申请人在此提醒，在本申请或任何源自其的申请进行期间，上述特征和/或特征的组合都可能被表述为新的权利要求。

Claims (20)

1、制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.除去所述第一掩模层的某些部分，以形成多个从所述第一掩模层的上表面到下表面大致垂直贯穿的孔；
d.将所述第一掩模层图形化成第一图形；
e.在所述第一掩模层上淀积第二掩模层；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
2、如权利要求1所述的方法，其特征是，该方法包括在步骤a之后在所述半导体膜上形成一组间隔开的凸起特征，在步骤b中在所述凸起特征上淀积所述第一掩模层，以及在步骤c中与覆盖在所述凸起特征上的所述第一掩模层的材料部分一起除去所述凸起特征。
3、如权利要求1所述的方法，其特征是，步骤c包括在所述第一掩模层上确定蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔。
4、如权利要求1所述的方法，其特征是，将第二掩模层图形化成第二图形的所述步骤包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
5、制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.将所述第一掩模层图形化成第一图形；
d.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层的材料的孔，这些孔大致垂直地从所述第一掩模层的上表面通到下表面；
e.在所述第一掩模层上淀积第二掩模层；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
6、如权利要求5所述的方法，其特征是，将第二掩模层图形化成第二图形的所述步骤包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
7、制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.将所述第一掩模层图形化成第一图形；
d.在所述第一掩模层上淀积第二掩模层；
e.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
f.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔，这些孔大致垂直地从所述第一掩模层的上表面通到下表面并贯穿所述第一掩模层的暴露区域；
g.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
8、如权利要求7所述的方法，其特征是，将第二掩模层图形化成第二图形的所述步骤包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
9、制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.除去所述第一掩模层的某些部分，以形成多个从所述第一掩模层的上表面到下表面大致垂直贯穿的孔；
d.在所述第一掩模层上淀积第二掩模层；
e.按照第一图形将所述第二掩模层图形化以形成一个掩模；
f.将所述第一掩模层图形化成所述第一图形；
g.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
h.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
10、如权利要求9所述的方法，其特征是，该方法包括在步骤a之后在所述半导体膜上形成一组间隔开的凸起特征，在步骤b中在所述凸起特征上淀积所述第一掩模层，以及在步骤c中与覆盖在所述凸起特征上的所述第一掩模层的材料部分一起除去所述凸起特征。
11、如权利要求9所述的方法，其特征是，步骤c包括在所述第一掩模层上确定蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔。
12、如权利要求9至11之一所述的方法，其特征是，将第二掩模层图形化成第二图形的所述步骤包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并且随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
13、如权利要求9所述的方法，其特征是，按照第一图形将所述第二掩模层图形化以构成一个掩模的所述步骤包括在所述第二掩模层中确定第二图形并且随后靠近所述第二掩模层形成侧壁隔件以便确定所述第一图形。
14、制造包括薄膜晶体管的电子器件的方法，包括如下步骤：
a.在绝缘基片上形成半导体膜；
b.在所述半导体膜上淀积第一掩模层；
c.在所述第一掩模层上淀积第二掩模层；
d.按照第一图形将所述第二掩模层图形化以形成一个掩模；
e.将所述第一掩模层图形化成所述第一图形；
f.将所述第二掩模层图形化成第二图形，所述第二图形位于所述第一图形的区域内；
g.在所述第一掩模层上确定出蚀刻剂掩模并且蚀刻出多个贯穿所述第一掩模层材料的孔，这些孔大致垂直地从所述第一掩模层的上表面通到下表面并贯穿所述第一掩模层的暴露区域；
h.至少利用所述第一掩模层作为注入掩模来注入所述半导体膜，限定出至少其中一些所述孔的所述第一掩模层的一部分部分掩蔽注入，从而所述注入确定了源极区、漏极区、在所述源极区和所述漏极区之间的不掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道和所述漏极区之间的场减低区，其中所述第一掩模层形成栅极绝缘层，所述第二掩模层形成栅电极层。
15、如权利要求14所述的方法，其特征是，按照第一图形将所述第二掩模层图形化以构成一个掩模的所述步骤包括在所述第二掩模层中确定第二图形并且随后靠近所述第二掩模层形成侧壁隔件以便确定所述第一图形。
16、如权利要求14所述的方法，其特征是，将第二掩模层图形化成第二图形的所述步骤包括在所述第二掩模层上的第三掩模层中形成所述第二图形，氧化所述第二掩模层的暴露部分并随后除去所述第二掩模层的被氧化部分，由此在所述第二掩模层中确定所述第二图形。
17、包括薄膜晶体管的电子器件，其包括位于绝缘基片上的被图形化的半导体膜、位于所述半导体膜上的栅极绝缘层和位于所述栅极绝缘层上的栅电极，所述半导体膜包括源极区和漏极区、位于所述源极区和所述漏极区之间的未掺杂的导电沟道以及具有比所述漏极区低的掺杂浓度的并且在所述导电沟道与所述漏极区之间的场减低区，其中所述栅极绝缘层的一部分与所述场减低区重叠并且具有从其上表面到下表面大致垂直贯穿的多个孔，所述栅电极与所述导电沟道自对准。
18、如权利要求17所述的电子器件，其特征是，所述场减低区的长度小于1μm。
19、如权利要求17或18所述的电子器件，其特征是，在所述栅极绝缘层中的所述孔露出下面一层的约1-10％。
20、如权利要求17或18所述的电子器件，其特征是，所述孔的平均直径小于100nm。
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