CN1253378A - 球栅阵列型半导体器件封装 - Google Patents

球栅阵列型半导体器件封装 Download PDF

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Abstract

一种BGA型半导体器件封装,包括:半导体芯片(2)、多个电极焊盘(3)、一组引线、接合线(15,16)和树脂模(19)。该组引线包括一组第一引线和(5,8)一组第二引线(9,11)。每个第一引线与第二引线电连接。第一引线呈二维分布,并且第一引线组和第二引线组呈三维分布。接合线把第一引线与多个电极焊盘相电连接。树脂模密封该半导体芯片、多个电极焊盘、引线组和接合线,使得第二引线具有通过树脂模的凹陷部分暴露的用于焊球的暴露表面部分。

Description

球栅阵列型半导体器件封装
本发明涉及BGA(球栅阵列)型半导体器件封装。
形成有半导体电路的半导体芯片安装在印刷电路板上。安装半导体芯片的过程是把该半导体芯片与印刷电路板相电连接的过程,使得半导体芯片与印刷电路板电连接和机械连接。为了可靠和快速地实现连接和组装,半导体芯片的连接结构被统一为安装单元或封装。
这种统一化技术公开于日本专利(JP-A-特开平10-107075)中。在该参考文献中,半导体芯片和引线通过接合线连接,并且由树脂模制法单一化。焊球插入在形成于树脂部分中的凹陷部分内。因此,实现BGA型封装。
另一方面,半导体芯片的封装最好是尽量接近半导体芯片的尺寸的芯片尺寸封装(CSP)。这种CSP封装公开于日本专利(JP-A-特开平9-17910)中。在该参考文献中,在BGA型CSP中,当引线的数目随着半导体器件的高集成度而增加时,大量引线需要分布在一个平面上。但是,连接结构不能够把引线提供给连接焊球。
在上述参考文献中,引线具有直线形状。具有线状引线的封装在芯片制造过程中使成本变高,如在日本专利(JP-A-特开平9-17910)中电极焊盘的分布受到限制。
图1示出用于半导体器件封装中的引线的常规实例。图2示出半导体器件封装的常规实例。如图1中所示,在一般的引线和焊盘线结构中,引线101受到电极焊盘102的分布的限制,并且在一个平面中弯折。如图2中所示,该封装形成中半导体芯片103的电极焊盘104和引线105由接合线106所连接。并且,半导体芯片103,引线105和接合线106由树脂107模制并密封。凹陷部分108形成在树脂模107的外表面上,使得焊球109与引线105相连接。因此,封装和印刷电路板110通过焊球109和109’相结合。
这种封装能够以微米级的精度形成。由于焊球109的直径和引线105的线宽互不相同,因此,相邻焊球109和109’分布在引线105延伸的不同位置上。相应地,引线105也无法按需要进行弯曲。
具有复杂引线结构的封装使生产成本变高。并且,在这种封装中,引线与焊球和接合线相连接,当引线之间的距离变小时设计和生产变得困难。
结合上文描述,已知有如下文献。
在日本专利(JP-A-特开平10-22329)公开一种技术,其中引线被弯折以保证半导体芯片的电极焊盘、引线和焊球之间分布的余量。
另外,底部引线封装公开于日本专利(JP-A-特开平10-256475)中。在该参考文献中,多个薄片引线(23)和(23’)由粘接材料(22)固定在半导体芯片(21)的前部和背部。引线具有预定的间隔。至少引线(23)的上表面的一部分和至少引线(23’)下表面的一部分从封装中暴露出来。引线(23)和(23’)在模型部分(25)的一端电连接。
因此,本发明的一个目的是提供一种BGA型半导体器件封装,使设计和制造变得容易以降低制造成本。
本发明的另一个目的是提供一种BGA型半导体器件封装,消除引线之间的距离狭窄的限制,以使设计和制造变得容易。
本发明的又一个目的是提供一种BGA型半导体器件封装,提高产品的可靠性,并减小树脂密封过程中的成本。
为了实现本发明的一个方面,一种BGA型半导体器件封装,包括:半导体芯片、形成于半导体芯片上的多个电极焊盘、一组引线、接合线和树脂模。该组引线包括一组第一引线和一组第二引线。每个第一引线至少与一个第二引线在一引线连接部位电连接。第一引线呈二维分布,并且第一引线组和第二引线组呈三维分布。接合线把第一引线与多个电极焊盘相电连接。树脂模密封该半导体芯片、多个电极焊盘、引线组和接合线,使得第二引线具有通过树脂模的凹陷部分暴露的用于焊球的暴露表面部分。
为了实现本发明的另一个方面,一种BGA型半导体器件封装,包括:半导体芯片、形成于半导体芯片上的多个电极焊盘、一组引线、接合线和树脂模。该组引线包括一组第一引线和一组第二引线。每个第一引线至少与一个第二引线在一引线连接部位电连接。第一引线呈二维分布。第二引线包括:在与第一引线平行的方向上延伸并与第一引线相接触的部位;在与第一引线相垂直的方向上延伸的部位;以及在与第一引线相平行的方向上延伸并与第一引线相分离的部位。接合线把第一引线与多个电极焊盘电连接。树脂模密封该半导体芯片、多个电极焊盘、引线组和接合线,使得第二引线具有通过树脂模的凹陷部分暴露的用于焊球的暴露表面部分。
在上述BGA型半导体器件封装中,最好第一引线具有基本相同的恒定厚度,并且第二引线具有基本相同的恒定厚度。在这种情况下,最好第一引线和第二引线具有基本相同的厚度。
并且,第一引线组和第二引线组可以分布于半导体芯片的两侧。另外,第一引线组和第二引线组也可以分布于半导体芯片的同一侧。
第一引线组包括第一左引线和第一右引线,并且第二引线组包括第二左引线和第二右引线。在此时,第一左引线和第二左引线可以基本与第一右引线和第二右引线呈平面对称。该平面最好与芯片表面正交,并且位于表面的中部。在这种情况下,多个电极焊盘可以分布于表面中部或在表面中部的附近。
并且,每个第一引线在引线连接部位具有较宽的宽度,以及在对应于半导体芯片中部的部位具有较窄的宽度。在这种情况下,最好每个第二引线具有基本相同的宽度。并且,第一引线在半导体芯片中部较密集,而在半导体芯片的端部较分散。
并且,BGA型半导体器件封装还可以包括分别在引线连接部位提供用于第一引线的多个金属部位。
为了实现本发明的又一个方面,一种制造BGA型半导体器件封装的方法,包括:
把第一引线与半导体芯片的电极焊盘相电连接;
把第二引线与第一引线相电连接和实际连接;
模制第一引线、第二引线和半导体芯片,使得每个第二引线部分地暴露,以产生一暴露部分;以及
把每个第二引线在暴露部分与焊球相连接。
在这种情况下,该方法还包括在一个第一引线和相应的一个第二引线之间连接部分中形成一金属部分。
图1为BGA型封装的常规实例的平面图;
图2为BGA型封装的常规实例的前截面视图;
图3为本发明第一实施例的BGA型封装的截面视图;
图4示出左半边的顶视图和右半边的底视图;
图5A至5D为本发明第一实施例的BGA型封装的截面视图;以及
图6为本发明第二实施例的BGA型封装的截面视图。
下面将参照附图具体描述本发明的BGA型封装。
图3示出本发明第一实施例的BGA型封装。参见图3,在第一实施例中的BGA型封装被作为用于安装的单元提供。在图3所示的封装1中,半导体芯片2被树脂模部分19所模制和密封。半导体芯片2具有多个电极焊盘3的焊盘组。多个电极焊盘3从半导体芯片2的表面暴露出来。
多个引线的引线组提供给被支撑的半导体芯片2。引线组4分为上引线组5和下引线组6。上引线组5包括多个上左引线7和多个上右引线8。下引线组6包括多个下左引线9和多个下右引线11。
多个上左引线7基本分布在一个平面上。多个上左引线7和多个上右引线8基本上相对于垂直于半导体芯片2上表面的中心面12呈镜面对称。在本实例中,与中心面12正交的直线的方向称为左和右方向。多个上左引线7从半导体芯片2的中部向左方向延伸。多个上右引线8从半导体芯片2的中部向右方向延伸。
一条上左引线7的右端和一条上右引线8的左端基本上处于镜面对称的部位。该镜面对称不是严格意义上的。每个电极焊盘3位于右端和左端之间的中部。各个上左引线7的右端部分与半导体芯片2的上表面通过共同的左粘接带13相接合。各个上右引线端8的左端部与半导体芯片2的同一上表面通过共同的右粘接带14相接合。
上左引线7的右端部位和单个电极焊盘3通过左接合线15相互电连接。各个上右引线8的左端部位和单个电极焊盘3通过右接合线16相互电连接。
每个下左引线9的上表面与上左引线7的下表面在左端部位相接触。每个下右引线11的上表面与上右引线8的下表面在右端部位相接触。上左引线7的左端与下左引线9的左端通过左金属部分或金属片部分17相电连接和机械连接。上右引线8的右端与下引线11的右端通过右金属部分或金属片部分18相电连接和机械连接。
下左引线9是包括电接合部分9a、第一方向延伸部分9b以及第二方向延伸部分9c的连续体。第一方向延伸部分9b在与上引线组5所分布的平面相正交的方向延伸,并且与上左引线7相分离。第二方向延伸部分9c在与中心面12相正交的方向和中心面12方向上延伸。
下右引线11是包括电接合部分11a、第一方向延伸部分11b和第二方向延伸部分11c的连续体。在此,第一方向延伸部分11b在与多个上引线8所分布的公共平面相正交的方向延伸,并与上右引线8相分离。第二方向延伸部分11c在与中心面12相正交的方向和中心面12方向上延伸。
半导体芯片2、电极焊盘3、多个上引线5、多个下引线6、左接合线15、右接合线16、左粘接带13和右粘接带14被模制并密封于单个树脂模部分19中。它们之间的连接包含在树脂模部分19中。树脂模部分的材料本领域中所通常采用的绝缘材料。
树脂模部分19基本上覆盖半导体芯片2的外表面、上左引线7的外表面、上右引线8的外表面、下左引线9的外表面、以及下右引线11的外表面。并且,树脂插入在上左引线7与半导体芯片2之间、上右引线8与半导体芯片2之间、下左引线9与半导体芯片2之间、以及下右引线11与半导体芯片2之间。
下左引线9的第二方向延伸部分11c的下表面和下右引线11的第二方向延伸部分11c的下表面部分地未被树脂模部分19所覆盖。下表面暴露于形成在树脂模部分19的下侧上的凹陷部分21中。大约一半的焊球22插入于凹陷部分21中。当封装1安装在印刷电路板(未示出)上时,多个焊球22中的每个焊球的一部分表面与下左引线9的第二方向延伸部分9c的下表面或下右引线11的第二方向延伸部分11c的下表面相配合。
图4示出电极焊盘组3、上左引线组7、下左引线组5、下右引线组11、以及多个焊球22的分布。如图4中所示,形成上左引线7以使得当上左引线7距离上左引线7的中心部分距离较远时该上左引线7相对于中心面12具有较大的角度。换句话说,多个上左引线7的相邻内侧端密集分布,对应于多个密集分布的电极焊盘3。但是多个上左引线7的相邻外侧端可以比较分散。在这种情况下,在上左引线7的内侧端的引线宽度需要比其外侧端的宽度更窄。因此,难以把上左引线的线宽设计为常量。
下右引线11相互之间具有相等的间距。对应于下右引线11的焊球22可以分散分布,以使得相互之间具有相等的间距。下右引线11的线宽可以设计为常量。因此,下右引线11比较容易设计。因此,焊球22可以分布在接近于中心面12的部位。
不用担心焊球22与接合线16相互干扰,因为焊球22是在三维空间中与上引线组5相分离的。连接到接合线的引线是在二维平面上密集分布的。但是,连接到接合线的引线与焊球是在三维空间中分散分布的。
图5A至5D示出根据本发明第一实施例的BGA型半导体器件封装的制造方法。如图5A中所示,半导体芯片2与多个上左引线7由公共的左粘接带13相互连接。另外,半导体芯片2与多个上右引线8由公共的右粘接带14相互连接。
接着,如图5B中所示,多个电极焊盘3与多个上左引线7和多个上右引线8通过多个接合线15和16电连接。在该图中,一个电极焊盘3与上左引线7和上右引线8相连接。但是,该电极焊盘3可以与上左引线7和上右引线8中的一个相连接。
接着,如图5C中所示,下左引线9和下右引线11分别与上左引线7和上右引线8相叠合。该叠合是通过把上模具31和下模具32相配合而实现的。从下模具的开口处注入树脂以填充上模具31与下模具32中的空间。这是众所周知的插入不同材料注入模制金属技术(inserted differencematerial injection molding technique)。从而,形成封装1。在此时,由形成的下模具32上的凸出部分34形成图3中所示的凹陷部分2。
上模具31与下模具32被打开并取出模制封装1。把上左引线7、上右引线8、下左引线9、和下右引线11上的不需要部分切除。从而,形成上左引线7、上右引线8、下左引线9、和下右引线11。接着,把上左引线7和下左引线9的配合部分经过金属电镀工艺。从而,形成金属连接部分。该过程对于右引线8和11也类似。焊球22形成在凹陷部分21中。把封装1通过焊球22安装在印刷电路板上的工艺没有示出。
图6示出根据本发明第二实施例的BGA型半导体器件封装。封装1具有要被模制并密封在封装1内的半导体芯片2。半导体芯片2具有多个电极焊盘3。多个电极焊盘3从半导体芯片2的外表面暴露出来。为半导体芯片2提供包括多个引线的引线组4。引线组4包括第一引线组5和第二引线组6。第一引线组5包括多个下左引线7。多个下右引线8在图中省略。上引线组6包括多个上左引线9。多个上右引线11在图中省略。
第一引线组5基本上分布在一个平面上。多个下左引线7和多个下右引线8相对于与半导体芯片2的上表面正交的中心面12(未示出)呈镜面对称分布。与中心面12正交的直线方向成为左和右方向。多个下左引线7从半导体芯片2的中部向左侧延伸。
一条下左引线7的右端和一条下右引线8的左端基本上相对于中心面呈镜面对称。该镜面对称不是严格意义上的。
每个电极焊盘3位于上左引线和下左引线的右端与上左引线和下左引线的左端之间的中部。每个下左引线7的右端部分与半导体芯片2的上表面通过共同的左粘接带13相接合。每个下右引线端8的左端部与半导体芯片2的同一上表面通过共同的右粘接带(未示出)相接合。
每个下左引线7的右端部位和一个电极焊盘3通过左接合线15相互电连接。每个下右引线8的左端部位和一个电极焊盘3通过右接合线16相互电连接。
每个上左引线9的下表面与下左引线7的上表面在左端部位相接触。下左引线7的左端与上左引线9的左端通过左金属或金属片部分17相电连接。
上左引线9是包括电接合部分9a、第一方向延伸部分9b以及第二方向延伸部分9c的连续体。在此,该方向与图3的第一实施例中所述的方向相一致。
半导体芯片2、电极焊盘3、第一引线组5、第二引线组6、左接合线15和左粘接带13被模制并密封于单个树脂模部分19中。它们之间分布关系保持在树脂模部分19中。树脂模部分19覆盖半导体芯片2的外表面、下左引线7的外表面和上左引线9的外表面。并且,树脂插入在下左引线7与半导体芯片2之间以及上左引线9与半导体芯片2之间的空间中。
上左引线9的第二方向延伸部分9c的上表面部分未被树脂模部分19所覆盖。上表面部分地暴露,作为形成在树脂模部分19的表面侧上的凹陷部分21。大约一半的焊球22容入于凹陷部分21中。当封装1安装在印刷电路板(未示出)上时,多个焊球22中的每个焊球的一部分表面与上左引线9的第二方向延伸部分9c的表面相叠合。
图6中所示的第二实施例与图3中所示的第一实施例之间的不同之处在于如下几点。即,第一引线组与第二引线组相对于半导体芯片2分布于同一侧。第一和第二实施例在上述角度、插入注模、以及其它上述技术问题方面是完全一样的。
本发明的BGA型半导体器件封装易于设计和制造并且可以降低制造成本。通过消除多个引线中相邻两个之间的距离变窄的限制可以便于设计和制造。另外,树脂模制工艺的成本可以降低并且可解决将来的管脚数增加的问题。

Claims (14)

1.一种球栅阵列(BGA)型半导体器件封装,其特征在于,包括:
半导体芯片;
形成于所述半导体芯片上的多个电极焊盘;
一组引线,其中包括一组第一引线和一组第二引线,其中每个所述第一引线至少与一个所述第二引线在一引线连接部位电连接,所述第一引线呈二维分布,并且所述第一引线组和所述第二引线组呈三维分布;
接合线,用于把所述第一引线与所述多个电极焊盘相电连接;
树脂模,用于密封所述半导体芯片、所述多个电极焊盘、所述引线组和所述接合线,使得所述第二引线具有通过所述树脂模的凹陷部分暴露的用于焊球的暴露表面部分。
2.根据权利要求1所述的BGA型半导体器件封装,其特征在于,所述一个第二引线包括:在与所述第一引线平行的方向上延伸并与所述第一引线相接触的部位;在与所述第一引线相垂直的方向上延伸的部位;以及在与所述第一引线相平行的方向上延伸并与所述第一引线相分离的部位。
3.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,所述第一引线具有基本相同的恒定厚度,并且所述第二引线具有基本相同的恒定厚度。
4.根据权利要求3所述的BGA型半导体器件封装,其特征在于,所述第一引线和所述第二引线具有基本相同的厚度。
5.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,所述第一引线组和所述第二引线组可以分布于所述半导体芯片的两侧。
6.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,所述第一引线组和所述第二引线组也可以分布于半导体芯片的同一侧。
7.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,所述第一引线组包括第一左引线和第一右引线,并且所述第二引线组包括第二左引线和第二右引线,以及
所述第一左引线和所述第二左引线可以基本与所述第一右引线和所述第二右引线呈平面对称。
8.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,所述平面与所述半导体芯片表面正交,并且位于所述表面的中部。
9.根据权利要求8所述的BGA型半导体器件封装,其特征在于,所述多个电极焊盘可以分布于所述表面中部或在所述表面中部的附近。
10.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,每个所述第一引线在所述引线连接部位具有较宽的宽度,以及在对应于所述半导体芯片中部的部位具有较窄的宽度,以及
每个所述第二引线具有基本相同的宽度。
11.根据权利要求10所述的BGA型半导体器件封装,其特征在于,所述第一引线在所述半导体芯片的所述中部较密集,而在所述半导体芯片的端部较分散。
12.根据权利要求1或2所述的BGA型半导体器件封装,其特征在于,还包括分别在所述引线连接部位提供用于所述第一引线的多个金属部位。
13.一种制造BGA型半导体器件封装的方法,其特征在于,包括如下步骤:
把第一导引与半导体芯片的电极焊盘相电连接;
把第二引线与所述第一引线相电连接和实际连接;
模制所述第一引线、所述第二引线和所述半导体芯片,使得每个所述第二引线部分地暴露,以产生一暴露部分;以及
把每个所述第二引线在暴露部分与焊球相连接。
14.根据权利要求13所述的方法,其特征在于,还包括在一个所述第一引线与相应的一个所述第二引线的连接部位中形成一金属部位。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100376030C (zh) * 2002-12-20 2008-03-19 三洋电机株式会社 电路装置及其制造方法
CN100423249C (zh) * 2006-10-17 2008-10-01 晶方半导体科技(苏州)有限公司 “n”形电连接晶圆级芯片尺寸封装结构及其制造方法
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技(苏州)有限公司 双层引线封装结构及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232182A (ja) 1998-12-08 2000-08-22 Nec Kyushu Ltd Bga構造の半導体装置及びその製造方法
KR100445073B1 (ko) 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161851A (ja) * 1983-03-07 1984-09-12 Hitachi Tokyo Electronics Co Ltd 電子部品
US4673967A (en) * 1985-01-29 1987-06-16 Texas Instruments Incorporated Surface mounted system for leaded semiconductor devices
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
KR0173930B1 (ko) * 1995-11-09 1999-02-01 김광호 리드 프레임을 이용한 볼 그리드 어레이 패키지
JPH09326461A (ja) * 1996-06-04 1997-12-16 Hitachi Cable Ltd 半導体装置
JPH10125849A (ja) * 1996-10-17 1998-05-15 Hitachi Cable Ltd Loc型半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100376030C (zh) * 2002-12-20 2008-03-19 三洋电机株式会社 电路装置及其制造方法
CN100423249C (zh) * 2006-10-17 2008-10-01 晶方半导体科技(苏州)有限公司 “n”形电连接晶圆级芯片尺寸封装结构及其制造方法
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技(苏州)有限公司 双层引线封装结构及其制造方法

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