JPH10125849A - Ｌｏｃ型半導体装置 - Google Patents
Ｌｏｃ型半導体装置Info
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- JPH10125849A JPH10125849A JP27480796A JP27480796A JPH10125849A JP H10125849 A JPH10125849 A JP H10125849A JP 27480796 A JP27480796 A JP 27480796A JP 27480796 A JP27480796 A JP 27480796A JP H10125849 A JPH10125849 A JP H10125849A
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- lead frame
- leads
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣ型半導体装置にあって、パッケージを
標準外形にしたまま、インナーリードのピッチを拡げる
ことができるようにする。 【解決手段】 ＬＯＣ型半導体装置にあって、リードフ
レームは、上層インナーリード１１を備えた第１のリー
ドフレーム１５と、下層インナーリード１０及び２枚分
のアウターリードを備えた第２のリードフレームから構
成される。インナーリード１０，１１の先端部は、半導
体チップ５のパッド間隔より広いピッチを有する状態で
絶縁テープ１２を介して積層され、各インナーリードの
他端部は平面から見て相互に隣接している。更に、上層
インナーリード１１の端部は、モールド後で且つダムバ
ーの切断後、下層インナーリード１０の上層用アウター
リード３ａに、はんだにより接合される。
標準外形にしたまま、インナーリードのピッチを拡げる
ことができるようにする。 【解決手段】 ＬＯＣ型半導体装置にあって、リードフ
レームは、上層インナーリード１１を備えた第１のリー
ドフレーム１５と、下層インナーリード１０及び２枚分
のアウターリードを備えた第２のリードフレームから構
成される。インナーリード１０，１１の先端部は、半導
体チップ５のパッド間隔より広いピッチを有する状態で
絶縁テープ１２を介して積層され、各インナーリードの
他端部は平面から見て相互に隣接している。更に、上層
インナーリード１１の端部は、モールド後で且つダムバ
ーの切断後、下層インナーリード１０の上層用アウター
リード３ａに、はんだにより接合される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＯＣ構造のパッ
ケージを用いたＬＯＣ型半導体装置に関するものであ
る。
ケージを用いたＬＯＣ型半導体装置に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）においては、近年の大容量化に伴って、例えば、４
ＭビットまではＣＯＬ（ Chip On Lead ）構造、１６Ｍ
ビットではＬＯＣ（Lead On Chip）によるパッケージ構
造が採用されている。そして、半導体素子の接続パッド
はチップセンタに一直線に並べるレイアウトが主流にな
っている。これは、センターパッド配置の方が周辺パッ
ド配置に比較し、合理的なレイアウトになり、素子面積
も小さくできるためである。
ry）においては、近年の大容量化に伴って、例えば、４
ＭビットまではＣＯＬ（ Chip On Lead ）構造、１６Ｍ
ビットではＬＯＣ（Lead On Chip）によるパッケージ構
造が採用されている。そして、半導体素子の接続パッド
はチップセンタに一直線に並べるレイアウトが主流にな
っている。これは、センターパッド配置の方が周辺パッ
ド配置に比較し、合理的なレイアウトになり、素子面積
も小さくできるためである。
【０００３】図４は従来のＬＯＣ型半導体装置の一例を
示す正面断面図である。ＬＯＣパッケージに用いるリー
ドフレーム１は、インナーリード２とこれに接続される
アウターリード３、及びインナーリード２の半導体チッ
プ搭載予定領域に貼着された絶縁テープ４をもって構成
されている。インナーリード２及びアウターリード３
は、エッチング或いはプレス加工により製作される。ま
た、絶縁テープ４には、例えばポリイミドフィルムを用
いることができ、その両面には熱可塑性樹脂或いは熱硬
化性樹脂による接着剤が塗布されている。この絶縁テー
プ４を打抜金型を用いて所定のパターンに打ち抜いた
後、リードフレームの所定位置（インナーリード部）に
貼着される。
示す正面断面図である。ＬＯＣパッケージに用いるリー
ドフレーム１は、インナーリード２とこれに接続される
アウターリード３、及びインナーリード２の半導体チッ
プ搭載予定領域に貼着された絶縁テープ４をもって構成
されている。インナーリード２及びアウターリード３
は、エッチング或いはプレス加工により製作される。ま
た、絶縁テープ４には、例えばポリイミドフィルムを用
いることができ、その両面には熱可塑性樹脂或いは熱硬
化性樹脂による接着剤が塗布されている。この絶縁テー
プ４を打抜金型を用いて所定のパターンに打ち抜いた
後、リードフレームの所定位置（インナーリード部）に
貼着される。
【０００４】ここで、リードフレーム１を用いた半導体
装置の組み立てについて説明する。まず、リードフレー
ム１に対して半導体チップ５を位置決めした後、絶縁テ
ープ４に半導体チップ５を貼着する。ついで、ボンディ
ングツール（不図示）を用い、インナーリード２の所定
部分と半導体チップ５のパッド６をボンディングワイヤ
７によって接続する。この後、インナーリード２及び半
導体チップ５を取り囲む形状にモールド樹脂８でモール
ドすれば、半導体装置９が完成する。
装置の組み立てについて説明する。まず、リードフレー
ム１に対して半導体チップ５を位置決めした後、絶縁テ
ープ４に半導体チップ５を貼着する。ついで、ボンディ
ングツール（不図示）を用い、インナーリード２の所定
部分と半導体チップ５のパッド６をボンディングワイヤ
７によって接続する。この後、インナーリード２及び半
導体チップ５を取り囲む形状にモールド樹脂８でモール
ドすれば、半導体装置９が完成する。
【０００５】通常、インナーリードはエッチングやプレ
ス加工により製造されるが、最小リード幅及び最小リー
ド間隔は、リードフレーム板厚の０．７〜０．８倍に制
限される。従って、通常、ＳＯＪ（Small Outline Jben
d ）パッケージに使用される板厚は０．２ｍｍであり、
最小リード幅・間隔は０．１４〜０．１６ｍｍ、ピッチ
は０．２８〜０．３２ｍｍが最小である。一方、半導体
チップのパッド配置はリードフレームのインナーリード
ピッチの半分に十分対応できる。
ス加工により製造されるが、最小リード幅及び最小リー
ド間隔は、リードフレーム板厚の０．７〜０．８倍に制
限される。従って、通常、ＳＯＪ（Small Outline Jben
d ）パッケージに使用される板厚は０．２ｍｍであり、
最小リード幅・間隔は０．１４〜０．１６ｍｍ、ピッチ
は０．２８〜０．３２ｍｍが最小である。一方、半導体
チップのパッド配置はリードフレームのインナーリード
ピッチの半分に十分対応できる。
【０００６】なお、ＤＲＡＭの場合、通常、コスト低減
の要求から、半導体チップをシュリンクさせる世代交替
が行われている。しかし、図４に示したような構造のＬ
ＯＣ型半導体装置でチップシュリンクを進めた場合、イ
ンナーリードのピッチ縮小化が必要になるが、パッケー
ジサイズを標準外形のままにしたチップのシュリンクに
は限界が生じている。
の要求から、半導体チップをシュリンクさせる世代交替
が行われている。しかし、図４に示したような構造のＬ
ＯＣ型半導体装置でチップシュリンクを進めた場合、イ
ンナーリードのピッチ縮小化が必要になるが、パッケー
ジサイズを標準外形のままにしたチップのシュリンクに
は限界が生じている。
【０００７】一方、例えば、特開平７−７１２１号は、
半導体チップのパッドに接続されるバスリードをインナ
ーリード上に直交させて接着固定し、点溶接により、バ
スリードと主リードフレームを接続する構成を示し、特
開平５−２２６５５９号は、接地用導電層を信号リード
上に接着剤で固定し、接地用導電層の一端を半導体チッ
プのパッドにワイヤボンディングで接続し、他端をワイ
ヤボンディングでリードフレームに接続する構成を示
し、特開平５−２９１４７６号は、インナーリードの対
向位置に接続先の半導体チップのパッドが存在しない場
合、近くのインナーリードの先端近傍の表面に中継用の
金属部を接着し、この金属部とパッド及び接続のインナ
ーリードをワイヤボンディングする構成を示しており、
それぞれインナーリード部を２層化している。
半導体チップのパッドに接続されるバスリードをインナ
ーリード上に直交させて接着固定し、点溶接により、バ
スリードと主リードフレームを接続する構成を示し、特
開平５−２２６５５９号は、接地用導電層を信号リード
上に接着剤で固定し、接地用導電層の一端を半導体チッ
プのパッドにワイヤボンディングで接続し、他端をワイ
ヤボンディングでリードフレームに接続する構成を示
し、特開平５−２９１４７６号は、インナーリードの対
向位置に接続先の半導体チップのパッドが存在しない場
合、近くのインナーリードの先端近傍の表面に中継用の
金属部を接着し、この金属部とパッド及び接続のインナ
ーリードをワイヤボンディングする構成を示しており、
それぞれインナーリード部を２層化している。
【０００８】
【発明が解決しようとする課題】しかし、上記した特開
平７−７１２１号によると、増加したリードはバスリー
ドのみであり、インナーリードの配置や増加について考
えられていない。また、バスリードのアウター側はパッ
ケージ内で接続されるため、樹脂封止に伴う信頼性に課
題がある。また、特開平５−２２６５５９号によると、
接地用導電層の両端をワイヤボンディングにより接続し
ているため、パッケージング時に変形や断線を生じる恐
れがあり、信頼性に課題がある。更に、特開平５−２９
１４７６号によると、パッドとインナーリードの接続の
便宜が図られるものの、チップのシュリンクには対応し
ておらず、また、ボンディングワイヤの本数が増えるた
め、信頼性の面でも問題がある。
平７−７１２１号によると、増加したリードはバスリー
ドのみであり、インナーリードの配置や増加について考
えられていない。また、バスリードのアウター側はパッ
ケージ内で接続されるため、樹脂封止に伴う信頼性に課
題がある。また、特開平５−２２６５５９号によると、
接地用導電層の両端をワイヤボンディングにより接続し
ているため、パッケージング時に変形や断線を生じる恐
れがあり、信頼性に課題がある。更に、特開平５−２９
１４７６号によると、パッドとインナーリードの接続の
便宜が図られるものの、チップのシュリンクには対応し
ておらず、また、ボンディングワイヤの本数が増えるた
め、信頼性の面でも問題がある。
【０００９】以上のように、上記各公報に示される構成
では、インナーリードのピッチを所定の値に確保しなが
ら、半導体チップのパッド数の増加に対処することは困
難である。そこで本発明は、パッケージを標準外形にし
たまま、インナーリードのピッチを拡げることのできる
ＬＯＣ型半導体装置を提供することを目的としている。
では、インナーリードのピッチを所定の値に確保しなが
ら、半導体チップのパッド数の増加に対処することは困
難である。そこで本発明は、パッケージを標準外形にし
たまま、インナーリードのピッチを拡げることのできる
ＬＯＣ型半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、リードフレームのインナーリードの半
導体チップの搭載領域に両面に接着剤を塗布した絶縁テ
ープの貼着によって前記半導体チップを搭載し、前記イ
ンナーリードと前記半導体チップのパッドをワイヤボン
ディングした後、モールド樹脂が施されるＬＯＣ型半導
体装置において、前記リードフレームは、インナーリー
ドを主体にした第１のリードフレームと、インナーリー
ド及びアウターリードを有する第２のリードフレームか
らなり、各々のインナーリードの先端部は前記半導体チ
ップのパッド間隔より広いピッチで絶縁テープを介して
積層され、各インナーリードの後端部は平面から見て相
互に隣接するように配置されている構成にしている。
めに、本発明は、リードフレームのインナーリードの半
導体チップの搭載領域に両面に接着剤を塗布した絶縁テ
ープの貼着によって前記半導体チップを搭載し、前記イ
ンナーリードと前記半導体チップのパッドをワイヤボン
ディングした後、モールド樹脂が施されるＬＯＣ型半導
体装置において、前記リードフレームは、インナーリー
ドを主体にした第１のリードフレームと、インナーリー
ド及びアウターリードを有する第２のリードフレームか
らなり、各々のインナーリードの先端部は前記半導体チ
ップのパッド間隔より広いピッチで絶縁テープを介して
積層され、各インナーリードの後端部は平面から見て相
互に隣接するように配置されている構成にしている。
【００１１】この構成によれば、２枚のリードフレーム
を用い、インナーリードの先端を絶縁テープを介して重
ね合わせたので、リードピッチを半導体チップのパッド
ピッチより広くすることができ、半導体チップのパッド
ピッチを狭くしてもインナーリードとのワイヤボンディ
ングが可能になる。前記第１のリードフレームのインナ
ーリードの前記他端部は、前記第２のリードフレームの
第１のリードフレーム用アウターリードに樹脂モールド
後に接合する構成にしている。
を用い、インナーリードの先端を絶縁テープを介して重
ね合わせたので、リードピッチを半導体チップのパッド
ピッチより広くすることができ、半導体チップのパッド
ピッチを狭くしてもインナーリードとのワイヤボンディ
ングが可能になる。前記第１のリードフレームのインナ
ーリードの前記他端部は、前記第２のリードフレームの
第１のリードフレーム用アウターリードに樹脂モールド
後に接合する構成にしている。
【００１２】この構成によれば、一方のリードフレーム
に２枚分のアウターリードを設けておくことで、インナ
ーリードは２層化、アウターリードは１層の構成にする
ことができる。標準外形のパッケージでチップシュリン
クの向上を図ることができる。前記第２のリードフレー
ムの前記インナーリードの前記先端部は、前記第１のリ
ードフレームの前記インナーリードの先端部より０．２
ｍｍ以上伸びた構成を有することが望ましい。
に２枚分のアウターリードを設けておくことで、インナ
ーリードは２層化、アウターリードは１層の構成にする
ことができる。標準外形のパッケージでチップシュリン
クの向上を図ることができる。前記第２のリードフレー
ムの前記インナーリードの前記先端部は、前記第１のリ
ードフレームの前記インナーリードの先端部より０．２
ｍｍ以上伸びた構成を有することが望ましい。
【００１３】この構成によれば、下側のインナーリード
が上側のインナーリードに露出する構造になり、上下の
インナーリードの各々にワイヤボンディングが行えるよ
うになる。前記前記第１および第２の各リードフレーム
の板厚をｔ、インナーリードのピッチをＰとするとき、
ｔ≦Ｐ≦３ｔに設定することが望ましい。
が上側のインナーリードに露出する構造になり、上下の
インナーリードの各々にワイヤボンディングが行えるよ
うになる。前記前記第１および第２の各リードフレーム
の板厚をｔ、インナーリードのピッチをＰとするとき、
ｔ≦Ｐ≦３ｔに設定することが望ましい。
【００１４】この構成によれば、必要な強度、及び加工
性を確保することができる。
性を確保することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は本発明によるＬＯＣ型半
導体装置の一実施の形態を示す断面図である。なお、図
４に示したと同一であるものには同一引用数字を用いた
ので、以下においては重複する説明を省略する。
て図面を基に説明する。図１は本発明によるＬＯＣ型半
導体装置の一実施の形態を示す断面図である。なお、図
４に示したと同一であるものには同一引用数字を用いた
ので、以下においては重複する説明を省略する。
【００１６】図１に示すように、本発明によるインナー
リードは、２層構造を採用している。つまり、インナー
リード部において隣接するリードが、絶縁テープを介し
て上下に積層配置した２層構造になっている。従来のよ
うに、半導体チップ５に絶縁テープ４を介して接着固定
するリードを下層インナーリード１０、この上部に絶縁
テープ１２を介して接着固定されるリードを上層インナ
ーリード１１と言うことにする。
リードは、２層構造を採用している。つまり、インナー
リード部において隣接するリードが、絶縁テープを介し
て上下に積層配置した２層構造になっている。従来のよ
うに、半導体チップ５に絶縁テープ４を介して接着固定
するリードを下層インナーリード１０、この上部に絶縁
テープ１２を介して接着固定されるリードを上層インナ
ーリード１１と言うことにする。
【００１７】図２の（ａ）が上層インナーリード１１を
有する第１のリードフレーム１５の構成を示し、（ｂ）
が下層インナーリード１０を有する第２のリードフレー
ム１６の構成を示している。第１のリードフレーム１５
は上層インナーリード１１とダムバー１３から成り、第
２のリードフレーム１６はアウターリード３ａ，３ｂ、
下層インナーリード１０、及びダムバー１４から成る。
下層インナーリード１０と上層インナーリード１１は、
リードピッチが同一にとられ、且つ重なる位置にある。
有する第１のリードフレーム１５の構成を示し、（ｂ）
が下層インナーリード１０を有する第２のリードフレー
ム１６の構成を示している。第１のリードフレーム１５
は上層インナーリード１１とダムバー１３から成り、第
２のリードフレーム１６はアウターリード３ａ，３ｂ、
下層インナーリード１０、及びダムバー１４から成る。
下層インナーリード１０と上層インナーリード１１は、
リードピッチが同一にとられ、且つ重なる位置にある。
【００１８】なお、上層インナーリード１１は絶縁テー
プ４の厚み分を考慮した曲げ加工が施される。これによ
り、積層が容易になるほか、下層インナーリード１０と
の接触を防止することができる。（ａ）に示すように、
上層インナーリード１１のアウターリード側はダムバー
１３によって連結されている。また、下層インナーリー
ド１０は（ｂ）に示すように、上層インナーリード１１
に対応したアウターリード３ａと下層インナーリード１
０に対応したアウターリード３ｂを有し、夫々の間はダ
ムバー１４で連結されている。
プ４の厚み分を考慮した曲げ加工が施される。これによ
り、積層が容易になるほか、下層インナーリード１０と
の接触を防止することができる。（ａ）に示すように、
上層インナーリード１１のアウターリード側はダムバー
１３によって連結されている。また、下層インナーリー
ド１０は（ｂ）に示すように、上層インナーリード１１
に対応したアウターリード３ａと下層インナーリード１
０に対応したアウターリード３ｂを有し、夫々の間はダ
ムバー１４で連結されている。
【００１９】実装時には、図３に示す様に、下層インナ
ーリード１０の先端と上層インナーリード１１の先端が
重なり、且つダムバー１３とダムバー１４が上下に重な
り、上層インナーリード１１の後端はアウターリード３
ａの先端に位置する。実装手順について説明すると、ま
ず、チップマウントの際、下層インナーリード１０を絶
縁テープ４を介して半導体チップ５に接着固定後、絶縁
テープ１２を介して下層インナーリード１０上に上層イ
ンナーリード１１を接着固定する。この状態で半導体チ
ップ５のパッド６と、下層インナーリード１０及び上層
インナーリード１１の先端がボンディングワイヤ７で接
続される。
ーリード１０の先端と上層インナーリード１１の先端が
重なり、且つダムバー１３とダムバー１４が上下に重な
り、上層インナーリード１１の後端はアウターリード３
ａの先端に位置する。実装手順について説明すると、ま
ず、チップマウントの際、下層インナーリード１０を絶
縁テープ４を介して半導体チップ５に接着固定後、絶縁
テープ１２を介して下層インナーリード１０上に上層イ
ンナーリード１１を接着固定する。この状態で半導体チ
ップ５のパッド６と、下層インナーリード１０及び上層
インナーリード１１の先端がボンディングワイヤ７で接
続される。
【００２０】このとき、パッド６は、その１つ置きにイ
ンナーリードの上段又は下段に振り分けられる。次に、
モールド樹脂８を施した後、ダムバー１３，１４を切断
する。更に、外装めっき工程において、上層インナーリ
ード１１の後端をアウターリード３ａに接合する。これ
により、インナーリードの各々とアウターリード３ａ，
３ｂとは１対１に接続され、各１本のリード構造にな
る。上層インナーリード１１の接続は外装めっき工程で
行えるため、スポット溶接等の別工程は必要としない。
上層インナーリード１１とアウターリード３ａの接続部
は、モールド樹脂８の外に露出するが、はんだで覆われ
るので醜くなることはない。
ンナーリードの上段又は下段に振り分けられる。次に、
モールド樹脂８を施した後、ダムバー１３，１４を切断
する。更に、外装めっき工程において、上層インナーリ
ード１１の後端をアウターリード３ａに接合する。これ
により、インナーリードの各々とアウターリード３ａ，
３ｂとは１対１に接続され、各１本のリード構造にな
る。上層インナーリード１１の接続は外装めっき工程で
行えるため、スポット溶接等の別工程は必要としない。
上層インナーリード１１とアウターリード３ａの接続部
は、モールド樹脂８の外に露出するが、はんだで覆われ
るので醜くなることはない。
【００２１】なお、図３に示すように、上層インナーリ
ード１１の先端は、下層インナーリード１０の先端より
０．２ｍｍ以上短くして長さ方向に段差を持たせる。こ
のようにすることで、下層インナーリード１０が上層イ
ンナーリード１１の先端部より露出するようになり、上
下各々のインナーリードの各々に対してワイヤボンディ
ングが行えるようになる。また、インナーリードピッチ
とリードフレームの板厚ｔの関係は、ｔ≦Ｐ≦３ｔにな
るようにするのが望ましく、これにより強度の確保及び
加工性を確保することができる。
ード１１の先端は、下層インナーリード１０の先端より
０．２ｍｍ以上短くして長さ方向に段差を持たせる。こ
のようにすることで、下層インナーリード１０が上層イ
ンナーリード１１の先端部より露出するようになり、上
下各々のインナーリードの各々に対してワイヤボンディ
ングが行えるようになる。また、インナーリードピッチ
とリードフレームの板厚ｔの関係は、ｔ≦Ｐ≦３ｔにな
るようにするのが望ましく、これにより強度の確保及び
加工性を確保することができる。
【００２２】以上説明したように、本発明によれば、イ
ンナーリードを２層化した結果、一層リードフレームに
対し、２倍の密度でボンディングが行えるようになり、
チップのシュリンク化を図ることができる。なお、以上
の説明では、絶縁テープの厚みに対する調整を上層イン
ナーリード１１の曲げ加工により行うものとしたが、下
層インナーリード１０側に曲げ加工を施してもよい。ま
た、下層インナーリード１０と上層インナーリード１１
を入れ換えた構成にすることもできる。
ンナーリードを２層化した結果、一層リードフレームに
対し、２倍の密度でボンディングが行えるようになり、
チップのシュリンク化を図ることができる。なお、以上
の説明では、絶縁テープの厚みに対する調整を上層イン
ナーリード１１の曲げ加工により行うものとしたが、下
層インナーリード１０側に曲げ加工を施してもよい。ま
た、下層インナーリード１０と上層インナーリード１１
を入れ換えた構成にすることもできる。
【００２３】更に、本発明においては、インナーリード
部が２層の例を示したが、２層以上の多層構造であって
もよい。
部が２層の例を示したが、２層以上の多層構造であって
もよい。
【００２４】
【発明の効果】以上より明らかな如く、本発明によれ
ば、インナーリードのみの第１のリードフレームと、イ
ンナーリード及びアウターリードを備えた第２のリード
フレームとを備え、各々のインナーリードの先端部は前
記半導体チップのパッド間隔より広いピッチを有する状
態で絶縁テープを介して積層され、各インナーリードの
他端部は平面から見て相互に隣接する構成にしたので、
半導体チップのパッドピッチを狭くしてもインナーリー
ドとのワイヤボンディングが可能になる。
ば、インナーリードのみの第１のリードフレームと、イ
ンナーリード及びアウターリードを備えた第２のリード
フレームとを備え、各々のインナーリードの先端部は前
記半導体チップのパッド間隔より広いピッチを有する状
態で絶縁テープを介して積層され、各インナーリードの
他端部は平面から見て相互に隣接する構成にしたので、
半導体チップのパッドピッチを狭くしてもインナーリー
ドとのワイヤボンディングが可能になる。
【図１】本発明によるＬＯＣ型半導体装置の一実施の形
態を示す断面図である。
態を示す断面図である。
【図２】図１に示す下層インナーリードと上層インナー
リードの構成を示し、（ａ）は上層インナーリードの平
面図、（ｂ）は下層インナーリードの平面図である。
リードの構成を示し、（ａ）は上層インナーリードの平
面図、（ｂ）は下層インナーリードの平面図である。
【図３】実装後の下層インナーリードと上層インナーリ
ードを示す平面図である。
ードを示す平面図である。
【図４】従来のＬＯＣ型半導体装置の一例を示す正面断
面図である。
面図である。
３，３ａ，３ｂ アウターリード ４，１２ 絶縁テープ ５ 半導体チップ ７ ボンディングワイヤ ８ モールド樹脂 １０ 下層インナーリード １１ 上層インナーリード １５ 第１のリードフレーム １６ 第２のリードフレーム
Claims (4)
- 【請求項１】 リードフレームのインナーリードの半導
体チップの搭載領域に両面に接着剤を塗布した絶縁テー
プの貼着によって前記半導体チップを搭載し、前記イン
ナーリードと前記半導体チップのパッドをワイヤボンデ
ィングした後、モールド樹脂が施されるＬＯＣ型半導体
装置において、 前記リードフレームは、インナーリードを主体にした第
１のリードフレームと、インナーリード及びアウターリ
ードを有する第２のリードフレームからなり、各々のイ
ンナーリードの先端部は前記半導体チップのパッド間隔
より広いピッチで絶縁テープを介して積層され、各イン
ナーリードの後端部は平面から見て相互に隣接するよう
に配置されていることを特徴とするＬＯＣ型半導体装
置。 - 【請求項２】 前記第１のリードフレームのインナーリ
ードの前記他端部は、前記第２のリードフレームの第１
のリードフレーム用アウターリードに樹脂モールド後に
接合されることを特徴とする請求項１記載のＬＯＣ型半
導体装置。 - 【請求項３】 前記第２のリードフレームの前記インナ
ーリードの前記先端部は、前記第１のリードフレームの
前記インナーリードの先端部より０．２ｍｍ以上伸びた
構成を有することを特徴とする請求項１記載のＬＯＣ型
半導体装置。 - 【請求項４】 前記第１および第２の各リードフレーム
の板厚をｔ、インナーリードのピッチをＰとするとき、
ｔ≦Ｐ≦３ｔに設定することを特徴とする請求項１記載
のＬＯＣ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27480796A JPH10125849A (ja) | 1996-10-17 | 1996-10-17 | Ｌｏｃ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27480796A JPH10125849A (ja) | 1996-10-17 | 1996-10-17 | Ｌｏｃ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125849A true JPH10125849A (ja) | 1998-05-15 |
Family
ID=17546846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27480796A Pending JPH10125849A (ja) | 1996-10-17 | 1996-10-17 | Ｌｏｃ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000035276A (ko) * | 1998-11-06 | 2000-06-26 | 가네코 히사시 | 비지에이형 반도체 디바이스 패키지 및 그 제조방법 |
| US6768186B2 (en) * | 2002-10-15 | 2004-07-27 | Semiconductor Components Industries, L.L.C. | Semiconductor device and laminated leadframe package |
| JP2007243227A (ja) * | 2007-06-25 | 2007-09-20 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1996
- 1996-10-17 JP JP27480796A patent/JPH10125849A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000035276A (ko) * | 1998-11-06 | 2000-06-26 | 가네코 히사시 | 비지에이형 반도체 디바이스 패키지 및 그 제조방법 |
| US6768186B2 (en) * | 2002-10-15 | 2004-07-27 | Semiconductor Components Industries, L.L.C. | Semiconductor device and laminated leadframe package |
| JP2007243227A (ja) * | 2007-06-25 | 2007-09-20 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4554644B2 (ja) * | 2007-06-25 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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