KR20000035276A - 비지에이형 반도체 디바이스 패키지 및 그 제조방법 - Google Patents

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KR20000035276A
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Abstract

BGA형 반도체 디바이스 패키지는 반도체 칩과, 상기 반도체 칩상에 형성된 복수의 전극 패드들과, 리드군과, 접속 와이어와, 수지 몰드를 포함한다. 상기 리드군은 제 1 리드군 및 제 2 리드군을 포함한다. 제 1 리드들의 각각은 리드 접속부에서 제 2 리드들중 적어도 한 리드와 전기적으로 접속된다. 상기 제 1 리드들은 2차원적으로 배열되고, 제 1 리드군 및 제 2 리드군은 3차원적으로 배열된다. 접속 와이어들은 제 1 리드들과 복수의 전극 패드들을 전기적으로 접속한다. 수지 몰드는 반도체 칩, 복수의 전극 패드들, 리드군, 접속 와이어들을 밀봉하므로 제 2 리드들은 수지 몰드의 오목부들에 의해 솔더 볼들의 표면부들을 노출시킨다.

Description

비지에이형 반도체 디바이스 패키지 및 그 제조방법{BGA type semiconductor device package}
본 발명은 BGA(Ball Grid Array)형 반도체 디바이스 패키지에 관한 것이다.
반도체 회로가 형성되는 반도체 칩이 인쇄 회로 기판상에 설치된다. 반도체 칩을 설치하는 공정은 반도체 칩이 인쇄 회로 기판과 전기적으로 또한 기계적으로 결합되도록 반도체 칩을 인쇄 회로 기판과 전기적으로 접속시키는 공정이다. 그 접속 및 결합을 빠르고 신뢰성 있게 구현하기 위해서, 반도체 칩의 접속 구조는 설치 단위나 패키지로서 단일 형태화된다.
그러한 단일 형태화 기술은 일본 특허출원 공개공보 제10-107075호에 개시되어 있다. 상기 참조 문헌에 있어서, 반도체 칩 및 리드가 본딩 와이어를 통해 접속되고 수지 몰딩 방법에 의해 일체화된다. 솔더 볼들이 수지부에 형성된 오목부에 삽입된다. 따라서 BGA형 패키지가 구현된다.
다른 한편으로, 반도체 칩의 패키지는 가능한 한 반도체 칩의 크기와 비슷한 CSP(chip size package)로 하는 것이 바람직하다. 이러한 CSP 패키지에 대해서는 일본 특허출원 공개공보 제9-17910호에 개시되어 있다. 상기 참조 문헌에서는, BGA형 CSP에 있어서 리드들의 수가 반도체 디바이스들의 고집적화에 따라 증가되는 경우 다수의 리드들이 한 평면상에 배열되어야 한다. 그러나, 접속 구조는 리드들과 솔더 볼들을 접속할 수 있도록 제공될 수 없다.
상기 참조 문헌에 있어서, 리드는 직선 모양을 갖는다. 전극 패드들의 배치가 제한되어 있는 일본 특허출원 공개공보 제9-17910호에서처럼, 직선형 리드들을 구비한 패키지는 칩 제조 비용이 높게 된다.
도 1은 반도체 디바이스 패키지에 이용된 리드들의 종래 예를 도시한다. 도 2는 반도체 디바이스 패키지의 종래 예를 도시한다. 도 1에 도시된 바와 같이, 통상의 리드 및 패드 와이어 구조에 있어서, 리드(101)들은 전극 패드(102)들의 배치에 기초하여 제약되고 한 평면에서 곡절되어 있다. 도 2에 도시된 바와 같이, 반도체 칩(103)의 전극 패드(104) 및 리드(105)가 본딩 와이어(106)에 의해 접속되는 패키지가 형성된다. 또한, 반도체 칩(103), 리드(105), 와이어(106)가 수지(107)에 의해 몰딩되고 밀봉된다. 오목부(108)가 수지 몰드부(107)의 외면상에 형성되어 솔더 볼(109)이 리드(105)에 접속된다. 따라서, 패키지 및 인쇄 회로 기판(110)은 솔더 볼(109, 109')을 통해 접합된다.
이러한 패키지는 마이크론 단위의 정밀도로 형성될 수 있다. 솔더 볼(109)의 직경 및 리드(105)의 라인 폭이 서로 다르기 때문에 인접 솔더 볼(109, 109')은 리드(105)가 연장되는 방향으로 다른 위치에 배치된다. 따라서, 리드(105)는 반드시 곡절될 필요는 없다.
복잡한 리드 구조를 갖는 패키지는 제조 비용이 높아진다. 또한, 리드가 솔더 볼 및 본딩 와이어와 접속되는 상기와 같은 패키지에서는, 설계 및 제조가 리드들 간의 간격이 작은 경우에는 곤란하게 된다.
상기 설명과 관련하여 다음의 참조문헌들이 공지되어 있다.
일본 특허출원 공개공보 제10-22329호에는 반도체 칩의 전극 패드들, 리드들, 솔더 볼들 간의 배치에 대한 마진을 확보하도록 리드를 곡절시키는 기술에 대해 개시되어 있다.
또한, 하부 리드 패키지에 대해서는 일본 특허출원 공개공보 제10-256475호에 개시되어 있다. 상기 참조 문헌에서, 복수의 박판 리드(23, 23')들이 접착 재료(22)에 의해 반도체 칩(21)의 전후부 상에 고정된다. 리드들은 소정의 간격을 갖도록 배치된다. 리드(23)들의 상측면의 적어도 일부 및 리드(23')들의 하측면의 적어도 일부가 패키지로부터 노출된다. 리드(23, 23')들은 한 단부에서 몰드부(25)내에 전기적으로 접속된다.
그러므로, 본 발명의 목적은 설계 및 제조가 용이하여 제조 비용이 감소될 수 있는 BGA형 반도체 디바이스 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 설계 및 제조가 용이해지도록 리드들 간의 간격이 좁아지는 제약을 없앤 BGA형 반도체 디바이스 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 수지 밀봉 공정의 비용을 감소시키면서 제품의 신뢰성을 향상시킬 수 있는 BGA형 반도체 디바이스 패키지를 제공하는데 있다.
본 발명의 한 양태를 달성하기 위하여, BGA형 반도체 디바이스 패키지는 반도체 칩과, 상기 반도체 칩상에 형성된 복수의 전극 패드들과, 리드군과, 접속 와이어와, 수지 몰드를 포함한다. 상기 리드군은 제 1 리드군 및 제 2 리드군을 포함한다. 제 1 리드들의 각각은 리드 접속부에서 제 2 리드들중 적어도 한 리드와 전기적으로 접속된다. 상기 제 1 리드들은 2차원적으로 배열되고, 제 1 리드군 및 제 2 리드군은 3차원적으로 배열된다. 접속 와이어들은 제 1 리드들과 복수의 전극 패드들을 전기적으로 접속한다. 수지 몰드는 반도체 칩, 복수의 전극 패드들, 리드군, 접속 와이어들을 밀봉하므로 제 2 리드들은 수지 몰드의 오목부들에 의해 솔더 볼들의 표면부들을 노출시킨다.
본 발명의 또다른 양태를 달성하기 위하여, BGA형 반도체 디바이스 패키지는 반도체 칩, 상기 반도체 칩상에 형성된 복수의 전극 패드들, 리드군, 접속 와이어, 수지 몰드를 포함한다. 리드군은 제 1 리드군 및 제 2 리드군을 포함한다. 제 1 리드들 각각은 리드 접속부에서 제 2 리드들중 적어도 한 리드와 전기적으로 접속된다. 제 1 리드들은 2차원적으로 배열된다. 하나의 제 2 리드는 제 1 리드와 접촉하면서 제 1 리드와 평행하게 연장되는 부분과, 제 1 리드에 대해 직교 방향으로 연장되는 부분과, 제 1 리드로부터 떨어져서 제 1 리드와 평행하게 연장되는 부분을 포함한다. 접속 와이어들은 제 1 리드들과 복수의 전극 패드들을 전기적으로 접속시킨다. 수지 몰드는 반도체 칩, 복수의 전극 패드들, 리드군, 접속 와이어들을 몰딩하여 밀봉시키므로 제 2 리드들은 수지 몰드의 오목부에 의해 솔더 볼들을 위한 표면부들을 노출시킨다.
상기 BGA형 반도체 디바이스 패키지들에 있어서, 제 1 리드들은 실질적으로 동일한 일정 두께를 가지며 제 2 리드들이 실질적으로 동일한 일정 두께를 갖는 것이 바람직하다. 이런 경우에, 제 1 리드들 및 제 2 리드들은 실질적으로 동일한 두께를 갖는 것이 바람직하다.
또한, 제 1 리드군 및 제 2 리드군은 반도체 칩에 대해 어느 한 측부상에 배열될 수도 있다. 대신에, 제 1 리드군 및 제 2 리드군은 반도체 칩에 대해 동일 측부상에 배열될 수도 있다.
제 1 리드군은 제 1 좌측 리드들 및 제 1 우측 리드들을 포함하고, 제 2 리드군은 제 2 좌측 리드들 및 제 2 우측 리드들을 포함한다. 이 때, 제 1 좌측 리드들 및 제 2 좌측 리드들은 제 1 우측 리드들 및 제 2 우측 리드들과 거의 평면 대칭으로 제공될 수도 있다. 그 평면은 반도체 칩의 표면에 대해 가급적 직각이며 그 표면의 중앙부에 위치한다. 이런 경우에, 복수의 전극 패드들은 표면 중앙부 또는 표면 중앙부의 인접부에 배열될 수도 있다.
또한, 각각의 제 1 리드들은 리드 접속부에서 보다 넓은 폭을 갖고 반도체 칩의 중앙 부에 대응하는 부분에서 보다 협소한 폭을 갖는다. 이런 경우에, 제 2 리드들 각각은 거의 동일한 폭을 갖는 것이 바람직하다. 또한, 제 1 리드들은 반도체 칩의 중앙 부에 조밀하게 배치되고 반도체 칩의 단부에서 분산되게 배치된다.
또한, BGA형 반도체 디바이스 패키지는 리드 접속부들에서 제 1 리드들을 위해 제공된 복수의 금속부들을 각각 더 포함할 수도 있다.
본 발명의 또다른 양태를 달성하기 위하여, BGA형 반도체 디바이스 패키지의 제조 방법은,
반도체 칩의 전극 패드들과 제 1 리드들을 전기적으로 접속하는 단계와,
상기 제 1 리드들과 제 2 리드들을 전기적 및 물리적으로 접속하는 단계와,
각각의 제 2 리드들이 부분적으로 노출되어 노출부를 형성하도록 제 1 리드들, 제 2 리드들, 반도체 칩을 몰딩하는 단계와,
각각의 제 2 리드들을 상기 노출된 부분의 솔더 볼과 접속하는 단계를 포함한다.
이런 경우에, 상기 제조 방법은 상기 제 1 리드들중 한 리드와 상기 제 2 리드들중 대응하는 한 리드 사이의 접속부에 금속부를 형성하는 단계를 더 포함할 수도 있다.
도 1은 BGA형 패키지의 종래 예를 도시하는 평면도.
도 2는 BGA형 패키지의 종래 예를 도시하는 정횡단면도.
도 3은 본 발명의 제 1 실시예에 따른 BGA형 반도체 디바이스 패키지를 도시하는 횡단면도.
도 4는 좌반부에는 상면도 및 우반부에는 하면도를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 BGA형 반도체 디바이스 패키지를 도시한 횡단면도.
도 6은 본 발명의 제 2 실시예에 따른 BGA형 반도체 디바이스 패키지를 도시한 횡단면부.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 패키지 2 : 반도체 칩
3 : 전극 패드 4 : 리드군
5 : 상측 리드군 6 : 하측 리드군
7 : 상좌측 리드군 8 : 상우측 리드군
9 : 하좌측 리드군 11 : 하우측 리드군
12 : 중앙 평면 13 : 공통 좌측 접착 테이프
14 : 공통 우측 접착 테이프 15 : 좌측 본딩 와이어
16 : 우측 본딩 와이어 17, 18 : 금속판부
19 : 수지 몰드부 21 : 오목부
22 : 솔더 볼 31, 32 : 몰드 다이
34 : 볼록부
본 발명의 BGA형 반도체 디바이스 패키지에 대해 첨부 도면을 참조하여 이하에서 상세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 BGA형 반도체 디바이스 패키지를 도시하고 있다. 도 3을 참조하면, 제 1 실시예에서의 BGA형 반도체 디바이스 패키지가 설치를 위한 단위로서 제공되어 있다. 도 3에 도시된 패키지(1)에 있어서, 반도체 칩(2)이 수지 몰드부(19)에 의해 몰딩되어 밀봉된다. 반도체 칩(2)에는 복수의 전극 패드(3)들의 패드군이 제공된다. 복수의 전극 패드(3)들은 반도체 칩(2)의 표면으로부터 노출된다.
복수의 리드들의 리드군(4)이 반도체 칩(2)이 지지되도록 제공된다. 리드군(4)은 상측 리드군(5) 및 하측 리드군(6)으로 분류된다. 상측 리드군(5)은 복수의 상좌측 리드들(7) 및 복수의 상우측 리드들(8)로 구성된다. 하측 리드군(6)은 복수의 하좌측 리드들(9) 및 복수의 하우측 리드들(11)로 구성된다.
복수의 상좌측 리드들(7)은 실질적으로 한 평면상에 배열된다. 복수의 상좌측 리드들(7) 및 복수의 상우측 리드들(8)은 반도체 칩(2)의 상측면에 대해 직교하는 중앙 평면(12)에 대해 거의 미러 대칭 관계로 배열된다. 중앙 평면(12)에 대해 직교하는 라인의 방향은 본 실시예에서는 좌우측 방향으로 언급한다. 복수의 상좌측 리드들(7)은 반도체 칩(2)의 중앙부로부터 좌측 방향으로 연장된다. 복수의 상우측 리드들(8)은 반도체 칩(2)의 중앙부로부터 우측 방향으로 연장된다.
하나의 상좌측 리드(7)의 우측 단부 및 하나의 상우측 리드(8)의 좌측 단부는 실질적으로 미러 대칭 위치로 배치된다. 미러 대칭은 엄격하게 요구되지는 않는다. 각각의 전극 패드(3)는 우측 단부 및 좌측 단부 간의 중앙부에 위치한다. 각각의 상좌측 리드들(7)의 우측 단부들은 공통의 좌측 접착 테이프(13)에 의해 반도체 칩(2)의 상측면과 결합된다. 각각의 상우측 리드들(8)의 좌측 단부들은 공통의 우측 접착 테이프(14)에 의해 반도체 칩(2)의 동일 상측 표면과 결합된다.
상좌측 리드(7)의 우측 단부 및 단일 전극 패드(3)는 좌측 본딩 와이어(15)에 의해 서로 전기적으로 접속된다. 각각의 상우측 리드(8)의 좌측 단부 및 단일 전극 패드(3)는 우측 본딩 와이어(16)에 의해 서로 전기적으로 접속된다.
각각의 하좌측 리드(9)의 상측 표면은 좌측 단부에 상좌측 리드(7)의 하측 표면을 접속시킨다. 각각의 하우측 리드(11)의 상측 표면은 우측 단부에 상우측 리드(8)의 하측 표면을 접속시킨다. 상좌측 리드(7)의 좌측 단부 및 하좌측 리드(9)의 좌측 단부는 좌측 금속부 또는 금속판부(17)에 의해 전기 기계적으로 접속된다. 상우측 리드(8)의 우측 단부 및 하우측 리드(11)의 우측 단부는 우측 금속부 또는 금속판부(18)를 통해 전기 기계적으로 접속된다.
하좌측 리드(9)는 상술한 전기 접속부(9a), 제 1 방향 연장부(9b), 제 2 방향 연장부(9c)로 구성되는 연속체이다. 제 1 방향 연장부(9b)는 상좌측 리드(7)와 떨어져서, 상측 리드군(5)이 배열되는 평면에 대해 직각 방향으로 연장된다. 제 2 방향 연장부(9c)는 중앙 평면(12)에 대해 직각 방향으로 연장되고 중앙 평면(12)으로 향한다.
하우측 리드(11)는 상술한 전기 접속부(11a), 제 1 방향 연장부(11b), 제 2 방향 연장부(11c)로 구성되는 연속체이다. 여기서, 제 1 방향 연장부(11b)는 상우측 리드(8)와 떨어져서, 복수의 상측 리드들(8)이 배열되는 공통 평면에 대해 직각 방향으로 연장된다. 제 2 방향 연장부(11c)는 중앙 평면(12)에 대해 직각 방향으로 연장되고 중앙 평면(12)으로 향한다.
반도체 칩(2), 전극 패드(3)들, 복수의 상측 리드(5)들, 복수의 하측 리드들(6), 좌측 본딩 와이어들(15), 우측 본딩 와이어들(16), 좌측 접착 테이프(13), 우측 접착 테이프(14)가 몰딩되고 단일 수지 몰드부(19)에서 밀봉된다. 그들 간의 접속은 수지 몰드부(19)에서 유지된다. 수지 몰드부(19)의 재료는 본 발명의 분야에서 일반적으로 이용되는 절연 재료이다.
실질적으로 수지 몰드부(19)는, 반도체 칩(2)의 외측 표면들, 상좌측 리드들(7)의 외측 표면들, 상우측 리드(8)들의 외측 표면들, 하좌측 리드(9)들의 외측 표면들, 하우측 리드들(11)의 외측 표면들을 덮는다. 또한, 수지는 상좌측 리드들(7) 및 반도체 칩(2) 사이, 상우측 리드들(8) 및 반도체 칩(2) 사이, 하우측 리드들(9) 및 반도체 칩(2) 사이, 하우측 리드들(11) 및 반도체 칩(2) 사이에 삽입된다.
하좌측 리드(9)의 제 2 방향 연장부(11c)의 하측 표면, 및 하우측 리드(11)의 제 2 방향 연장부(11c)의 하측 표면은 수지 몰드부(19)에 의해 부분적으로 피복되지는 않는다. 하측 표면들은 수지 몰드부(19)의 하부 측면상에 형성된 오목부(21)들에서 노출된다. 솔더 볼(22)의 약 절반은 오목부(21)에 삽입된다. 패키지(1)가 인쇄 회로 기판(도시하지 않음)상에 설치되는 경우, 복수의 솔더 볼(22) 각각의 일부 표면은 하좌측 리드(9)의 제 2 방향 연장부(9c)들의 하측 표면들 및 하우측 리드들(11)의 제 2 방향 연장부들(11c)의 하측 표면들중 어느 하나와 맞춰지게 된다.
도 4는 전극 패드군(3), 상좌측 리드군(7), 하좌측 리드군(5), 하우측 리드군(11), 복수의 솔더 볼(22)의 구성을 도시하고 있다. 도 4에 도시된 바와 같이, 상좌측 리드(7)는 상좌측 리드(7)가 상좌측 리드들(7)의 중앙부로부터 한층 더 떨어져 있는 경우에 중앙 평면(12)에 대해 더 큰 각을 갖도록 형성된다. 다시 말해서, 복수의 상좌측 리드들(7)의 인접 내측 단부들은 조밀하게 밀집되어 있는 복수의 전극 패드(3)들에 대응하여 조밀하게 밀집되어 있다. 그러나, 복수의 상좌측 리드들(7)의 인접 외측 단부들은 분산되게 제공된다. 이런 경우에, 상좌측 리드(7)의 내측 단부에서의 리드폭은 그 외측 단부의 리드폭보다는 더 좁아야 한다. 그러므로, 상좌측 리드(7)의 리드폭이 일정하게 되도록 설계하는 것이 용이하지 않다.
하우측 리드(11)들은 서로에 대해 동일한 간격을 갖도록 배열된다. 하우측 리드들(11)에 대응하는 솔더 볼들(22)은 서로 간에 동일 간격을 갖도록 분산적으로 배열될 수 있다. 하우측 리드들(11)의 리드 폭은 일정하도록 설계될 수 있다. 그러므로, 하우측 리드들(11)은 설계가 용이해질 수 있게 된다. 따라서, 솔더 볼들(22)은 중앙 평면(12)에 가까운 위치들에서 배열될 수 있다.
솔더 볼(22)이 상측 리드군(5)으로부터 3차원적으로 분리되기 때문에 솔더 볼(22) 및 본딩 와이어(16)가 손상되는 것이 방지된다. 본딩 와이어들에 접속된 리드들은 2차원적으로 모여지게 된다. 그러나, 솔더 볼들 및 본딩 와이어에 접속된 리드들은 3차원적으로 분산된다.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 BGA형 반도체 디바이스 패키지의 제조 방법을 도시한다. 도 5a에 도시된 바와 같이, 반도체 칩(2) 및 복수의 상좌측 리드들(7)은 공통 좌측 접착 테이프(13)에 의해 서로 접속된다. 또한, 반도체 칩(2) 및 복수의 상우측 리드들(8)은 공통 우측 접착 테이프(14)에 의해 서로 접속된다.
다음으로, 도 5b에 도시된 바와 같이, 복수의 전극 패드(3)들은 복수의 본딩 와이어(15, 16)들에 의해 복수의 상좌측 리드들(7) 및 복수의 상우측 리드들(8)과 전기적으로 접속된다. 상기 도면에서, 하나의 전극 패드(3)는 상좌측 및 상우측 리드들(7, 8)과 접속된다. 그러나, 전극 패드(3)는 상좌측 및 상우측 리드들(7, 8)중 하나와 접속될 수도 있다.
다음으로, 도 5c에 도시된 바와 같이, 하좌측 리드들(9) 및 하우측 리드들(11)은 상좌측 리드들(7) 및 상우측 리드들(8)상에 각각 중합(重合, stacking)된다. 상기 중합은 상측 몰드 다이(31) 및 하측 몰드 다이(32)로 짝을 이룸으로써 달성된다. 수지는 하측 몰드 다이(32)의 게이트로부터 주입되어 상측 및 하측 몰드 다이(31, 32)들내의 공간을 채운다. 이것은 널리 공지되어 있는 삽입된 상이한 재료 사출 성형 기술이다. 이와 같이, 패키지(1)가 형성된다. 이 때, 도 3에 도시된 오목부(2)들은 하측 몰드 다이(32)상에 형성되는 볼록부(34)에 의해 형성된다.
상측 및 하측 몰드 다이(31, 32)들이 개방되고 몰딩된 패키지(1)가 취출된다. 상좌측 리드들(7), 상우측 리드들(8), 하좌측 리드들(9), 하우측 리드들(11)의 불필요한 부분들은 절단되어진다. 그 결과로, 상좌측 리드들(7), 상우측 리드들(8), 하좌측 리드들(9), 하우측 리드들(11)이 형성된다. 다음으로, 상좌측 리드(7) 및 하좌측 리드(9)의 짝부에는 금속판화 공정이 행해진다. 따라서, 금속 접속부가 형성된다. 이것은 우측 리드들(8, 11)에서와 유사하다. 솔더 볼들(22)은 오목부(21)들에서 형성된다. 솔더 볼들(22)을 통해 인쇄 회로 기판상에 패키지(1)를 설치하는 공정은 도시하지 않았다.
도 6은 본 발명의 제 2 실시예에 따른 BGA형 반도체 디바이스 패키지를 도시하고 있다. 패키지(1)에는 반도체 칩(2)이 제공되어 패키지(1) 안쪽에 몰딩되고 밀봉된다. 반도체 칩(2)에는 복수의 전극 패드(3)들이 제공된다. 복수의 전극 패드(3)들은 반도체 칩(2)의 외측 표면으로부터 노출된다. 복수의 리드들로 구성되는 리드군(4)이 반도체 칩(2)을 위해 제공된다. 리드군(4)은 제 1 리드군(5) 및 제 2 리드군(6)으로 구성된다. 제 1 리드군(5)은 복수의 하좌측 리드들(7)들로 구성된다. 복수의 하우측 리드들(8)은 도면에서 생략되어 있다. 상측 리드군(6)은 복수의 상좌측 리드들(9)로 구성된다. 복수의 상우측 리드들(11)은 도면에서 생략되어 있다.
제 1 리드군(5)은 한 평면상에 개략적으로 배열된다. 복수의 하좌측 리드들(7) 및 복수의 하우측 리드들(8)은 반도체 칩(2)의 상측 표면에 대해 직교하는 중앙 평면(12)(도시하지 않음)에 대해 미러 대칭 관계로 배열된다. 중앙 평면(12)에 대해 직교하는 직선의 방향은 좌측 및 우측 방향으로 언급한다. 복수의 하좌측 리드들(7)은 반도체 칩(2)의 중앙부로부터 좌측으로 연장된다.
하나의 하좌측 리드(7)의 우측 단부 및 하나의 하우측 리드(8)의 좌측 단부는 중앙 평면에 대해 미러 대칭 관계로 배치된다. 미러 대칭은 엄격하게 요구되지는 않는다.
각각의 전극 패드(3)는 상하 좌측 리드들의 우측 단부 및 상하 우측 리드들의 좌측 단부 간의 중앙부에 위치한다. 각각의 하좌측 리드(7)의 우측 단부는 공통의 좌측 접착 테이프(13)에 의해 반도체 칩(2)의 상측 표면과 결합된다. 각각의 하우측 리드(8)의 우측 단부는 공통의 우측 접착 테이프(도시하지 않음)에 의해 반도체 칩(2)의 동일 표면과 결합된다.
각각의 하좌측 리드(7)의 우측 단부는 좌측 본딩 와이어(15)에 의해 하나의 전극 패드(3)와 전기적으로 접속된다. 각각의 하우측 리드(8)의 좌측 단부는 우측 본딩 와이어(도시하지 않음)에 의해 하나의 전극 패드(3)와 전기적으로 접속된다.
각각의 상좌측 리드(9)의 하측 표면은 좌측 단부에 하좌측 리드(7)의 상측 표면을 접속시킨다. 하좌측 리드(7)의 좌측 단부 및 상좌측 리드(9)의 좌측 단부는 좌측 금속부 또는 금속판부(17)에 의해 전기 기계적으로 접속된다.
상좌측 리드(9)는 전기 접속부(9a), 제 1 방향 연장부(9b), 제 2 방향 연장부(9c)로 구성되는 연속체이다. 여기서, 방향들은 도 3의 제 1 실시예에서 기술된 방향들과 일치한다.
반도체 칩(2), 전극 패드(3)들, 제 1 리드군(5), 제 2 리드군(6), 좌측 본딩 와이어들(15), 좌측 접착 테이프(13)가 단일 수지 몰드부(19)로 몰딩된다. 이들 상호 구성 관계는 수지 몰드부(19)에서 유지된다. 수지 몰드부(19)는, 반도체 칩(2)의 외측 표면, 하좌측 리드(7)의 외측 표면, 상좌측 리드(9)의 외측 표면을 덮는다. 또한, 수지는 하좌측 리드(7) 및 반도체 칩(2) 사이의 공간, 상좌측 리드(9) 및 반도체 칩(2) 사이의 공간내로 주입된다.
상좌측 리드(9)의 제 2 방향 연장부(9c)의 상측 표면의 일부는 수지 몰드부(19)에 의해 피복되지는 않는다. 상측 표면은 수지 몰드부(19)의 표면 측면상에 형성된 오목부(21)들로서 부분적으로 노출된다. 솔더 볼(22)의 약 절반은 오목부(21)에 수용된다. 패키지(1)가 인쇄 회로 기판(도시하지 않음)상에 설치되는 경우, 복수의 솔더 볼(22) 각각의 일부 표면은 상좌측 리드(9)의 제 2 방향 연장부(9c)들의 표면에 맞춰지게 된다.
도 6에 도시된 제 2 실시예는 다음과 같은 면에서 도 3에 도시된 제 1 실시예와는 상이하다. 즉, 제 1 리드군은 반도체 칩(2)에 대해 제 2 리드군과 동일한 측면에 배열된다. 제 1 및 제 2 실시예들은 상술한 각도들, 삽입 사출 성형, 상술한 기타 다른 기술 문제들에 있어서는 완전히 동일하다.
본 발명의 BGA형 반도체 디바이스 패키지는 설계 및 제조를 용이하게 할 수 있으며 제조 비용을 절감할 수 있다. 상기 설계 및 제조는 복수의 리드들중 2개 사이의 간격이 보다 협소해지는 제약을 없앰으로써 용이하게 행해질 수 있다. 또한, 수지 몰딩 공정의 비용도 감소될 수 있으며 장래의 핀들의 수의 증가에 대해서도 극복될 수 있게 한다.

Claims (14)

  1. BGA(ball grid array)형 반도체 디바이스 패키지에 있어서,
    반도체 칩과,
    상기 반도체 칩상에 형성된 복수의 전극 패드들과,
    제 1 리드군 및 제 2 리드군을 포함하는 리드군으로서, 상기 제 1 리드들 각각은 리드 접속부에서 상기 제 2 리드들중 적어도 한 리드와 전기적으로 접속되고 상기 제 1 리드들은 2차원적으로 배열되며 상기 제 1 리드군 및 상기 제 2 리드군은 3차원적으로 배열되는, 상기 리드군과,
    상기 제 1 리드들을 상기 복수의 전극 패드들과 전기적으로 접속하는 접속 와이어들과,
    상기 반도체 칩, 상기 복수의 전극 패드들, 상기 리드군, 상기 접속 와이어들을 밀봉하여, 상기 제 2 리드들이 수지 몰드의 오목부들에 의해 솔더 볼들을 위한 표면부들을 노출시키는 상기 수지 몰드를 포함하는 BGA형 반도체 디바이스 패키지.
  2. BGA(ball grid array)형 반도체 디바이스 패키지에 있어서,
    반도체 칩과,
    상기 반도체 칩상에 형성된 복수의 전극 패드들과,
    제 1 리드군 및 제 2 리드군을 포함하는 리드군으로서, 상기 제 1 리드들 각각은 리드 접속부에서 상기 제 2 리드들중 적어도 한 리드와 전기적으로 접속되고, 상기 제 1 리드들은 2차원적으로 배열되며, 상기 하나의 제 2 리드는 상기 제 1 리드와 접촉하면서 상기 제 1 리드와 평행하게 연장되는 부분, 상기 제 1 리드에 대해 직교 방향으로 연장되는 부분, 및 상기 제 1 리드로부터 떨어져서 상기 제 1 리드와 평행하게 연장되는 부분을 포함하는, 상기 리드군과,
    상기 제 1 리드들을 상기 복수의 전극 패드들과 전기적으로 접속시키는 접속 와이어들과,
    상기 반도체 칩, 상기 복수의 전극 패드들, 상기 리드군, 상기 접속 와이어들을 밀봉하여, 상기 제 2 리드들이 수지 몰드의 오목부들에 의해 솔더 볼들을 위한 표면부들을 노출시키는 상기 수지 몰드를 포함하는 BGA형 반도체 디바이스 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 리드들은 실질적으로 동일한 일정 두께를 갖고, 상기 제 2 리드들이 실질적으로 동일한 일정 두께를 갖는 BGA형 반도체 디바이스 패키지.
  4. 제 3 항에 있어서, 상기 제 1 리드들 및 상기 제 2 리드들은 실질적으로 동일한 두께를 갖는 BGA형 반도체 디바이스 패키지.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 리드군 및 상기 제 2 리드군은 상기 반도체 칩에 대해 어느 한 측부상에 배열되는 BGA형 반도체 디바이스 패키지.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 리드군 및 상기 제 2 리드군은 상기 반도체 칩에 대해 동일 측부상에 배열되는 BGA형 반도체 디바이스 패키지.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 리드군은 제 1 좌측 리드들 및 제 1 우측 리드들을 포함하고, 상기 제 2 리드군은 제 2 좌측 리드들 및 제 2 우측 리드들을 포함하고,
    상기 제 1 좌측 리드들 및 상기 제 2 좌측 리드들은 상기 제 1 우측 리드들 및 상기 제 2 우측 리드들과 실질적으로 평면 대칭으로 제공되는 BGA형 반도체 디바이스 패키지.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 평면은 상기 반도체 칩의 표면에 대해 직교하며 상기 표면의 중앙부에 위치하는 BGA형 반도체 디바이스 패키지.
  9. 제 8 항에 있어서, 상기 복수의 전극 패드들은 상기 표면 중앙부 또는 상기 표면 중앙부의 인접부에 배열되는 BGA형 반도체 디바이스 패키지.
  10. 제 1 항 또는 제 2 항에 있어서, 각각의 상기 제 1 리드들은 상기 리드 접속부에서 보다 넓은 폭을 갖고 상기 반도체 칩의 중앙부에 대응하는 부분에서 보다 협소한 폭을 가지며,
    상기 제 2 리드들 각각은 실질적으로 동일한 폭을 갖는 BGA형 반도체 디바이스 패키지.
  11. 제 10 항에 있어서, 상기 제 1 리드들은 상기 반도체 칩의 상기 중앙부에는 조밀하게 제공되고, 상기 반도체 칩의 단부에는 분산되게 제공되는 BGA형 반도체 디바이스 패키지.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 리드 접속부들에서 상기 제 1 리드들을 위해 제공된 복수의 금속부들을 각각 더 포함하는 BGA형 반도체 디바이스 패키지.
  13. BGA형 반도체 디바이스 패키지의 제조 방법에 있어서,
    반도체 칩의 전극 패드들과 제 1 리드들을 전기적으로 접속하는 단계와,
    상기 제 1 리드들과 제 2 리드들을 전기적 및 물리적으로 접속하는 단계와,
    각각의 상기 제 2 리드들이 부분적으로 노출되어 노출부를 형성하도록 상기 제 1 리드들, 상기 제 2 리드들, 및 상기 반도체 칩을 몰딩하는 단계와,
    상기 제 2 리드들 각각을 상기 노출부에서 솔더 볼과 접속시키는 단계를 포함하는 BGA형 반도체 디바이스 패키지의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 리드들중 한 리드와 상기 제 2 리드들중 대응하는 한 리드 사이의 접속부에 금속부를 형성하는 단계를 더 포함하는 BGA형 반도체 디바이스 패키지의 제조 방법.
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