CN1249537A - 多层布线结构及其生产方法 - Google Patents

多层布线结构及其生产方法 Download PDF

Info

Publication number
CN1249537A
CN1249537A CN99119454A CN99119454A CN1249537A CN 1249537 A CN1249537 A CN 1249537A CN 99119454 A CN99119454 A CN 99119454A CN 99119454 A CN99119454 A CN 99119454A CN 1249537 A CN1249537 A CN 1249537A
Authority
CN
China
Prior art keywords
wiring layer
metal
layer
insulating barrier
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99119454A
Other languages
English (en)
Other versions
CN1154185C (zh
Inventor
平沢宏希
小野辉生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MOLEX KIIRE Co.,Ltd.
Renesas Electronics Corp
Molex LLC
Original Assignee
Yonshang Micro
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yonshang Micro, NEC Corp filed Critical Yonshang Micro
Publication of CN1249537A publication Critical patent/CN1249537A/zh
Application granted granted Critical
Publication of CN1154185C publication Critical patent/CN1154185C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09554Via connected to metal substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969Apertured conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742Details of leads
    • H05K2201/10886Other details
    • H05K2201/10924Leads formed from a punched metal foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0548Masks
    • H05K2203/0554Metal used as mask for etching vias, e.g. by laser ablation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/425Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/425Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种多层布线结构,包括下层布线、中间绝缘层、填充层、上层布线和电镀层。下层布线形成在引线框上。中间绝缘层形成在下层布线上,在预定的位置具有一个孔,露出下层布线的上部。填充层由导电材料构成,用于填充通孔。上层布线形成在中间绝缘层上,在形成通孔的部分上面具有一个开口。电镀层形成在上层布线上与填充层相连。同时还描述了生产多层布线结构的方法。

Description

多层布线结构及其生产方法
本发明涉及在设置有多个集成电路的混合集成电路中使用的多层布线结构,及其生产方法。
近年来,大规模集成电路的集成度和工作速度增加很快,并且在商业上使工作在100MHz或更高时钟频率上的多管脚芯片成为可能。在此高速的安装单一芯片的封装中,在封装和印刷电路板之间所传输的信号的延迟很大,在系统设计中不能忽略掉封装的寄生电容和电感的影响。由寄生电容和电感的影响所产生的信号延迟会影响整个系统工作速度的提高。
为了解决上述的问题,提出了一种技术,其中使芯片设置的尽量的彼此接近,以形成混合集成电路(多芯片模块:MCM)。通过MCM,可降低由封装所造成的芯片之间的信号延迟,并且即使在由多个芯片所组成的系统中,也可获得单一芯片的高的工作速度。
图4示出MCM的结构。下面将描述MCM的结构。在引线框501上的模制垫片501a上通过绝缘层502形成下部布线层503,通过中间绝缘层504在下部布线层503上形成上部布线层505。在上部布线层505上的预定的位置固定集成电路芯片和电阻芯片507。集成电路芯片506通过线508与上部布线层505的预定的部分相连。上部布线层505的预定部分和导线501a通过线508a相互连接。用成型树脂509密封所形成的导线框501,并使导线501b的远端露出。
上述的绝缘层和中间绝缘层504由聚酰亚胺或类似的材料制成,通过气相沉积或溅射等方法在绝缘层502和中间绝缘层504上通过对导电膜进行加工图形而形成各个布线层。各个布线层通过通孔501被彼此相连。
上述的通孔510被粗略的分为两类,如图5A和5B中所示。第一类被称为交错型通孔。根据此类型,如图5A中所示,将与下部布线601相连的通孔603被通过形成在下部布线层601上的中间绝缘层602中的通孔延续到布线层604。在形成布线层604的同时形成交错通孔。
第二类型被称为填充型通孔,其中形成一个填充层用于通孔。根据此类型,如图5B中所示,用所形成的填充层填充形成在下部布线601上的中间绝缘层602中的通孔,并形成与填充层603a相连的填充层603a。通过电镀或类似的方法形成构成此填充孔的填充层603a。
由于如上所述是通过气相沉积或溅射等方法形成交错通孔,而当在竖直的方向上形成通孔时其并不适合。由于此缺陷,最好通过填充形成填充通孔。
下面将简要的描述填充通孔的形成过程。如图6A所示,在基片701上形成布线层702和703。如图6B中所示,分别由聚酰亚胺和铜箔形成的绝缘层704和金属层705被形成用于覆盖形成在基片701上的布线层702和703。
通过用保护膜图形作为掩膜加工所形成的结构,从而在金属层705的预定的区域形成开口。如图6C中所示,形成金属图形705a。通过用金属图形705a作为掩膜蚀刻绝缘层704从而形成通孔706和707。在形成通孔之前或在形成通孔的同时去除掉保护膜图形。
根据使用布线层702和703作为电极(阴极)的电镀在布线层702和703上沉积铜并露出通孔706和707的底部,用电镀的铜填充通孔706和707。当通过电镀生长的铜部分的表面接触到通孔706和707的开口端时,通过电镀所生长的铜部分的上端与金属图形705a的孔的端部接触。当通过电镀生长的铜部分与金属图形705a接触时,金属图形705a变为公共的电解淀积表面用于生长铜。如图6D中所示,用填充层708和709填充通孔706和707,从而在金属图形705a上形成铜镀膜710。
当通过电镀用铜填充通孔706和707时,如果通过电镀所生长的铜部分的上端与金属图形705a的孔的端部接触,在这些接触部位会发生不正常的电镀生长层。相应的,铜镀膜710在金属图形705a的孔的端部形成突起部位710a。这将导致会成为问题的表面的非均匀性。因此,通过抛光或类似的方法去除突起部710a,从而如图6E所示,使铜镀膜710的表面平整化。
如图6F所示,对金属图形705a和铜镀膜710进行加工并形成上部布线层711和712。其结果,布线层702和703通过填充层708和709分别与上部布线711和712相连。在当通过镀铜生长使上部布线层711和712与填充层708和709同时形成时,上部布线层711和712将延续到填充层708和709。填充层708和709与上部布线层711和712间的连接状态比填充层708和709及上部布线层711和712单独形成时要可靠。
然而,在如上所述的传统技术中,异常的电镀生长会导致突起部分(狗骨现象“dog bone phenomenon”)。必须进行抛光以平整化突起部分。
通常的,抛光需要大量的技术诀窍,且抛光本身会降低产量。微加工图形的精度越高,制造多层布线结构的环境的清洁度的要求越高。然而,抛光是降低清洁度的一个主要的因素。
更具体的,通常的,由于抛光需要填充层,这样会降低多层布线结构的产量。如果不使用抛光而单独形成填充层和布线层,会由于狗骨现象形成不均匀等情况,从而填充层和布线层无法可靠的进行彼此的连接。
因此,本发明的一个主要的目的是在不使用诸如抛光等降低产量的过程的情况下,提高在多层布线结构的填充层和布线层之间连接的可靠性。
为了实现上述的目的,根据本发明,其提供一种多层布线结构,该结构包含通过第一绝缘层形成在基片上的第一布线层,形成在第一布线层上的第二绝缘层,在其预定的区域具有一个孔,从而露出第一布线层的上部,由导电材料构成的填充层用于填充孔,形成在第二绝缘层上的第二布线层,在形成孔的部分的上部具有一个开口,及形成在第二布线层上的金属膜与填充层相连。
图1A到1K为根据本发明的第一实施例的生产多层布线结构的方法的示意图;
图2A到2J为用于描述根据本发明的第二实施例的用于生产多层布线结构的方法的示意图;
图3A到3G为用于描述根据本发明的第三实施例的生产多层布线结构的方法的示意图;
图4示出传统的混合集成电路(多芯片模块:MCM)的结构图;
图5A到5B分别为用在MCM的多层结构中的通孔的结构的示意图;及
图6A到6F为用于简单描述填充通孔的形成过程的示意图。
下面将参考相应的附图对本发明的最佳实施例进行详细的描述。
第一实施例
下面将参考图1A到1K描述本发明的第一实施例。将描述根据本发明的第一实施例的生产多层布线结构的方法。如图1A中所示,在引线框(基片)101上形成绝缘层(第一绝缘层)102,在绝缘层102上形成布线金属层103。正如图1A’中所示,引线框101为由铜形成的金属片制成。图1A和图1B到1E示出沿图1A’的线A-A’的截面示意图。为了形成绝缘层102,由聚酰胺酸构成的层被加热以将其转换为聚酰亚胺层。绝缘层102为具有绝缘性质和抗热性的树脂膜。通过化学镀或溅射的方法形成由铜等构成的布线金属膜103。
如图1B中所示,通过使用由公知的光刻技术形成的保护图形作为掩膜所进行的蚀刻对布线金属层103进行加工图形,以形成下部布线层(第一布线层)103a。同时,在下部布线层103a的需要与引线框101相连的部分形成开口104。
如图1C中所示,到达引线框101的通孔(孔)105形成在绝缘层102的露出开口104底部的区域。通孔105的直径尽量的小于开口104的直径。
如图1D中所示,在通孔的露出引线框101的底部形成填充层106用于填充通孔105。例如,使用引线框101作为一个电极,通过电镀将通孔105的内表面镀上铜而形成填充层106。形成填充层106,以从绝缘层102的表面突出。最好的,填充层106的上部不从下部布线层103a的表面突出。
通孔105的孔径不需要永远比开口104的孔径小。然而,如果在使用引线框作为一个电极通过电镀形成填充层106的过程中通孔105的孔径等于开口104的孔径,当填充层106在电镀生长过程中在开口104的端部与下部布线层103a接触时,会产生异常的电镀生长。
如果如上所述通孔105的孔径小于开口104的孔径,可防止在电镀生长过程中填充层106和开口104的端部的接触。
如图1E中所示,在下部布线层103a上自校准电镀膜(金属膜)107。通过电镀形成铜膜而形成电镀膜107。通过将电镀电极与下部布线层103a相连而进行电镀。当形成电镀膜107时,用电镀膜107填充下部布线层103a中的开口104。其结果,通过填充在开口104中的电镀膜107将下部布线层103a和填充层106彼此相连。
如图1F中所示,在包括电镀膜107的绝缘层102上形成中间绝缘层108。
如图1G中所示,由铜构成的布线金属层109形成在中间绝缘层(第二绝缘层)108上。例如,可通过电镀或溅射形成布线金属膜109。
如图1H所示,通过使用由公知的光刻技术形成的保护图形作为掩膜所进行的蚀刻对布线金属层109进行加工图形,以形成上部布线层(第二布线层)109a。同时,在上部布线层109a的需要与下部布线层103a相连的部分形成开口110。
如图1I中所示,到达下部布线层103a的通孔(孔)111通过激光形成在绝缘层108的露出开口110底部的区域。通孔111的直径尽量的小于开口110的直径。
如图1J中所示,在通孔111的露出下部布线层103a的底部形成填充层112用于填充通孔111。所形成的填充层112从中间绝缘层的表面突出。
如图1K中所示,在上部布线层109a上自校准电镀膜113。通过电镀形成铜膜而形成电镀膜113。通过将电镀电极与上部布线层109a相连而进行电镀。当形成电镀膜113时,用电镀膜113填充上部布线层109a中的开口110。其结果,通过填充在开口110中的电镀膜113将上部布线层109a和填充层112彼此相连。
如上所述,根据本发明的第一实施例,按照电镀或类似的方法,仅通过沉积而形成填充层。在此形成过程中,填充层的上部从通孔伸出一定的程度。
布线层和填充层不直接相连,而是通过电镀膜盖住布线层。
在此方法中,填充层的上部被用于填充布线层开口的电镀膜所覆盖,从而它们与电镀膜相连。电镀膜和填充层的上端彼此被稳定和高可靠地相连。
由于形成电镀膜盖住布线层,电镀膜和布线层被彼此稳定和高可靠地相连。
相应的,布线层和填充层被彼此通过电镀膜被稳定的和可靠地相连。
在布线层、填充层和电镀膜的生产过程中,如果形成填充层从而它们的远端从通孔突出出一定的程度就足够了,而不需要精确的电镀量的控制。不需要另外的过程。为了将填充层与布线层相连,电镀膜被自-校准,不需要复杂的过程。换句话说,对于根据本发明的第一实施例的多层布线结构的生产方法,根据传统的简单的电镀可将填充层和布线层彼此稳定并可靠地连接。
第二实施例
下面将参考图2A到2J对本发明的第二实施例进行描述。
如图2A中所示,制备由绝缘膜构成的片,在片上形成由铜构成的导电膜。至于绝缘膜302,可使用热塑聚亚酰胺。通过在绝缘膜302的表面上形成铜膜而制成导电膜304。为了形成聚亚酰胺膜,加热由聚酰胺酸构成的膜。绝缘膜302为具有绝缘性质和抗热性的树脂膜。
如图2B中所示,通过使用激光在绝缘膜302的预定的部分形成通孔302a。如图2C中所示,在通孔302a中形成填充层303。更具体的,通过使用导电膜304作为电极用电镀在通孔中形成铜部分303a。使用导电膜304作为一个电极通过电镀形成金部分303b以覆盖铜部分303a的表面,从而形成由铜部分和金部分303b所构成的填充层303。
如图2D中所示,用导电膜304形成的绝缘膜302被与引线框301进行结合,从而通过由绝缘膜302所构成的绝缘层302b在引线框301上形成导电膜304。引线框由诸如铜的金属所构成。
在对对应填充层303的部分从上施加压力的同时加热所形成的结构,从而将填充层303和引线框301彼此热结合。如上所述,填充层303的表面被镀上铜。通过热结合,在引线框301中的铜被扩散到金中,从而在引线框301和填充层303的镀金部分之间的结合处形成合金。其结果,填充层和引线框301被更牢固地彼此相连,以增强在填充层303和引线框301之间的连接状态的可靠性。
通过由公知的光刻技术形成的保护图形作为掩膜使用蚀刻加工导电膜304,从而在绝缘层302b上形成布线层304a,如图2E所示。
如图2F中所示,按照上述的相同方法制备由绝缘膜305构成的片,在绝缘膜上形成由铜构成的导电膜307。
如图2G中所示,在绝缘膜305的预定的部分形成通孔305a。如图2H中所示,在通孔305a中形成填充层306。更具体的,通过使用导电膜307作为电极用电镀在通孔中形成铜部分306a。使用导电膜307作为一个电极通过电镀形成金部分306b以覆盖铜部分306a的表面,从而形成由铜部分306a和金部分306b所构成的填充层306。
如图2I中所示,形成有导电膜307的绝缘膜305被与包括布线层304a的绝缘层302b进行结合,从而通过由绝缘膜305所构成的绝缘层305b在布线层304a上形成导电膜307。
通过由公知的光刻技术形成的保护图形作为掩膜用蚀刻加工导电膜307,从而在绝缘层305b上形成布线层307a,如图2J所示。
在对对应填充层306的部分从上施加压力的同时加热所形成的结构,从而将填充层306和布线层304a彼此热结合。如上所述,填充层306的表面被镀上铜。通过热结合,在填充层306中的铜被扩散到金中,从而在布线层304a和填充层306的镀金部分之间的结合处形成合金。其结果,填充层306和布线层304a被更牢固的彼此相连,以增强在填充层306和布线层304a之间的连接状态的可靠性。
通过由公知的光刻技术形成的保护图形作为掩膜用蚀刻加工导电膜307,从而在绝缘层305b上形成布线层307a,如图2J所示。其结果,在金属引线框301上形成多层布线结构。
在此情况下,即使填充层的形成高度发生变化,例如,即使在某一部分的填充层高出其它的部位,通过热结合也可容易的进行平整化,这是由于填充层的上部由具有高可塑性的金属构成。
第三实施例
下面将参考图3A到3G对本发明的第三实施例进行描述。
如图3A所示,在引线框401上形成绝缘层402,绝缘层402具有由导电膜404构成的上表面。引线框由铜等金属构成。绝缘层402为具有绝缘性质和抗热性能的树脂膜,例如聚亚酰胺膜。
如图3B中所示,形成从导电膜404和绝缘层402延伸的通孔402a,以露出引线框401的表面。在导电膜404中的孔略微的大于形成在绝缘层402中的孔。
如图3C中所示,在通孔402a中形成填充层403。每个填充层403具有铜和金的两层的结构。更具体的,通过使用导电膜404作为掩膜的电镀在通孔402a中形成铜部分403a。通过使用导电膜404作为一个电极,通过电镀形成金部分403b,以覆盖铜部分403a的表面。因此,每个填充层都由铜部分403a和金部分403b构成。填充层403的上部从导电膜404的表面突出。
通过由公知的光刻技术形成的保护图形作为掩膜用蚀刻加工导电膜404,从而在绝缘层402上形成布线层404a,如图3D所示。
如图3E中所示,形成具有由导电膜407形成的上表面的绝缘层405。在对对应填充层403的部分施加压力的同时加热所形成的结构,从而填充层403的上部被平整化并与布线层404a热结合。
如上所述,用金镀填充层403的表面。通过上面所述的热结合,通过电镀形成在铜部分403a上的金部分被平整并与形成部分的侧面和布线层404a的通孔402a的端的上表面相结合。同时,形成布线层404a的铜扩散进金,从而在布线层404a和填充层403的镀金部分之间的结合处形成合金。其结果,填充层403和布线层404a被更牢固的连接以提高填充层403和布线层404a之间的连接状态的可靠性。由于填充层403被通过平整它们的上部而与布线层404a相连,从而在不需要精确的电镀量控制的情况下容易的获得平整的状态。
形成从导电膜407绝缘层405延伸的通孔405a,以露出布线层404a的表面。导电膜407中的孔略微大于形成在绝缘层405中的孔。如图3F所示,在通孔405a中形成与填充层403相同结构的填充层406。
通过由公知的光刻技术形成的保护图形作为掩膜用蚀刻加工导电膜407,从而在绝缘层405上形成布线层407a,如图3G所示。
此后,在对对应填充层406的部分从上施加压力的同时加热所形成的结构,从而填充层406的上部被平整化并与布线层407a相结合。另外,正如在第一实施例中所述,布线层407a可与一个电镀电极相连并进行电镀,从而将填充层406和布线层407a彼此相连。
其结果,在金属引线框401上形成多层布线结构。
同样在第三实施例中,即使填充层的形成高度发生变化,例如,即使在某一部分的填充层高出其它的部位,通过热结合也可容易的进行平整化,这是由于填充层的上部由具有高可塑性的金属构成。
由于在通过在布线层和填充层的结合处形成金和铜的合金而将它们彼此相连,从而布线层和填充层的上端被彼此的稳定和高可靠性的相连。所提供的多层布线结构包含通过第一绝缘层形成在基片上的第一布线层,形成在第一布线层上的第二绝缘层,在其预定的位置处具有一个开口,露出第一布线层的上部,由导电材料制成的填充层被用于填充孔,形成在第二绝缘层上的第二布线层,其在形成孔的地方的上部具有一个开口,及通过填充孔在第二布线层上形成的金属膜,从而其与填充层相连。
在此结构中,第二布线层和填充层并不直接彼此接触,而是通过金属膜彼此相连。
根据本发明,所提供的多层布线结构包含:金属基片;形成在基片上的第一绝缘层,在其预定的位置处具有一个开口,露出基片的上部;由导电材料制成的第一填充层被用于填充第一孔;形成在第一绝缘层上的第一布线层,其在形成孔的地方的上部具有一个开口;以及通过填充第一孔在第一布线层上形成的第一金属膜,从而其与第一填充层相连。
在此结构中,填充层和基片相连,第一布线层不直接与填充层接触,而是通过金属膜彼此相连。
因此,根据本发明,即使在第二绝缘层上的填充层的伸出的量发生变化,由于金属膜填充孔,用填充开口金属膜覆盖住填充层的突起。其结果,根据本发明,第二布线层的金属膜的表面被平整。由于第二布线层和填充层被通过金属膜彼此相连,从而它们具有很高的连接的可靠性。
根据本发明,所提供的多层布线结构包含通过第一绝缘层形成在基片上的第一布线层,形成在第一布线层上的第二绝缘层,在其预定的位置处具有一个开口,露出第一布线层的上部,由第一金属和覆盖第一金属的第二金属制成的填充层被用于填充孔,形成在第二绝缘层上的第二布线层覆盖填充层,其中第二金属和形成第一布线层的金属的合金被形成在填充层的下部和第一布线层之间的接触区。
在此结构中,第一布线层和填充层通过所形成的合金彼此相连,且在其间基本上无界面。
根据本发明,所提供的多层布线结构包含形成在金属基片上的绝缘层,具有一个孔,露出基片的表面,由第一和第二金属构成的填充层用于填充孔,及形成在绝缘层上的覆盖填充层的布线层,其中在填充层的下部和基片之间的接触区形成第二金属和形成基片的金属的合金。
在此结构中,通过所形成的合金将基片和填充层彼此相连,并在其间基本上无界面。
因此,根据本发明,第一布线层和填充层被彼此高可靠性的相连。类似的,基片和填充层被彼此高可靠性的相连。由于第一布线层和填充层,及基片和填充层为压缩-结合,即使在填充层形成的部分,第二布线层的表面或布线层的表面也是平整的。
根据本发明,所提供的多层布线结构包含通过第一绝缘层形成在基片上的第一布线层,形成在第一布线层上的第二绝缘层,在其预定的位置处具有第一个开口,露出第一布线层的上部,形成在第二绝缘层上且具有所形成的延续到第一开口的上部的第二开口的第二布线层,由第一和第二金属构成的填充层用于填充第一和第二孔,其中第二金属和形成第一布线层的金属所形成的合金形成在填充层的上部和第二布线层之间的接触区。
在此结构中,通过所形成的合金将第二布线层和填充层相连,并在其间基本上无界面。
因此根据本发明,第二布线层和填充层被彼此高可靠性的相连。由于第二布线层和填充层为压缩-结合,即使在填充层形成部分,第二布线层的表面也是平整的。
根据本发明,所提供的多层布线结构包含:形成在金属基片上并具有露出基片的表面的第一孔的绝缘层;形成在绝缘层上并具有所形成的延续到第一孔的上部的布线层;及由第一和第二金属构成的用于填充第一和第二开口填充层,其中第二金属和形成布线层的金属的合金形成在填充层的上部和布线层之间的接触区。
在此结构中,第二布线层和填充层彼此通过所形成的合金连接,并在其间基本上无界面。
因此,根据本发明,第二布线层和填充层被彼此高可靠性的相连。由于第二布线层和填充层为压缩-结合,第二布线层的表面即使在填充层形成部分也是平整的。
根据本发明,所提供的多层布线结构包含形成在金属基片上并具有露出基片表面的孔的绝缘层,形成在绝缘层上并具有延续到第一孔的上部的第二孔的布线层,及由第一和第二金属构成的用于填充第一和第二孔的填充层,其中第二金属和形成布线层的金属的合金形成在填充层的上部和布线层间的接触区。
在此结构中,布线层和填充层被通过所形成的合金彼此相连,并在其间基本上无界面。
因此,根据本发明,布线层和填充层被彼此高可靠性的相连。由于布线层和填充层为压缩-结合的,布线层的表面即使在填充层形成部分也是平整的。
根据本发明,所提供的生产多层布线结构的方法包含:第一步骤,在基片上通过第一绝缘层形成第一布线层;第二步骤,在第一布线层上通过第二绝缘层形成第二布线层;第三步骤,在第二布线层中形成露出第二绝缘层的开口;第四步骤,在露出开口的第二绝缘层中形成一个孔,露出第一布线层的上部;第五步骤,形成由导电材料构成的用于填充孔的填充层;第六步骤,通过电镀在第二布线层上形成与填充层接触的金属层。
因此,所生产的多层布线结构中,第二布线层和填充层被通过金属膜彼此相连。
根据本发明,所提供的生产多层布线结构的方法包含:第一步骤,在金属基片上通过第一绝缘层形成第一布线层;第二步骤,在第一布线层中形成露出第一绝缘层的开口;第三步骤,在第一绝缘层中形成露出开口的孔,以将基片的上部露出;第四步骤,形成由导电材料制成的填充层以填充孔;第五步骤,在第一布线层上通过电镀形成与填充层接触的金属层。
在此结构中,所生产的多层布线结构中,基片和填充层被通过金属膜彼此相连。
因此,根据本发明,即使第二绝缘层上的填充层的伸出量发生变化,由于金属膜填充孔,用填充开口的金属膜覆盖填充层的突起。其结果,根据本发明,所形成的第二布线层的金属膜的表面是平整的。由于第二布线层和填充层被通过金属膜彼此相连,它们的连接具有高的可靠性。
根据本发明,所提供的生产多层布线结构的方法包含:第一步骤,在基片上通过第一绝缘层形成第一布线层;第二步骤,制备带有导电膜的绝缘膜;第三步骤,在绝缘膜中形成露出导电膜的孔;第四步骤,形成由第一金属和覆盖第一金属的第二金属构成的用于填充孔的填充层;第五步骤,用位于上部的金属膜将绝缘膜固定到第一布线层上,从而填充层与第一布线层的预定的部位接触,以通过由绝缘膜构成的第二绝缘层在第一布线层上形成第二布线层;及第六步骤,通过加热填充层和第一布线层间的接触区到预定的温度从而将它们压缩-结合,从而第一和第二金属彼此扩散,由此在填充层和第一布线层之间的接触区形成第二金属和构成第一布线层的金属的合金。
因此,通过形成多层布线结构从而第一布线层和填充层通过所形成的合金彼此相连,并在第一布线层和填充层之间基本上无界面。
因此,根据本发明,第一布线层和填充层被高可靠性地相连。由于第一布线层和填充层被压缩-结合,第二布线层的表面为平整的。
根据本发明,所提供的多层布线结构的生产方法包含:第一步骤,制备带有导电膜的绝缘膜;第二步骤,在绝缘膜中形成露出导电膜的孔;第三步骤,形成填充孔的由第一金属和覆盖第一金属的第二金属构成的填充层;第四步骤,用位于上部的金属膜将绝缘膜固定到基片上,从而填充层与金属基片的预定的部分相接触,通过由绝缘膜构成的第一绝缘层在基片上形成由导电膜构成的布线层;及第五步骤,通过将填充层和基片之间的接触部分加热到预定的温度而将它们相结合,从而在填充层和基片间的接触区形成第二金属和形成基片的金属的合金。
因此,所形成的多层布线结构中,基片和填充层被通过所形成的合金相连,并且在第一布线层和填充层间基本上无界面存在。
因此,根据本发明,基片和填充层被高可靠性的相连。由于基片和填充层为压缩-结合,布线层的表面为平整的。
根据本发明,还提供一种生产多层布线结构的方法,其包含如下的步骤,第一步骤,在基片上通过第一绝缘层形成第一布线层;第二步骤,在第一布线层上通过绝缘层形成由金属构成的导电膜;第三步骤,形成从导电膜延伸到绝缘膜的孔以露出第一布线层的表面;第四步骤,形成由第一金属和覆盖第一金属的第二金属所构成的填充层,以填充从第一布线层的露出的表面的孔;第五步骤,处理导电膜,以形成第二布线层;及第六步骤,通过将填充层和布线层间的接触区加热到预定的温度,压缩-结合它们,以在填充层和第二布线层间的接触区形成由第二金属和构成第二布线层的金属所形成的合金。
因此,通过所形成的多层布线结构,通过所形成的合金将布线层和填充层彼此连接,并在第一布线层和填充层间基本上无界面。因此,根据本发明,第二布线层和填充层被彼此高度可靠地相连。由于第二布线层和填充层为压缩-结合的,第二布线层的表面是平整的。
根据本发明,所提供的生产多层布线结构的方法包含如下的步骤,第一步骤,在金属基片上通过绝缘层形成导电膜;第二步骤,形成从导电膜到绝缘膜的孔露出基片的表面;第三步骤,形成从基片的露出的表面填充孔的由第一金属和覆盖第一金属的第二金属所构成的填充层;第四步骤,加工导电膜,形成布线层;第五步骤,通过将填充层和布线层间的接触区加热到预定的温度而压缩-结合它们,从而形成在填充层和布线层间的接触区的第二金属和构成布线层的金属的合金。
因此,通过形成多层布线结构,通过所形成的合金将布线层和填充层彼此相连,并在布线层和填充层间基本上无界面。因此,根据本发明,可以高度可靠地将布线层和填充层相连。由于布线层和填充层为压缩-结合,布线层的表面为平整的。
权利要求:

Claims (38)

1.一种多层布线结构,其特征在于包含:
通过第一绝缘层(102)在基片(101)上形成的第一布线层(103a);
形成在所述第一布线层上并在预定的区域具有孔(111)露出所述第一布线层的第二绝缘层(108);
由导电材料构成的用于填充所述孔(111)的填充层(112);
形成在所述第二绝缘层上并在形成所述孔(111)的位置上面具有开口(110)的第二布线层(109a);及
形成在所述第二布线层(109a)上与所述填充层(112)相连的金属膜(113)。
2.根据权利要求1所述的结构,其特征在于形成从所述第二绝缘层的表面突出的所述填充层(112)。
3.一种多层布线结构,其特征在于包含:
金属基片(101);
形成在所述基片上并在预定的区域具有孔(105)露出所述基片的上部的绝缘层(102);
由导电材料构成的用于填充所述孔(105)的填充层(106);
形成在所述绝缘层上并在形成所述孔的位置上面具有开口(104)的布线层(103a);及
形成在所述布线层(103a)上与所述填充层(106)相连的金属膜(107)。
4.根据权利要求3所述的结构,其特征在于所述形成的填充层从所述绝缘层的表面突出。
5.根据权利要求1所述的结构,其特征在于所述开口比所述孔大,且所述孔被设置在所述开口中的区域内。
6.根据权利要求3所述的结构,其特征在于所述开口比所述孔大,且所述孔被设置在所述开口中的区域内。
7.一种多层布线结构,其特征在于包含:
通过第一绝缘层(302b)在基片(301)上形成的第一布线层(304a);
形成在所述第一布线层上并在预定的区域具有孔(305a)露出所述第一布线层(304a)的上部的第二绝缘层(305b);
由第一金属(306a)和第二金属(306b)构成的用于填充所述孔(305a)的填充层(306);
形成在所述第二绝缘层(305b)上并覆盖所述填充层(306)的第二布线层(307a);
其中在所述填充层(306)和所述第一布线层(304a)间的接触区形成所述第二金属和形成所述第一布线层的金属的合金。
8.根据权利要求7所述的结构,其特征在于所述第一布线层由铜构成,所述第二金属为金。
9.根据权利要求7所述的结构,其特征在于形成所述填充层并从所述第二绝缘层的表面突出。
10.一种多层布线结构,其特征在于包含:
形成在金属基片(301)上具有露出所述基片的表面的孔(302a)的绝缘层(302b);
由第一金属(303a)和第二金属(303b)构成的用于填充所述孔(302a)的填充层(303);及
形成在所述绝缘层(302b)上覆盖所述填充层(303)的布线层(304a);
其中所述第二金属和形成所述基片的金属的合金被形成在所述填充层的下部和所述基片之间的接触区。
11.根据权利要求10所述的结构,其特征在于所述基片由铜构成,所述第二金属为金。
12.根据权利要求10所述的结构,其特征在于形成的所述填充层从所述绝缘层的表面突出。
13.一种多层布线结构,其特征在于包含:
通过第一绝缘层(402)形成在基片(401)上的第一布线层(404a);
形成在所述第一布线层(404a)上的第二绝缘层(405),其在预定区域具有露出所述第一布线层(404a)的上部的第一孔;
形成在所述第二绝缘层(405)上的具有延续到所述第一孔的上部的第二开口的第二布线层(407);及
用由第一金属(406a)和第二金属(406b)形成以填充所述第一和第二孔的填充层(406);
其中在所述填充层和所述第二布线层之间的接触区形成由所述第二金属和形成所述第一布线层的金属构成的合金。
14.根据权利要求13所述的结构,其特征在于:
所述第二布线层由铜构成及
所述第二金属为金。
15.一种多层布线结构,其特征在于包含:
形成在金属基片(401)上并具有露出所述基片的表面的第一孔(402a)的布线层(402);
形成在所述绝缘层(402)上的具有延续到所述第一孔(402a)的上部的第二开口的布线层(404);及
用由第一金属(403a)和第二金属(403b)形成用于填充所述第一和第二孔的填充层(403);
其中在所述填充层和所述布线层之间的接触区形成由所述第二金属和形成所述布线层的金属构成的合金。
16.根据权利要求15所述的结构,其特征在于:
所述布线层由铜构成,及
所述第二金属为金。
17.一种生产多层布线结构的方法,其特征在于包含如下的步骤:
第一步骤,在基片(101)上通过第一绝缘层(102)形成第一布线层(103a);
第二步骤,在所述第一布线层(103a)上通过第二绝缘层(108)形成第二布线层(109a);
第三步骤,在所述第二布线层(109a)中形成露出所述第二绝缘层(108a)的开口(110);
第四步骤,在露出所述开口(110)的所述第二绝缘层中形成一个孔(111),露出所述第一布线层(103a)的上部;
第五步骤,形成由导电材料构成的用于填充所述孔(111)的填充层(112);
第六步骤,在所述第二布线层(109a)上形成与所述填充层(112)接触的金属层(113)。
18.根据权利要求17所述的方法,其特征在于所述金属膜是通过电镀使用所述第二布线层作为电极而形成的。
19.根据权利要求17所述的方法,其特征在于还包含如下的步骤:制备由导电膜形成的绝缘膜;通过位于上部的所述导电膜将所述绝缘膜固定到所述基片或所述第一布线层,从而包含所述导电膜的所述第一布线层通过包含所述绝缘膜的所述第一绝缘层形成在所述基片上,或包含所述导电膜的所述第二布线层通过包含所述绝缘膜的所述第二绝缘层形成在所述第一布线层上。
20.一种生产多层布线结构的方法,其特征在于包含如下的步骤:
第一步骤,在金属基片(101)上通过绝缘层(102)形成布线层(103(103a));
第二步骤,在所述布线层(103a)中形成露出所述绝缘层的开口(104);
第三步骤,在所述绝缘层(102)中形成露出所述开口(104)的孔(105),以将所述基片(101)的上部露出;
第四步骤,形成由导电材料制成的填充层(106)以填充所述孔(105);
第五步骤,在所述布线层(103a)上形成与所述填充层(106)接触的金属层(107)。
21.根据权利要求20所述的方法,其特征在于通过电镀使用所述布线层作为电极形成所述金属膜。
22.根据权利要求20所述的方法,其特征在于还包含如下步骤:
制备由导电膜形成的绝缘膜;通过位于上部的所述导电膜将所述绝缘膜固定到所述基片,从而包含所述导电膜的所述布线层通过包含所述绝缘膜的所述绝缘层形成在所述基片上。
23.根据权利要求17所述的方法,其特征在于所述孔的直径小于所述开口的直径。
24.根据权利要求20所述的方法,其特征在于所述孔的直径小于所述开口的直径。
25.一种生产多层布线层的方法,其特征在于包含:
第一步骤,在基片上(301)通过第一绝缘层(302b)形成第一布线层(304a(304));
第二步骤,制备带有由金属构成的导电膜(307)的绝缘膜(305);
第三步骤,在所述绝缘膜(305)中形成露出所述导电膜的孔(305a);
第四步骤,形成由第一金属(306a)和覆盖所述第一金属的第二金属(306b)构成的用于填充所述孔的填充层(306);
第五步骤,用位于上部的所述导电膜(307)将所述绝缘膜固定到所述第一布线层(304a)上,从而所述填充层(306)与所述第一布线层(304a)的预定的部位接触,以通过由所述绝缘膜(305)构成的第二绝缘层(305b)在所述第一布线层(304a)上形成第二布线层(307a);及
第六步骤,通过加热所述填充层(306)和所述第一布线层(304a)间的接触区到预定的温度从而将它们压缩-结合,由此在所述填充层(306)和所述第一布线层(304a)之间的接触区形成所述第二金属和构成所述第一布线层的金属的合金。
26.根据权利要求25所述的方法,其特征在于第五和第六步骤同时进行。
27.一种生产多层布线结构的方法,其特征在于包含如下的步骤:
第一步骤,用由金属构成的导电膜(304)制备绝缘膜(302);
第二步骤,在所述绝缘膜(302)中形成露出所述导电膜的孔(302a);
第三步骤,形成填充所述孔(302a)的由第一金属(303a)和覆盖所述第一金属的第二金属(303b)构成的填充层(303);
第四步骤,用位于上部的所述导电膜(304)将所述绝缘膜(302)固定到所述基片(301)上,从而所述填充层(303)与所述金属基片(301)的预定的部分相接触,通过由所述绝缘膜(302)构成的绝缘层在所述基片(301)上形成由所述导电膜构成的布线层(304a);及
第五步骤,通过将所述填充层(303)和所述基片(301)之间的接触部分加热到预定的温度而将它们相结合,从而在所述填充层(303)和所述基片(301)间的接触区形成由所述第二金属(303b)和形成所述基片的金属的合金。
28.根据权利要求27所述的方法,其特征在于同时进行第四和第五步骤。
29.根据权利要求25所述的方法,其特征在于所述第一布线层由铜构成,所述第二金属为金。
30.根据权利要求27所述的方法,其特征在于所述基片由铜构成,所述第二金属为金。
31.根据权利要求25所述的方法,其特征在于形成从绝缘层的表面突出的所述填充层,其中所述的绝缘层在形成填充层的地方形成有所述孔。
32.根据权利要求20所述的方法,其特征在于所述形成的填充层从绝缘层的表面突出,其中所述的绝缘层在形成所述填充层的地方形成有所述孔。
33.根据权利要求25所述的方法,其特征在于所述形成的填充层从绝缘层的表面突出,其中所述的绝缘层在形成所述填充层的地方形成有所述孔。
34. 根据权利要求27所述的方法,其特征在于所述形成的填充层从绝缘层的表面突出,其中所述的绝缘层在形成所述填充层的地方形成有所述孔。
35.一种生产多层布线结构的方法,其特征在于包含如下的步骤:
第一步骤,在基片(401)上通过第一绝缘层(402)形成第一布线层(404);
第二步骤,在所述第一布线层(404)上通过绝缘层(405)形成由金属构成的导电膜(407);
第三步骤,形成从所述导电膜(407)延伸到所述绝缘膜(405)的孔以露出所述第一布线层的表面;
第四步骤,形成由第一金属(406a)和覆盖所述第一金属(406a)的第二金属(406b)所构成的填充层(406),以填充从所述第一布线层的露出的表面的孔;
第五步骤,处理所述导电膜(407),以形成第二布线层(407a);
及第六步骤,通过将所述填充层(406)和所述第二布线层(407a)间的接触区加热到预定的温度,压缩-结合它们,以在所述填充层(406)和所述第二布线层(407a)间的接触区形成由所述第二金属(406b)和构成所述第二布线层(407a)的金属所形成的合金。
36.根据权利要求35所述的方法,其特征在于所述第二布线层由铜构成,且所述第二金属为金。
37.一种生产多层布线结构的方法,其特征在于包含如下的步骤:
第一步骤,在金属基片(401)上通过绝缘层(402)形成导电膜(404);
第二步骤,形成从所述导电膜(404)到所述绝缘膜(402)的孔(402a)露出所述基片的表面;
第三步骤,形成从所述基片(401)的露出的表面填充所述孔(402a)的由第一金属(403a)和覆盖所述第一金属(403a)的第二金属(403b)所构成的填充层(403);
第四步骤,加工所述导电膜(404),形成布线层(404a);
第五步骤,通过将所述填充层(403)和所述布线层(404a)间的接触区加热到预定的温度而压缩-结合它们,从而形成在所述填充层(403)和所述布线层(404a)间的接触区的所述第二金属(403b)与构成布线层的金属的合金。
38.根据权利要求37所述的方法,其特征在于所述基片由铜构成,所述第二金属为金。
CNB991194543A 1998-09-25 1999-09-27 多层布线结构及其制造方法 Expired - Fee Related CN1154185C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP271239/1998 1998-09-25
JP27123998A JP3169907B2 (ja) 1998-09-25 1998-09-25 多層配線構造およびその製造方法
JP271239/98 1998-09-25

Publications (2)

Publication Number Publication Date
CN1249537A true CN1249537A (zh) 2000-04-05
CN1154185C CN1154185C (zh) 2004-06-16

Family

ID=17497302

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991194543A Expired - Fee Related CN1154185C (zh) 1998-09-25 1999-09-27 多层布线结构及其制造方法

Country Status (6)

Country Link
US (2) US6274404B1 (zh)
EP (1) EP0989610A3 (zh)
JP (1) JP3169907B2 (zh)
KR (1) KR100341153B1 (zh)
CN (1) CN1154185C (zh)
TW (1) TW451262B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336425C (zh) * 2003-06-11 2007-09-05 三洋电机株式会社 混合集成电路装置
CN101989645A (zh) * 2009-07-30 2011-03-23 索尼公司 制造电路板的方法以及电路板
CN106783634A (zh) * 2016-12-26 2017-05-31 通富微电子股份有限公司 一种扇出封装器件及其封装方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US7173336B2 (en) * 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP3840921B2 (ja) * 2001-06-13 2006-11-01 株式会社デンソー プリント基板のおよびその製造方法
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
JP4283514B2 (ja) * 2002-09-24 2009-06-24 株式会社日立製作所 電子回路装置
JP2005191148A (ja) * 2003-12-24 2005-07-14 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
TWI280657B (en) * 2004-05-28 2007-05-01 Sanyo Electric Co Circuit device
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
US8436250B2 (en) * 2006-11-30 2013-05-07 Sanyo Electric Co., Ltd. Metal core circuit element mounting board
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US8138607B2 (en) * 2009-04-15 2012-03-20 International Business Machines Corporation Metal fill structures for reducing parasitic capacitance
US20110048505A1 (en) * 2009-08-27 2011-03-03 Gabriela Bunea Module Level Solution to Solar Cell Polarization Using an Encapsulant with Opened UV Transmission Curve
US8377738B2 (en) 2010-07-01 2013-02-19 Sunpower Corporation Fabrication of solar cells with counter doping prevention
JP5848976B2 (ja) * 2012-01-25 2016-01-27 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
JP2013153068A (ja) 2012-01-25 2013-08-08 Shinko Electric Ind Co Ltd 配線基板、発光装置及び配線基板の製造方法
JP6096413B2 (ja) 2012-01-25 2017-03-15 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
US9812590B2 (en) 2012-10-25 2017-11-07 Sunpower Corporation Bifacial solar cell module with backside reflector
US9035172B2 (en) 2012-11-26 2015-05-19 Sunpower Corporation Crack resistant solar cell modules
US8796061B2 (en) 2012-12-21 2014-08-05 Sunpower Corporation Module assembly for thin solar cells
US9685571B2 (en) 2013-08-14 2017-06-20 Sunpower Corporation Solar cell module with high electric susceptibility layer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072253A (ja) 1983-09-28 1985-04-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63274199A (ja) 1987-05-06 1988-11-11 Hitachi Ltd 多層配線の形成方法
JPH01287992A (ja) 1988-05-13 1989-11-20 Ngk Spark Plug Co Ltd 低温焼結多層セラミック基板
US5089881A (en) * 1988-11-03 1992-02-18 Micro Substrates, Inc. Fine-pitch chip carrier
US5053921A (en) 1989-05-15 1991-10-01 Rogers Corporation Multilayer interconnect device and method of manufacture thereof
JP2773366B2 (ja) * 1990-03-19 1998-07-09 富士通株式会社 多層配線基板の形成方法
US5116463A (en) 1991-06-19 1992-05-26 Microelectroncs And Computer Technology Corporation Detecting completion of electroless via fill
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06318669A (ja) 1993-05-07 1994-11-15 Shinko Electric Ind Co Ltd 多層リードフレームおよび半導体パッケージ
JPH06346240A (ja) * 1993-06-11 1994-12-20 Kawasaki Steel Corp 薄膜の形成方法
DE69416200T2 (de) * 1993-06-16 1999-06-02 Nitto Denko Corp Sondenkonstruktion
US5841190A (en) * 1995-05-19 1998-11-24 Ibiden Co., Ltd. High density multi-layered printed wiring board, multi-chip carrier and semiconductor package
US5798568A (en) * 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
JP2000031336A (ja) 1998-07-08 2000-01-28 Dainippon Printing Co Ltd 半導体パッケージ用部材及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336425C (zh) * 2003-06-11 2007-09-05 三洋电机株式会社 混合集成电路装置
CN101989645A (zh) * 2009-07-30 2011-03-23 索尼公司 制造电路板的方法以及电路板
CN106783634A (zh) * 2016-12-26 2017-05-31 通富微电子股份有限公司 一种扇出封装器件及其封装方法
CN106783634B (zh) * 2016-12-26 2019-09-20 通富微电子股份有限公司 一种扇出封装器件及其封装方法

Also Published As

Publication number Publication date
TW451262B (en) 2001-08-21
EP0989610A3 (en) 2003-11-12
JP2000100989A (ja) 2000-04-07
EP0989610A2 (en) 2000-03-29
JP3169907B2 (ja) 2001-05-28
KR100341153B1 (ko) 2002-06-20
CN1154185C (zh) 2004-06-16
US20010038149A1 (en) 2001-11-08
US6274404B1 (en) 2001-08-14
US6351026B2 (en) 2002-02-26
KR20000023423A (ko) 2000-04-25

Similar Documents

Publication Publication Date Title
CN1154185C (zh) 多层布线结构及其制造方法
CN1197136C (zh) 引线框架和引线框架的制造方法
CN1264214C (zh) 具有埋置电容器的电子封装及其制造方法
CN1505147A (zh) 电子部件封装结构和生产该结构的方法
CN1929123A (zh) 多层配线基板及其制造方法
CN1697163A (zh) 布线板及使用该板的半导体封装
CN1577813A (zh) 电路模块及其制造方法
CN101066004A (zh) 具有被导电材料填充的通孔的基板的制造方法
CN1503359A (zh) 电子元件封装结构及制造该电子元件封装结构的方法
CN1734756A (zh) 电子回路装置
CN1725466A (zh) 垫重分布层与铜垫重分布层的制造方法
CN1579020A (zh) 半导体器件及其制造方法
CN1716580A (zh) 电路装置及其制造方法
CN1185913C (zh) 带有凸块的布线电路板及其制造方法
CN1933697A (zh) 多层配线基板及其制造方法
CN1672473A (zh) 制造有内置器件的基板的方法、有内置器件的基板、制造印刷电路板的方法和印刷电路板
CN1758431A (zh) 晶背上具有整合散热座的晶圆级封装以及晶片的散热方法
CN1956158A (zh) 焊料凸块的制造方法、中间结构
CN1301542C (zh) 半导体晶片、半导体装置及其制造方法、电路基板及电子机器
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
CN1282242C (zh) 芯片比例封装及其制造方法
CN1449233A (zh) 印刷电路板条的电镀设计方法及半导体芯片封装制造方法
CN1725462A (zh) 半导体器件及半导体器件的制造方法
CN1933117A (zh) 不具核心介电层的芯片封装体制程
CN1630072A (zh) 半导体装置及其制造方法、电路基板和电子机器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.; CO., LTD. FUCHIGAMI

Free format text: FORMER OWNER: NEC COMPUND SEMICONDUCTOR DEVICES CO LTD; CO., LTD. FUCHIGAMI MIRCO

Effective date: 20060512

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20060512

Address after: Kanagawa

Co-patentee after: FUCHIGAMI MICRO CO.,LTD.

Patentee after: NEC ELECTRONICS Corp.

Address before: Kanagawa, Japan

Co-patentee before: FUCHIGAMI MICRO CO.,LTD.

Patentee before: NEC Compound Semiconductor Devices, Ltd.

C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Co-patentee after: FUCHIGAMI MICRO CO.,LTD.

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa

Co-patentee before: FUCHIGAMI MICRO CO.,LTD.

Patentee before: NEC ELECTRONICS Corp.

ASS Succession or assignment of patent right

Owner name: MOLEX KIIRE CO., LTD.

Free format text: FORMER OWNER: FUCHIGAMI MIRCO CO., LTD.

Effective date: 20150731

Owner name: MOLEX INCORPORATED

Free format text: FORMER OWNER: MOLEX KIIRE CO., LTD.

Effective date: 20150731

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150731

Address after: Kanagawa

Patentee after: Renesas Electronics Corp.

Patentee after: Molex Inc.

Address before: Kanagawa

Patentee before: Renesas Electronics Corp.

Patentee before: MOLEX KIIRE Co.,Ltd.

Effective date of registration: 20150731

Address after: Kanagawa

Patentee after: Renesas Electronics Corp.

Patentee after: MOLEX KIIRE Co.,Ltd.

Address before: Kanagawa

Patentee before: Renesas Electronics Corp.

Patentee before: FUCHIGAMI MICRO CO.,LTD.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040616

Termination date: 20170927