JPH06318669A - 多層リードフレームおよび半導体パッケージ - Google Patents
多層リードフレームおよび半導体パッケージInfo
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Abstract
(57)【要約】
【目的】 多ピン化が容易で、かつインピーダンスマッ
チングが容易に図れる。 【構成】 単層リードフレーム２１と、単層リードフレ
ーム２１の、半導体素子２９が搭載されるインナー側に
積層され、搭載される半導体素子２９と電気的に接続さ
れる端子部を有し、かつ単層リードフレーム２１のイン
ナーリード２３に導通がとられる多層回路基板２５とを
具備し、該多層回路基板２５が、ビア付きフィルム１２
が２層以上の多層に積層され、各フィルム表面に銅箔に
より形成された回路パターンがビア１３により導通をと
られた多層回路基板に形成されている。
チングが容易に図れる。 【構成】 単層リードフレーム２１と、単層リードフレ
ーム２１の、半導体素子２９が搭載されるインナー側に
積層され、搭載される半導体素子２９と電気的に接続さ
れる端子部を有し、かつ単層リードフレーム２１のイン
ナーリード２３に導通がとられる多層回路基板２５とを
具備し、該多層回路基板２５が、ビア付きフィルム１２
が２層以上の多層に積層され、各フィルム表面に銅箔に
より形成された回路パターンがビア１３により導通をと
られた多層回路基板に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は多層リードフレームおよ
び半導体パッケージに関する。
び半導体パッケージに関する。
【０００２】
【従来の技術】信号層、電源プレーン、接地プレーンを
ポリイミド等の絶縁性フィルムを介在させて積層した多
層リードフレームが知られている。また半導体素子を搭
載するパッケージでは電気的特性に優れるセラミックパ
ッケージが知られている。
ポリイミド等の絶縁性フィルムを介在させて積層した多
層リードフレームが知られている。また半導体素子を搭
載するパッケージでは電気的特性に優れるセラミックパ
ッケージが知られている。
【０００３】
【発明が解決しようとする課題】前記多層リードフレー
ムでは、パッケージ内に信号層と別に面積の大きな電源
層と接地層をもっているため、信号層に対してはストリ
ップラインとしてクロストークを抑えられるうえ、電源
系に対してはインダクタンスが低いためバウンスと呼ば
れる一種の電源雑音を小さくできるメリットがある。し
かしながら昨今では、クロック周波数が数ＧＨｚ以上、
あるいは立ち上がり時間が１ｎｓ以下のデバイスが出現
しており、このような超高速、超高周波数のデバイスに
対しては、上記多層のリードフレームであっても、信号
の反射やロスにより信号が通らず、またクロストークが
大きくなって使用できないという問題点がある。上記の
ように、クロック周波数が数ＧＨｚ以上という超高周波
数のデバイスでは、インピーダンスのマッチングがとれ
ないと使用できないが、基本的に、通常のリードフレー
ムでは、インナーリードとアウターリードの幅を同じく
することは強度上の点で難点があり、インピーダンス制
御（Ｚｏ＝５０オーム）をすることは非常に難しい。こ
のため、上記の超高速、超高周波数のデバイスでは、電
気的特性に優れるセラミックパッケージを用いるしかな
かったが、セラミックパッケージでは高価であると共
に、メタライズ配線パターンによるため、多ピン化に限
界があるという問題点があった。
ムでは、パッケージ内に信号層と別に面積の大きな電源
層と接地層をもっているため、信号層に対してはストリ
ップラインとしてクロストークを抑えられるうえ、電源
系に対してはインダクタンスが低いためバウンスと呼ば
れる一種の電源雑音を小さくできるメリットがある。し
かしながら昨今では、クロック周波数が数ＧＨｚ以上、
あるいは立ち上がり時間が１ｎｓ以下のデバイスが出現
しており、このような超高速、超高周波数のデバイスに
対しては、上記多層のリードフレームであっても、信号
の反射やロスにより信号が通らず、またクロストークが
大きくなって使用できないという問題点がある。上記の
ように、クロック周波数が数ＧＨｚ以上という超高周波
数のデバイスでは、インピーダンスのマッチングがとれ
ないと使用できないが、基本的に、通常のリードフレー
ムでは、インナーリードとアウターリードの幅を同じく
することは強度上の点で難点があり、インピーダンス制
御（Ｚｏ＝５０オーム）をすることは非常に難しい。こ
のため、上記の超高速、超高周波数のデバイスでは、電
気的特性に優れるセラミックパッケージを用いるしかな
かったが、セラミックパッケージでは高価であると共
に、メタライズ配線パターンによるため、多ピン化に限
界があるという問題点があった。
【０００４】そこで、本発明は上記問題点を解決すべく
なされたものであり、その目的とするところは、比較的
安価に形成できると共に、インピーダンスマッチングが
容易に行え、超高速、超高周波数のデバイスを搭載可能
となる多層リードフレームおよび多層パッケージを提供
するにある。
なされたものであり、その目的とするところは、比較的
安価に形成できると共に、インピーダンスマッチングが
容易に行え、超高速、超高周波数のデバイスを搭載可能
となる多層リードフレームおよび多層パッケージを提供
するにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、単層リードフレ
ームと、該単層リードフレームの、半導体素子が搭載さ
れるインナー側に積層され、前記搭載される半導体素子
と電気的に接続される端子部を有し、かつ前記単層リー
ドフレームのアウターリードに導通がとられる多層回路
基板とを具備し、該多層回路基板が、ビア付きフィルム
が２層以上の多層に積層され、各フィルム表面に銅箔に
より形成された回路パターンが前記ビアにより導通をと
られた多層回路基板であることを特徴としている。前記
多層回路基板の回路パターンは、信号層の他、電源層お
よび／または接地層を含ませると好適である。また本発
明では、上面に回路パターンが形成され、該回路パター
ンにアウターリードが接続されたメタルコアパッケージ
と、該メタルコアパッケージの、半導体素子が搭載され
るインナー側に積層され、前記搭載される半導体素子と
電気的に接続される端子部を有し、かつメタルコアパッ
ケージに導通がとられる多層回路基板とを具備し、該多
層回路基板が、ビア付きフィルムが２層以上の多層に積
層され、各フィルム表面に銅箔により形成された回路パ
ターンが前記ビアにより導通をとられた多層回路基板で
あることを特徴としている。上記多層回路基板の回路パ
ターンは、信号層の他、電源層および／または接地層を
含ませると好適である。
するため次の構成を備える。すなわち、単層リードフレ
ームと、該単層リードフレームの、半導体素子が搭載さ
れるインナー側に積層され、前記搭載される半導体素子
と電気的に接続される端子部を有し、かつ前記単層リー
ドフレームのアウターリードに導通がとられる多層回路
基板とを具備し、該多層回路基板が、ビア付きフィルム
が２層以上の多層に積層され、各フィルム表面に銅箔に
より形成された回路パターンが前記ビアにより導通をと
られた多層回路基板であることを特徴としている。前記
多層回路基板の回路パターンは、信号層の他、電源層お
よび／または接地層を含ませると好適である。また本発
明では、上面に回路パターンが形成され、該回路パター
ンにアウターリードが接続されたメタルコアパッケージ
と、該メタルコアパッケージの、半導体素子が搭載され
るインナー側に積層され、前記搭載される半導体素子と
電気的に接続される端子部を有し、かつメタルコアパッ
ケージに導通がとられる多層回路基板とを具備し、該多
層回路基板が、ビア付きフィルムが２層以上の多層に積
層され、各フィルム表面に銅箔により形成された回路パ
ターンが前記ビアにより導通をとられた多層回路基板で
あることを特徴としている。上記多層回路基板の回路パ
ターンは、信号層の他、電源層および／または接地層を
含ませると好適である。
【０００６】
【作用】本発明に係る多層リードフレームおよび半導体
パッケージによれば、比較的安価に提供できるだけでな
く、多ピン化が容易に図れ、インピーダンスのマッチン
グが容易にとれることから超高速、超高周波数のデバイ
ス用に用いることができる。
パッケージによれば、比較的安価に提供できるだけでな
く、多ピン化が容易に図れ、インピーダンスのマッチン
グが容易にとれることから超高速、超高周波数のデバイ
ス用に用いることができる。
【０００７】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１は、本発明で基本的に用い
るビア付きフィルム１０を示す。このビア付きフィルム
１０は、熱可塑性のポリイミドフィルム１１にエキシマ
レーザー等により、微細なスルーホールを開口し、一方
の面に銅箔１２を加圧加熱することによって貼着し、電
解銅めっきを行って、スルーホール開口部の銅箔上に銅
を盛り上げ、スルーホール内に銅を充填してビア１３を
形成する。ビア１３の上面はポリイミドフィルム１１の
他方の面側に若干突出して形成される。熱可塑性のポリ
イミドフィルム１１は加熱することによって粘着性を帯
び、複数枚重ねて加熱、加圧することによって積層が可
能となる。スルーホールは最小５０μｍピッチ程度の微
細なパターンに形成でき、またスルーホールの孔径も数
μｍのものが可能なので、微細パターンのビア１３を形
成できる。また、ポリイミドフィルム１１は数１０〜数
１００μｍの任意の厚さのものが使用できる。図２は他
面側に回路パターンを形成したビア付きフィルム１０を
示す。このビア付きフィルム１０は、上記のようにビア
を形成したポリイミドフィルム１１の他面側に銅箔を貼
着し、この銅箔をエッチング加工して回路パターン（信
号層）１４を形成したものである。
づいて詳細に説明する。図１は、本発明で基本的に用い
るビア付きフィルム１０を示す。このビア付きフィルム
１０は、熱可塑性のポリイミドフィルム１１にエキシマ
レーザー等により、微細なスルーホールを開口し、一方
の面に銅箔１２を加圧加熱することによって貼着し、電
解銅めっきを行って、スルーホール開口部の銅箔上に銅
を盛り上げ、スルーホール内に銅を充填してビア１３を
形成する。ビア１３の上面はポリイミドフィルム１１の
他方の面側に若干突出して形成される。熱可塑性のポリ
イミドフィルム１１は加熱することによって粘着性を帯
び、複数枚重ねて加熱、加圧することによって積層が可
能となる。スルーホールは最小５０μｍピッチ程度の微
細なパターンに形成でき、またスルーホールの孔径も数
μｍのものが可能なので、微細パターンのビア１３を形
成できる。また、ポリイミドフィルム１１は数１０〜数
１００μｍの任意の厚さのものが使用できる。図２は他
面側に回路パターンを形成したビア付きフィルム１０を
示す。このビア付きフィルム１０は、上記のようにビア
を形成したポリイミドフィルム１１の他面側に銅箔を貼
着し、この銅箔をエッチング加工して回路パターン（信
号層）１４を形成したものである。
【０００８】図３は多層リードフレーム２０の一実施例
を示す。２１は単層リードフレームであり、ステージ２
２、インナーリード２３、アウターリード２４を有する
通常のリードフレーム形状に形成されている。なお、ス
テージ２２は形成しなくともよい。２５は多層回路基板
部であり、ステージ２２を跨いで、ステージ２２、イン
ナーリード２３上に適宜な接着剤により固定されてい
る。多層回路基板２５は３層に形成され、図４に示すよ
うに、最上層の表面に銅箔により信号層２６が所定のパ
ターンに形成され、中間層の表面に銅箔により電源層２
７が形成され、最下層の表面に銅箔により接地層２８が
形成されている。半導体素子２９は最上層のビア付きフ
ィルム上に搭載可能になっている。前記の信号層２６
は、搭載される半導体素子２９を囲む所定のパターンに
形成され、そのパターンと半導体素子２９とがワイヤに
より接続される。あるいは半導体素子は上記パターン上
に一括ボンディングして接続するようにすることもでき
る。信号層２６はビア１３によりインナーリード２３に
電気的に接続される。このビア１３に対して、電源層２
７、接地層２８がビア１３を避けて形成されることはい
うまでもない。また電源層２７、接地層２８もビア１３
を介してインナーリード２３の所定のラインに接続され
ている。多層回路基板２５は、図１、図２に示すビア付
きフィルム１０を上下のビア１３、１３が当接するよう
にして重ね合わせ、加熱、加圧して形成されている。ビ
ア付きフィルム１０を上記のようにして重ね合わせ、加
熱、加圧すると、熱可塑性のポリイミドフィルム１１が
軟化し、上下のビア１３、１３が確実に当接した状態で
接合できる。上下のビア１３、１３は単に当接している
状態であるが、ポリイミドフィルム１１の熱収縮が加わ
ることから強固に当接し、電気的導通が確実に確保され
る。
を示す。２１は単層リードフレームであり、ステージ２
２、インナーリード２３、アウターリード２４を有する
通常のリードフレーム形状に形成されている。なお、ス
テージ２２は形成しなくともよい。２５は多層回路基板
部であり、ステージ２２を跨いで、ステージ２２、イン
ナーリード２３上に適宜な接着剤により固定されてい
る。多層回路基板２５は３層に形成され、図４に示すよ
うに、最上層の表面に銅箔により信号層２６が所定のパ
ターンに形成され、中間層の表面に銅箔により電源層２
７が形成され、最下層の表面に銅箔により接地層２８が
形成されている。半導体素子２９は最上層のビア付きフ
ィルム上に搭載可能になっている。前記の信号層２６
は、搭載される半導体素子２９を囲む所定のパターンに
形成され、そのパターンと半導体素子２９とがワイヤに
より接続される。あるいは半導体素子は上記パターン上
に一括ボンディングして接続するようにすることもでき
る。信号層２６はビア１３によりインナーリード２３に
電気的に接続される。このビア１３に対して、電源層２
７、接地層２８がビア１３を避けて形成されることはい
うまでもない。また電源層２７、接地層２８もビア１３
を介してインナーリード２３の所定のラインに接続され
ている。多層回路基板２５は、図１、図２に示すビア付
きフィルム１０を上下のビア１３、１３が当接するよう
にして重ね合わせ、加熱、加圧して形成されている。ビ
ア付きフィルム１０を上記のようにして重ね合わせ、加
熱、加圧すると、熱可塑性のポリイミドフィルム１１が
軟化し、上下のビア１３、１３が確実に当接した状態で
接合できる。上下のビア１３、１３は単に当接している
状態であるが、ポリイミドフィルム１１の熱収縮が加わ
ることから強固に当接し、電気的導通が確実に確保され
る。
【０００９】上記実施例によれば、信号層２６は銅箔を
エッチング加工して形成しているので、多ピン化が可能
となる。また信号層２６のリードの幅をほぼ同一幅に形
成でき、該信号層２６の幅、ポリイミドフィルム１１の
厚さ、ビア１３のピッチを調整することにより、インピ
ーダンス（Ｚｏ＝５０オーム）のマッチングを容易にと
ることができ、高速、高周波数のデバイスに対応でき
る。また信号層２６、電源層２７、接地層２８の３層に
形成しているので、前記した従来の３層リードフレーム
の優れた電気的特性をそのまま有する。上記実施例で
は、３層の多層回路基板に形成したが、信号層２６と電
源層２７の２層のもの、信号層２６と接地層２８の２層
のものにも形成できる。また４層以上の多層のもの、例
えば上記実施例において電源層を２層設けた４層のもの
に形成できる。この多層リードフレームによれば、電位
が５Ｖと３Ｖが混在した半導体素子に対応できる。ある
いは、入力バッファと出力バッファのグランドを別個に
して接地層を２層設けるなどすることができる。さらに
信号層／接地層／信号層／接地層／電源層の５層等、任
意の多層に形成でき、より多機能、高機能化を図ること
ができる。この場合において、図５に示すように、多層
回路基板２５の任意位置に、信号層２６が上下の接地層
２８、２８および信号層２６を挾む左右のビア１３によ
り断面矩形の擬似同軸構造を容易に形成できる。このよ
うに擬似同軸構造をとることにより、クロストークが効
果的に抑えられ、より高速、高周波数のデバイスに対応
可能となる。
エッチング加工して形成しているので、多ピン化が可能
となる。また信号層２６のリードの幅をほぼ同一幅に形
成でき、該信号層２６の幅、ポリイミドフィルム１１の
厚さ、ビア１３のピッチを調整することにより、インピ
ーダンス（Ｚｏ＝５０オーム）のマッチングを容易にと
ることができ、高速、高周波数のデバイスに対応でき
る。また信号層２６、電源層２７、接地層２８の３層に
形成しているので、前記した従来の３層リードフレーム
の優れた電気的特性をそのまま有する。上記実施例で
は、３層の多層回路基板に形成したが、信号層２６と電
源層２７の２層のもの、信号層２６と接地層２８の２層
のものにも形成できる。また４層以上の多層のもの、例
えば上記実施例において電源層を２層設けた４層のもの
に形成できる。この多層リードフレームによれば、電位
が５Ｖと３Ｖが混在した半導体素子に対応できる。ある
いは、入力バッファと出力バッファのグランドを別個に
して接地層を２層設けるなどすることができる。さらに
信号層／接地層／信号層／接地層／電源層の５層等、任
意の多層に形成でき、より多機能、高機能化を図ること
ができる。この場合において、図５に示すように、多層
回路基板２５の任意位置に、信号層２６が上下の接地層
２８、２８および信号層２６を挾む左右のビア１３によ
り断面矩形の擬似同軸構造を容易に形成できる。このよ
うに擬似同軸構造をとることにより、クロストークが効
果的に抑えられ、より高速、高周波数のデバイスに対応
可能となる。
【００１０】図６は多層リードフレーム２０の他の実施
例を示す。２１は単層リードフレームであり、ステージ
２２、インナーリード２３、アウターリード２４を有す
る通常のリードフレーム形状に形成されている。２５は
多層回路基板であり、ステージ２２近傍のインナーリー
ド２３上に搭載される。１１、１１はポリイミドフィル
ム、２６は最上面に形成した信号層、２７は中間層に形
成した電源層、２８は下面に形成した接地層である。上
記の多層回路基板２５は、素子搭載部２２を囲む枠状に
形成され、その内壁側に半導体素子２９とワイヤにより
接続される、接地層２８の部位（端子）、電源層２７の
部位（端子）、信号層２６の部位（端子）が階段状に露
出する構造となっている。接地層２８はインナーリード
２３の接地ラインに接合され、電源層２７は適宜個数の
ビア１３を介してインナーリード２３の電源ラインに接
続され、信号層２６もビア１３を介してインナーリード
２３の信号ラインに接続されている。本実施例でも図１
に示す多層リードフレーム２０と同様に優れた電気的特
性を有する。本実施例でも多層回路基板２５を前記と同
様の任意構成の多層のものに形成できる。また擬似同軸
構造のものも同様に容易に形成できる。
例を示す。２１は単層リードフレームであり、ステージ
２２、インナーリード２３、アウターリード２４を有す
る通常のリードフレーム形状に形成されている。２５は
多層回路基板であり、ステージ２２近傍のインナーリー
ド２３上に搭載される。１１、１１はポリイミドフィル
ム、２６は最上面に形成した信号層、２７は中間層に形
成した電源層、２８は下面に形成した接地層である。上
記の多層回路基板２５は、素子搭載部２２を囲む枠状に
形成され、その内壁側に半導体素子２９とワイヤにより
接続される、接地層２８の部位（端子）、電源層２７の
部位（端子）、信号層２６の部位（端子）が階段状に露
出する構造となっている。接地層２８はインナーリード
２３の接地ラインに接合され、電源層２７は適宜個数の
ビア１３を介してインナーリード２３の電源ラインに接
続され、信号層２６もビア１３を介してインナーリード
２３の信号ラインに接続されている。本実施例でも図１
に示す多層リードフレーム２０と同様に優れた電気的特
性を有する。本実施例でも多層回路基板２５を前記と同
様の任意構成の多層のものに形成できる。また擬似同軸
構造のものも同様に容易に形成できる。
【００１１】図７はさらに他の実施例を示す。本実施例
では、単層リードフレーム２１に４層の多層回路基板３
０を搭載した多層リードフレームに構成している。多層
回路基板３０では、上層から接地層３１、信号層３２、
電源層３３、接地層３４に構成されている。また信号層
３２の各信号ラインは、図３に示されるのと同様にビア
１３と上下の接地層３１、３４とで断面矩形状に囲まれ
る擬似同軸構造に形成されている。したがって本実施例
では、前記と同様にインピーダンスのマッチングが図
れ、さらに擬似同軸構造によりクロストークを効果的に
抑えることができるので、超高速、超高周波数のデバイ
スに対応できる。
では、単層リードフレーム２１に４層の多層回路基板３
０を搭載した多層リードフレームに構成している。多層
回路基板３０では、上層から接地層３１、信号層３２、
電源層３３、接地層３４に構成されている。また信号層
３２の各信号ラインは、図３に示されるのと同様にビア
１３と上下の接地層３１、３４とで断面矩形状に囲まれ
る擬似同軸構造に形成されている。したがって本実施例
では、前記と同様にインピーダンスのマッチングが図
れ、さらに擬似同軸構造によりクロストークを効果的に
抑えることができるので、超高速、超高周波数のデバイ
スに対応できる。
【００１２】図８はメタルコアパッケージ３５に多層回
路基板３６を搭載した多層パッケージ３７の実施例を示
す。メタルコアパッケージ３５は金属製のヒートシンク
３８上に絶縁シート３９を介して回路パターン４０が形
成され、該回路パターン４０に上記の多層回路基板３６
が接続され、またアウターリード４１が接続されてな
る。図８に示す例では、多層回路基板３６は図５に示す
多層回路基板２５、すなわち上下に接地層２８、２８が
形成され、中間の信号層２６がビア１３と接地層２８、
２８で矩形に囲まれた擬似同軸構造のものに形成されて
いる。本実施例では、ヒートシンク３８を有する放熱性
に優れるパッケージに形成されているので、高速、高周
波数のデバイスにより好適に対応できる。また本実施例
でも、多層回路基板は上記に限られず、種々の構造の多
層回路基板を搭載することにより、種々の電気特性を満
足できる半導体パッケージを提供できる。
路基板３６を搭載した多層パッケージ３７の実施例を示
す。メタルコアパッケージ３５は金属製のヒートシンク
３８上に絶縁シート３９を介して回路パターン４０が形
成され、該回路パターン４０に上記の多層回路基板３６
が接続され、またアウターリード４１が接続されてな
る。図８に示す例では、多層回路基板３６は図５に示す
多層回路基板２５、すなわち上下に接地層２８、２８が
形成され、中間の信号層２６がビア１３と接地層２８、
２８で矩形に囲まれた擬似同軸構造のものに形成されて
いる。本実施例では、ヒートシンク３８を有する放熱性
に優れるパッケージに形成されているので、高速、高周
波数のデバイスにより好適に対応できる。また本実施例
でも、多層回路基板は上記に限られず、種々の構造の多
層回路基板を搭載することにより、種々の電気特性を満
足できる半導体パッケージを提供できる。
【００１３】以上本発明につき好適な実施例を挙げて種
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
【００１４】
【発明の効果】本発明に係る多層リードフレームおよび
半導体パッケージによれば、比較的安価に提供できるだ
けでなく、多ピン化が容易に図れ、インピーダンスのマ
ッチングが容易にとれることから超高速、超高周波数の
デバイス用に用いることができるという著効を奏する。
半導体パッケージによれば、比較的安価に提供できるだ
けでなく、多ピン化が容易に図れ、インピーダンスのマ
ッチングが容易にとれることから超高速、超高周波数の
デバイス用に用いることができるという著効を奏する。
【図１】ビア付きフィルムの断面説明図である。
【図２】信号層を形成したビア付きフィルムの断面説明
図である。
図である。
【図３】多層リードフレームの一実施例を示す正面説明
図である。
図である。
【図４】図３に示す多層リードフレームの多層回路基板
部の組み立て図である。
部の組み立て図である。
【図５】多層リードフレームの他の実施例を示す断面説
明図である。
明図である。
【図６】多層リードフレームのさらに他の実施例を示す
断面説明図である。
断面説明図である。
【図７】多層リードフレームのさらにまた他の実施例を
示す断面説明図である。
示す断面説明図である。
【図８】半導体パッケージの一例を示す断面説明図であ
る。
る。
１０ ビア付きフィルム １１ ポリイミドフィルム １２ 銅箔 １３ ビア ２０ 単層リードフレーム ２５ 多層回路基板 ２６ 信号層 ２７ 電源層 ２８ 接地層 ２９ 半導体素子 ３０ 多層回路基板 ３５ メタルコアパッケージ
Claims (4)
- 【請求項１】 単層リードフレームと、 該単層リードフレームの、半導体素子が搭載されるイン
ナー側に積層され、前記搭載される半導体素子と電気的
に接続される端子部を有し、かつ前記単層リードフレー
ムのアウターリードに導通がとられる多層回路基板とを
具備し、 該多層回路基板が、ビア付きフィルムが２層以上の多層
に積層され、各フィルム表面に銅箔により形成された回
路パターンが前記ビアにより導通をとられた多層回路基
板であることを特徴とする多層リードフレーム。 - 【請求項２】 前記多層回路基板の回路パターンが信号
層と、電源層および／または接地層とを具備することを
特徴とする請求項１記載の多層リードフレーム。 - 【請求項３】 上面に回路パターンが形成され、該回路
パターンにアウターリードが接続されたメタルコアパッ
ケージと、 該メタルコアパッケージの、半導体素子が搭載されるイ
ンナー側に積層され、前記搭載される半導体素子と電気
的に接続される端子部を有し、かつメタルコアパッケー
ジに導通がとられる多層回路基板とを具備し、 該多層回路基板が、ビア付きフィルムが２層以上の多層
に積層され、各フィルム表面に銅箔により形成された回
路パターンが前記ビアにより導通をとられた多層回路基
板であることを特徴とする半導体パッケージ。 - 【請求項４】 前記多層回路基板の回路パターンが信号
層と、電源層および／または接地層とを具備することを
特徴とする請求項３記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106809A JPH06318669A (ja) | 1993-05-07 | 1993-05-07 | 多層リードフレームおよび半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106809A JPH06318669A (ja) | 1993-05-07 | 1993-05-07 | 多層リードフレームおよび半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318669A true JPH06318669A (ja) | 1994-11-15 |
Family
ID=14443183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106809A Pending JPH06318669A (ja) | 1993-05-07 | 1993-05-07 | 多層リードフレームおよび半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274404B1 (en) | 1998-09-25 | 2001-08-14 | Nec Corporation | Multilayered wiring structure and method of manufacturing the same |
| US6555763B1 (en) | 1998-09-18 | 2003-04-29 | Fuchigami Micro Co., Ltd. | Multilayered circuit board for semiconductor chip module, and method of manufacturing the same |
-
1993
- 1993-05-07 JP JP5106809A patent/JPH06318669A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555763B1 (en) | 1998-09-18 | 2003-04-29 | Fuchigami Micro Co., Ltd. | Multilayered circuit board for semiconductor chip module, and method of manufacturing the same |
| US6274404B1 (en) | 1998-09-25 | 2001-08-14 | Nec Corporation | Multilayered wiring structure and method of manufacturing the same |
| US6351026B2 (en) | 1998-09-25 | 2002-02-26 | Nec Corporation | Multilayered wiring structure and method of manufacturing the same |
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