CN1933117A - 不具核心介电层的芯片封装体制程 - Google Patents

不具核心介电层的芯片封装体制程 Download PDF

Info

Publication number
CN1933117A
CN1933117A CNA2005101034167A CN200510103416A CN1933117A CN 1933117 A CN1933117 A CN 1933117A CN A2005101034167 A CNA2005101034167 A CN A2005101034167A CN 200510103416 A CN200510103416 A CN 200510103416A CN 1933117 A CN1933117 A CN 1933117A
Authority
CN
China
Prior art keywords
chip
layer
patterned line
openings
those
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101034167A
Other languages
English (en)
Other versions
CN100442465C (zh
Inventor
潘玉堂
沈更新
林俊宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Priority to CNB2005101034167A priority Critical patent/CN100442465C/zh
Publication of CN1933117A publication Critical patent/CN1933117A/zh
Application granted granted Critical
Publication of CN100442465C publication Critical patent/CN100442465C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Measuring Fluid Pressure (AREA)
  • Micromachines (AREA)

Abstract

本发明提出一种不具核心介电层的芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。在第一表面形成第一膜片，并且将导电层图案化，以形成图案化线路层。在图案化线路层上形成焊罩层，并将焊罩层图案化，以暴露出图案化线路层的部分区域。在焊罩层上形成第二膜片，并且移除第一膜片，之后将芯片配置在第一表面，并使芯片电性连接到图案化线路层。形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，之后移除第二膜片。

Description

不具核心介电层的芯片封装体制程
技术领域
本发明是有关于一种芯片封装体制程，且特别是有关于一种薄化芯片封装体的厚度的芯片封装体制程。
背景技术
在现今的资讯社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种习知堆叠型芯片封装结构进行说明。
图1绘示习知堆叠型芯片封装结构的剖面示意图。请参考图1，习知的堆叠型芯片封装结构50包括一封装基板(package substrate)100与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠在电路基板100上，并与电路基板100电性连接。每一芯片封装体200a、200b包括封装基板210、芯片220、多个凸块(bump)230、底胶(under fill)240与多个焊球250。芯片220与这些凸块230配置在封装基板210上，而这些凸块230配置在芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置在芯片220与封装基板210之间，以包覆这些凸块230。
封装基板210具有多个导电柱212与多个焊垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊垫214分别配置在这些导电柱212上。此外，这些焊球250配置在这些焊垫214上。如此一来，芯片封装体200a与200b便能够经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至电路基板100。
一般而言，封装基板210的制作方式通常是以核心介电层(core)作为蕊材，并利用全加成法(fully additive process)、半加成法(semi-additive process)、减成法(subtractive process)或其他方式，将图案化线路层与图案化介电层交错堆叠在核心介电层上。如此一来核心介电层在封装基板210的整体厚度上便会占着相当大的比例。因此若无法有效地缩减核心介电层的厚度，势必会使芯片封装体200a与200b在厚度缩减上产生极大的障碍。
当然，一旦芯片封装体200a与200b在厚度的缩减方面遇到了瓶颈，堆叠型芯片封装结构50的整体厚度便难以有显著的减少，进而使得堆叠型芯片封装结构50的封装集成度亦无法有效的提高。
发明内容
本发明的目的就是在提供一种芯片封装体制程，以减少芯片封装体的厚度。
本发明提出一种芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。接着在第一表面形成焊罩层，并将焊罩层图案化，以暴露出导电层的部分区域。然后在焊罩层上形成一膜片，并且将导电层图案化，以形成图案化线路层。然后将芯片配置在第二表面，并使芯片电性连接到图案化线路层。之后形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，然后移除此膜片。
依照本发明的较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤，在焊罩层上形成多个第一开口。之后在膜片中形成多个对应在这些第一开口的第二开口，其中这些第一开口以及这些第二开口暴露出导电层或图案化线路层的部分区域。
依照本发明的较佳实施例所述的芯片封装体制程，例如更包括在每一第一开口中形成一外部连接端子，以使这些外部连接端子经由这些第一开口电性连接到图案化线路层。
依照本发明的较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤在焊罩层上形成多个第三开口。然后在膜片中形成多个对应于这些第三开口的第四开口，其中这些第三开口以及这些第四开口暴露出芯片的部分区域与图案化线路层的部分区域。
依照本发明的较佳实施例所述的芯片封装体制程，例如更包括在封装胶体上形成多个贯孔，以暴露出图案化线路层的部分区域。之后分别在每一贯孔中形成一外部连接端子，以使这些外部连接端子经由这些贯孔电性连接到图案化线路层。
本发明提出另一种芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。之后在第一表面形成第一膜片，并且将导电层图案化，以形成图案化线路层。接着在图案化线路层上形成焊罩层，并将焊罩层图案化，以暴露出图案化线路层的部分区域。其后在焊罩层上形成第二膜片，并且移除第一膜片。之后将芯片配置在第一表面，并使芯片电性连接到图案化线路层。然后形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，之后移除此第二膜片。
依照本发明的另一较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤在焊罩层上形成多个第一开口。然后在第二膜片中形成多个对应于这这些第一开口的第二开口，其中这些第一开口以及这些第二开口暴露出图案化导电层的部分区域。
依照本发明的另一较佳实施例所述的芯片封装体制程，例如更包括在每一第一开口中形成外部连接端子，以使这些外部连接端子经由这些第一开口电性连接到图案化线路层。
依照本发明的另一较佳实施例所述的芯片封装体制程，例如更包括在封装胶体上形成多个贯孔，以暴露出图案化线路层的部分区域。之后分别在每一贯孔中形成一外部连接端子，以使这些外部连接端子经由这些贯孔电性连接到图案化线路层。
依照本发明的另一较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤，在焊罩层上形成多个第三开口。之后在第二膜片中，形成多个对应于这些第三开口的第四开口，其中这些第三开口与这些第四开口曝露出芯片的部分区域与图案化线路层的部分区域。
由于芯片封装体制程中，本发明是利用膜片作为图案化线路层以及焊罩层的载体，并且能够在芯片封装体完成后将此膜片移除，因此本发明能够在不使用核心介电层的情况下，制作出芯片封装体。由于此芯片封装体不具有核心介电层，因此相较于习知技术而言，本发明所制作的芯片封装体具有较薄的厚度。
附图说明
图1绘示习知堆叠型芯片封装结构的剖面示意图。
图2A～图2F绘示为本发明第一实施例的芯片封装体制程的流程示意图。
图3A～图3F绘示为本发明第二实施例的芯片封装体制程的流程示意图。
图4A～图4E绘示为本发明第三实施例的芯片封装体制程的流程示意图。
图5绘示为本发明第三实施例的堆叠型芯片封装结构。
图6A～图6D绘示为本发明第四实施例的芯片封装体制程的流程示意图。
50、500：堆叠型芯片封装结构        100：封装基板
200a、200b、300、300’、400：芯片封装体
210：封装基板                      212、392：导电柱
214：焊垫                          220：芯片
230、372：凸块                  240、374：底胶
250、394：焊球                  310：导电层
312：第一表面                   314：第二表面
320：焊罩层                     322：第三开口
324：第一开口                   332：第四开口
334：第二开口                   330、600：膜片
340：框架                       350：图案化线路层
360：芯片                       365：粘着胶体
370：导线                       380：封装胶体
382：贯孔                       390：外部连接端子
510：共同承载器
具体实施方式
[第一实施例]
请参照图2A～图2F绘示为本发明第一实施例的芯片封装体制程的流程示意图。请参照图2A，首先提供导电层310，其中导电层310具有相对的第一表面312与第二表面314，且导电层310的材质为铜。接着在第一表面312上形成焊罩层320，并且例如利用微影/蚀刻制程对焊罩层320进行图案化，以形成第三开口322与多个第一开口324，其中第三开口322与第一开口324曝露出导电层310的部份区域。在一较佳的实施方式中，本实施例更可以对导电层310进行棕氧化(brown oxidation)或是黑氧化(black oxidation)处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间的接合更良好。
请参照图2B所示，接着在焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体，其中膜片330例如可以经由粘着胶体而贴附在焊罩层320上，或是以其他的方式直接形成在焊罩层320上。因此，导电层310与焊罩层320能够在后续制程中获得足够的支撑，使得后续的制程能够顺利进行。在一较佳的实施方式中，本实施例更可以将膜片330固定在框架340上，以使得导电层310与焊罩层320所受到的支撑更为良好。之后，例如利用微影/蚀刻制程，将导电层310图案化，以形成图案化线路层350。
请参照图2C所示，然后例如利用微影/蚀刻制程，在膜片330形成第四开口332以及多个第二开口334。之后，将芯片360配置在第二表面314上，其方式例如是将粘着胶体365配置在芯片360与图案化线路层350之间，以固定两者之间的相对位置。接着例如利用打线结合(wire bonding)技术，以使芯片360经由多条导线370电性连接在图案化线路层350。其中，导线370的材质例如为金，第一开口324与第二开口334暴露出图案化线路层350的部份区域，而第三开口322与第四开口332暴露出同时暴露出图案化线路层350的部份区域以及芯片360的部份区域。
当然，在本实施例中形成第四开口332以及第二开口334的时机，除了可以在对导线层310进行图案化之后，也可以在对导线层310进行图案化之前。然后再对导线层310进行图案化，以形成图案化导线层350。
请参照图2D所示，经由适当的模具，在图案化线路层350上形成封装胶体380，以包覆图案化线路层350以及芯片360，并且将芯片360固定在图案化线路层350上。此外，本实施例更可以经由适当的模具将封装胶体380填入第二开口322内，以包覆导线370。另外，本实施例更可以在每一第一开口324上形成外部连接端子390，并使外部连接端子390经由第一开口324电性连接到图案化线路层350。举例而言，当外部连接端子390为焊球时，其可以经由回焊(reflow)而电性连接到图案化线路层350。
请参照图2E所示，然后将膜片330移除，以得到芯片封装体300，其中移除膜片330的方式例如是对膜片330进行蚀刻或灰化或者是直接将膜片330撕除亦或是以其他的方式将膜片330移除。虽然本实施例中封装胶体380暴露出芯片360的部份区域，但显而易见地，本实施例亦可以经由适当的模具，使得封装胶体380如图2F所示包覆芯片360。
因此，本实施例所制作的芯片封装体300主要包括图案化线路层350、芯片360、焊罩层320以及封装胶体380。其中图案化线路层350具有相对的第一表面312与第二表面314。而芯片360配置在第二表面314上，并且芯片360电性连接在图案化线路层350。焊罩层320则配置在第一表面312上，并且焊罩层320具有多个第一开口324，以暴露出图案化线路层350的部份区域。封装胶体380则包覆在图案化线路层350，并且将芯片360固定在图案化线路层350上。
由于本实施例可以藉由膜片330的使用，而制作出不具有核心介电层的芯片封装体300，因此相较于习知技术而言，芯片封装体300具有较薄的厚度。
[第二实施例]
在芯片封装体制程中，芯片360除了可以如第一实施例所揭露，即经由打线结合技术而电性连接在图案化线路层350，更可以以覆晶(flip chip)技术、薄膜芯片封装(chip on flex，COF)技术或其他技术来完成芯片360与图案化线路层350之间的电性连接。以下将针采用对覆晶技术的芯片封装体制程来举例说明。
请参照图3A～图3E绘示为本发明第二实施例的芯片封装体制程的流程示意图。请参照图3A，首先提供导电层310，其中导电层310具有相对的第一表面312与第二表面314。接着在第一表面312上形成焊罩层320，并且例如利用微影/蚀刻制程来图案化焊罩层320，以形成多个第一开口324，其中第一开口324曝露出导电层310的部份区域。同样地，本实施例亦可以对导电层310进行棕氧化或是黑氧化处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间具有更良好的接合。
请参照图3B所示，接着在焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体。其中膜片330例如可以经由粘着胶体而贴附在焊罩层320上，或是以其他的方式直接形成在焊罩层320上。同样地，本实施例更可以将膜片330固定在框架340上，以使得导电层310与焊罩层320获得更良好的支撑。之后，例如利用微影/蚀刻制程，将导电层310图案化，以形成图案化线路层350。
请参照图3C所示，然后例如利用微影/蚀刻制程，在膜片330形成多个第二开口334。之后，利用覆晶技术，将芯片360配置在第二表面314上，其方式例如是将多个凸块372配置在芯片360与图案化线路层350之间，并且对凸块372进行回焊，以使芯片360经由多个凸块372而电性连接到图案化线路层350。其中，凸块372的材质例如为焊锡、金或其他导电材质，而第一开口324与第二开口334暴露出图案化线路层350的部份区域。另外，本实施例更可以在芯片360与图案化导线层350之间形成底胶374，以包覆这些凸块372。
请参照图3D所示，经由适当的模具，在图案化线路层350上形成封装胶体380，以包覆图案化线路层350，并且将芯片360固定在图案化线路层350上。值得一提的是，在图3C所述的步骤中，若没有在芯片360与图案化导线层350之间形成底胶374时，此时封装胶体380更可以取代底胶374来包覆这些凸块372。此外，本实施例更可以在每一第一开口324上形成外部连接端子390，并使外部连接端子390经由第一开口324电性连接到图案化线路层350。举例而言，当外部连接端子390为焊球时，其可以经由回焊而电性连接到图案化线路层350。
请参照图3E所示，然后将膜片330移除，以得到芯片封装体300’，其中膜片330的移除方式请参照图2E的说明，在此便不再赘述。虽然本实施例中封装胶体380暴露出芯片360的部份区域，但显而易见地，本实施例亦可以经由适当的模具，使得封装胶体380如图3F所示包覆芯片360。
[第三实施例]
除了芯片封装体300与300’，本发明所揭露的芯片封装体制程更可以制作出另一种适于制作堆叠式芯片封装结构之芯片封装体，其制作方式将在下述作详细的说明。
请参照图4A～图4E绘示为本发明第三实施例的芯片封装体制程的流程示意图。请参照图4A，首先提供导电层310，其中导电层310具有相对的第一表面312与第二表面314。接着在第一表面312上形成焊罩层320，并且例如利用微影/蚀刻制程来图案化焊罩层320，以形成第三开口322与多个第一开口324，其中第三开口322与第一开口324曝露出导电层310的部份区域。在一较佳的实施方式中，本实施例更可以对导电层310进行棕氧化或是黑氧化处理，以提高导电层310的表面粗糙度，并使得导电层310与焊罩层320之间具有更良好的接合。
请参照图4B所示，接着在焊罩层320上形成膜片330，以作为导电层310与焊罩层320在后续制程中的载体。其中膜片330例如可以经由粘着胶体而贴附在焊罩层320上，或是以其他的方式直接形成在焊罩层320上。如此一来，导电层310与焊罩层320便能够在后续制程中获得足够的支撑，使得后续制程能够顺利进行。在一较佳的实施方式中，本实施例更可以将膜片330固定在框架340上，以使得导电层310与焊罩层320获得更良好的支撑。之后，例如利用微影/蚀刻制程，图案化导电层310，以形成图案化线路层350。
请参照图4C所示，之后将芯片360配置在第二表面314上，其方式例如是将粘着胶体365配置在芯片360与图案化线路层350之间。接着并且例如利用打线结合技术，使芯片360经由多条导线370而电性连接在图案化线路层350。其中，第三开口322与第四开口332暴露出同时暴露出图案化线路层350的部份区域以及芯片360的部份区域。
当然，在本实施例中形成第三开口332的时机，除了可以在对导线层310进行图案化之后，也可以在对导线层310进行图案化之前。之后再对导线层310进行图案化，以形成图案化导线层350。
请参照图4D所示，经由适当的模具，在图案化线路层350上形成封装胶体380，以包覆图案化线路层350以及芯片360，并且将芯片360固定在图案化线路层350上。此外，本实施例更可以经由适当的模具将封装胶体380填入第二开口322内，以包覆导线370。另外，本实施例更在封装胶体380上形成多个贯孔382，以暴露出图案化线路层350的部份区域。其中，贯孔382的形成方法例如包括在模造(molding)封装胶体380时，即形成这些贯孔382，或者是在形成封装胶体380后，再利用机械钻孔(mechanicaldrill)或是激光烧蚀(laser ablation)的方式，在封装胶体380上形成这些贯孔382，亦或是其他种形成贯孔382的方法。
接着，在每一贯孔382上形成外部连接端子390，并使外部连接端子390经由贯孔382电性连接到图案化线路层350。在一较佳实施方式中，外部连接端子390包括导电柱392与焊球394。导电柱392位于贯孔382内，并且与图案化线路层350电性连接，其中将导电柱392配置在贯孔382的方式例如包括以电镀的方式将导电柱392形成在贯孔382内，或是直接将导电材料填入贯孔382内以形成导电柱392，亦或是直接将导电柱392配置在模具上预定要形成贯孔382的位置，并且进行封装胶体382的模造制程，如此一来，在形成贯孔382的同时，亦完成了导电柱392的配置。而焊球394则位于导电柱392上，并且与导电柱392电性连接。
请参照图4E所示，将膜片330移除，以得到芯片封装体400，其中膜片330的移除方式请参照图2E的说明，在此便不再赘述。当然，由第一实施例与第二实施例可知，本实施例中的芯片360与图案化线路层320之间的电性连接，亦可以采用覆晶技术、薄膜芯片封装技术或其他技术来完成，在此便不再多作赘述。
承上述，本实施例所制作的芯片封装体400主要包括图案化线路层350、芯片360、焊罩层320、封装胶体380与多个外部连接端子390。其中图案化线路层350具有相对的第一表面312与第二表面314。而芯片360配置在第二表面314上，并且芯片360电性连接到图案化线路层350。焊罩层320则配置在第一表面312上，并且焊罩层320具有多个第一开口324，以暴露出图案化线路层350的部份区域。封装胶体380则包覆在图案化线路层350，并且将芯片360固定在图案化线路层350上，其中封装胶体380具有多个贯孔382。外部连接端子390则分别配置在贯孔382内，并且电性连接到图案化线路层350。
基于上述的芯片封装体400，本实施例更提出一种堆叠型芯片封装结构。请参照图5所示，其绘示为本发明第三实施例的堆叠型芯片封装结构。堆叠型芯片封装结构500主要包括多个相互堆叠的芯片封装体400，其中较上层的芯片封装体400的外部连接端子390需对应于较下层的芯片封装体400的第一开口324，而且较上层的芯片封装体400的外部连接端子390是与较下层的芯片封装体400的图案化线路层350电性连接。此外，堆叠型芯片封装结构500更包括共同承载器510，以使这些芯片封装体400能堆叠在其上，并且这些芯片封装体400能经由最下层的芯片封装体400的外部连接端子390而电性连接到共同承载器510。
由于芯片封装体400相较于习知技术而言具有较薄的厚度，因此由多个芯片封装体400堆叠而成的堆叠型芯片封装结构500，在厚度的表现上具有更明显的缩减效果。
[第四实施例]
请参照图6A～图6D与图2B～2E依序绘示为本发明第四实施例的芯片封装体制程的流程示意图。本实施例揭露本发明的另一种芯片封装体制程，请参照图6A，首先提供导电层310，其中导电层310具有相对的第一表面312与第二表面314。之后，在第二表面314上形成膜片600。
请参照图6B所示，例如利用微影/蚀刻制程，将导电层310图案化以形成图案化线路层350。接着，在第一表面312上形成焊罩层320，并且例如利用微影/蚀刻制程对焊罩层320进行图案化，以形成第三开口322与多个第一开口324，其中第三开口322与第一开口324曝露出导电层310的部份区域。
接着请参照图6C与6D所示，先在在焊罩层320上形成膜片330，以形成图6C所示的结构。之后如6D所示，将膜片600移除，以得到如图2B所示的结构。接下来的步骤如第一实施例中图2B-图2E所述，因此本实施例在此便不再多作赘述，其中移除膜片600的方式包括蚀刻、撕除、灰化或是其他的方式。
综上所述，在本发明所揭露的芯片封装体制程中，本发明是利用膜片作为图案化线路层以及焊罩层的载体，并且在芯片封装体完成后将此膜片移除，因此本发明能够制作出不具有核心介电层的芯片封装体。再者，由于芯片封装体不具有核心介电层，因此相较于习知技术而言，本发明所制作的芯片封装体具有较薄的厚度。此外，在制程上本发明亦能够省去核心介电层的制作流程，因此本发明的制作流程较为简便，是以能够降低生产成本并且增进生产效率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1、一种芯片封装体制程，其特征在于其包括：
提供一导电层，其中该导电层具有一第一表面与一第二表面；
在该第一表面形成一焊罩层，并将该焊罩层图案化，以暴露出该导电层的部分区域；
在该焊罩层上形成一膜片；
将该导电层图案化，以形成一图案化线路层；
将一芯片配置在该第二表面，并使该芯片电性连接到该图案化线路层；
形成一封装胶体，以包覆该图案化线路层，并将该芯片固定在该图案化线路层上；以及
移除该膜片。
2、根据权利要求1所述的芯片封装体制程，其特征在于其更包括：
藉由该焊罩层的图案化步骤在该焊罩层上形成多个第一开口；以及
在该膜片中形成多个对应于该些第一开口的第二开口，其中该些第一开口以及该些第二开口暴露出该导电层或该图案化线路层的部分区域。
3、根据权利要求2所述的芯片封装体制程，其特征在于其更包括在每一该些第一开口中形成一外部连接端子，以使该些外部连接端子经由该些第一开口电性连接到该图案化线路层。
4、根据权利要求2所述的芯片封装体制程，其特征在于其更包括：
藉由该焊罩层的图案化步骤在该焊罩层上形成多个第三开口；以及
在该膜片中形成多个对应于该些第三开口的第四开口，其中该些第三开口以及该些第四开口暴露出该芯片的部分区域与该图案化线路层的部分区域。
5、根据权利要求1所述的芯片封装体制程，其特征在于其更包括：
在该封装胶体上形成多个贯孔，以暴露出该图案化线路层的部分区域；以及
在每在该些贯孔中形成一外部连接端子，以使该些外部连接端子经由该些贯孔电性连接到该图案化线路层。
6、一种芯片封装体制程，其特征在于其包括：
提供一导电层，其中该导电层具有一第一表面与一第二表面；
在该第一表面形成一第一膜片；
将该导电层图案化，以形成一图案化线路层；
在该图案化线路层上形成一焊罩层，并将该焊罩层图案化，以暴露出该图案化线路层的部分区域；
在该焊罩层上形成一第二膜片，并且移除该第一膜片；
将一芯片配置在该第一表面，并使该芯片电性连接到该图案化线路层；
形成一封装胶体，以包覆该图案化线路层，并将该芯片固定在该图案化线路层上；以及
移除该第二膜片。
7、根据权利要求6所述的芯片封装体制程，其特征在于其更包括：
藉由该焊罩层的图案化步骤在该焊罩层上形成多个第一开口；以及
在该第二膜片中形成多个对应于该些第一开口的第二开口，其中该些第一开口以及该些第二开口暴露出该图案化导电层的部分区域。
8、根据权利要求7所述的芯片封装体制程，其特征在于其更包括在每一该些第一开口中形成一外部连接端子，以使该些外部连接端子经由该些第一开口电性连接到该图案化线路层。
9、根据权利要求6所述的芯片封装体制程，其特征在于其更包括：
在该封装胶体上形成多个贯孔，以暴露出该图案化线路层的部分区域；以及
在每一该些贯孔中形成一外部连接端子，以使该些外部连接端子经由该些贯孔电性连接到该图案化线路层。
10、根据权利要求6所述的芯片封装体制程，其特征在于其更包括：
藉由该焊罩层的图案化步骤在该焊罩层上形成多个第三开口；以及
在该第二膜片中形成多个对应于该些第三开口的第四开口，其中该些第三开口与该些第四开口曝露出该芯片的部分区域与该图案化线路层的部分区域。
CNB2005101034167A 2005-09-15 2005-09-15 不具核心介电层的芯片封装体制程 Expired - Fee Related CN100442465C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2005101034167A CN100442465C (zh) 2005-09-15 2005-09-15 不具核心介电层的芯片封装体制程

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2005101034167A CN100442465C (zh) 2005-09-15 2005-09-15 不具核心介电层的芯片封装体制程

Publications (2)

Publication Number Publication Date
CN1933117A true CN1933117A (zh) 2007-03-21
CN100442465C CN100442465C (zh) 2008-12-10

Family

ID=37878863

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101034167A Expired - Fee Related CN100442465C (zh) 2005-09-15 2005-09-15 不具核心介电层的芯片封装体制程

Country Status (1)

Country Link
CN (1) CN100442465C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567322B (zh) * 2008-04-21 2010-11-17 南茂科技股份有限公司 芯片的封装结构及其封装方法
CN101572237B (zh) * 2008-05-04 2011-01-05 南茂科技股份有限公司 模块化的晶粒封装结构及其方法
CN102270616A (zh) * 2011-08-19 2011-12-07 日月光半导体制造股份有限公司 晶片级封装结构及其制造方法
CN102768960A (zh) * 2011-05-03 2012-11-07 旭德科技股份有限公司 封装结构及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
CN1072396C (zh) * 1997-04-04 2001-10-03 华通电脑股份有限公司 免基板及免锡球的球阵式集成电路封装方法
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
CN1288729C (zh) * 2003-01-30 2006-12-06 矽品精密工业股份有限公司 半导体封装件及其制法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567322B (zh) * 2008-04-21 2010-11-17 南茂科技股份有限公司 芯片的封装结构及其封装方法
CN101572237B (zh) * 2008-05-04 2011-01-05 南茂科技股份有限公司 模块化的晶粒封装结构及其方法
CN102768960A (zh) * 2011-05-03 2012-11-07 旭德科技股份有限公司 封装结构及其制作方法
US8893379B2 (en) 2011-05-03 2014-11-25 Subtron Technology Co., Ltd. Manufacturing method of package structure
CN102768960B (zh) * 2011-05-03 2014-12-31 旭德科技股份有限公司 封装结构及其制作方法
CN102270616A (zh) * 2011-08-19 2011-12-07 日月光半导体制造股份有限公司 晶片级封装结构及其制造方法

Also Published As

Publication number Publication date
CN100442465C (zh) 2008-12-10

Similar Documents

Publication Publication Date Title
CN1151554C (zh) 半导体器件、其制造方法以及组合型半导体器件
CN1198332C (zh) 布线基片、半导体器件和布线基片的制造方法
CN100350607C (zh) 半导体器件及其制造方法
CN2664198Y (zh) 多芯片封装结构
CN1505147A (zh) 电子部件封装结构和生产该结构的方法
CN1645990A (zh) 电路基板制造方法
CN1873935B (zh) 配线基板的制造方法及半导体器件的制造方法
CN1350323A (zh) 引线框架和引线框架的制造方法
CN1525544A (zh) 利用无引线电镀工艺制造的封装基片及其制造方法
CN1921108A (zh) 半导体封装及其制造方法
US20130122216A1 (en) Structure of embedded-trace substrate and method of manufacturing the same
CN1716581A (zh) 元件搭载基板
CN1929122A (zh) 半导体封装及其制造方法
CN1185913C (zh) 带有凸块的布线电路板及其制造方法
CN1767178A (zh) 半导体载板及其制造方法与半导体封装组件
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
CN1933117A (zh) 不具核心介电层的芯片封装体制程
CN1929120A (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
CN1855450A (zh) 高散热性的半导体封装件及其制法
CN1183588C (zh) 球栅格阵列封装基板及其制造方法
US7560306B2 (en) Manufacturing process for chip package without core
CN1929129A (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
CN1933132A (zh) 不具核心介电层的芯片封装体及其堆叠型芯片封装结构
CN1180473C (zh) 高密度集成电路封装结构及其方法
CN1201645C (zh) 高集成度积层基材制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081210

Termination date: 20210915

CF01 Termination of patent right due to non-payment of annual fee