CN1226746A - 用于半导体衬底的多层焊料密封带及其工艺 - Google Patents

用于半导体衬底的多层焊料密封带及其工艺 Download PDF

Info

Publication number
CN1226746A
CN1226746A CN98105905A CN98105905A CN1226746A CN 1226746 A CN1226746 A CN 1226746A CN 98105905 A CN98105905 A CN 98105905A CN 98105905 A CN98105905 A CN 98105905A CN 1226746 A CN1226746 A CN 1226746A
Authority
CN
China
Prior art keywords
scolder
lid
solder layer
technical process
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98105905A
Other languages
English (en)
Other versions
CN1160780C (zh
Inventor
D·L·爱德华兹
M·G·科特尼
A·S·卡马伦诺
S·S·小特费兹
J·T·科芬
M·J·小伊尔斯沃施
L·S·高曼
S·伊鲁范提
F·L·庞恩皮奥
W·E·赛伯林斯基
R·A·谢利夫
H·T·托尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1226746A publication Critical patent/CN1226746A/zh
Application granted granted Critical
Publication of CN1160780C publication Critical patent/CN1160780C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种为半导体衬底和芯片载体提供密封带的新方案,更准确地说,一种利用多层金属密封向在芯片载体上的芯片提供保护的结构和方法。这种多层金属密封既增长了芯片的气密寿命,又提供了环境保护。在最佳实施例中,多层金属密封带具有三层焊料夹层结构,它有低成本、高可靠性、使模块气密密封的优点。这种焊料夹层结构有一层高熔点的厚的焊料内核,和两层低熔点的薄的焊料层,其中薄的焊料层可以有相同的也可以有不同的熔点。

Description

用于半导体衬底的多层焊料密封带及其工艺
本发明与转让给本专利申请的同一受让人的1997年4月30日提交的、题为“用于半导体衬底的多层焊料密封带”、序列号为08/846929的美国专利申请有关，本文通过参考而把所述专利申请所公开的内容包含在其中。
总的说来，本发明涉及一种向半导体衬底和芯片载体提供密封的新方案。更准确地说，本发明包括利用多层金属密封向在芯片载体上的芯片提供保护的结构和方法。这种多层金属密封既增长了芯片的疲劳寿命，又提供了环境的保护。
对于最佳实施例，多层金属密封具有三层的焊料夹层结构，它有低成本、高可靠性、使模块气密密封的优点。这焊料夹层结构有一层高熔点的厚的焊料内核，和在这厚的焊料内核两侧有低熔点的薄的焊料层，其中薄的焊料层可以有相同的也可以有不同的熔点。
半导体器件随着新工艺的演变而变得更小和更密集。可是，芯片电路密度的提高要求相应地强调整体芯片封装策略，以便保持竞争力。
因此，芯片的芯片载体制造商不停地面对挑战，通过找出问题和解决问题来改进他们的产品质量、减小封装尺寸和重量、降低封装成本、改进热效率和制造更好的和更先进的芯片。尽管，通过减少工艺的可变性正在消除通常的问题方面取得重要的进展，但是，只是进行工艺改进不足以消除所有影响性能和可靠性的问题。
对封装提供高度环境保护的一种办法是形成气密密封。当然，保存模块可返修性对降低成本有利，特别是多芯片模块(MCMs)是如此。
获得可返修性气密密封的一个方法是使用焊料密封。对于传统的可靠的焊料密封封装，需要使用对于模块膨胀匹配的组件，即对模块供电时，密封的盖子的膨胀要与密封中的衬底的膨胀十分匹配。在早期的焊料密封封装中，芯片的功率低，并且模块等温性好，所以通过使盖子的热膨胀系数(TCE)与衬底的TCE匹配来实现膨胀匹配。通过用相同的材料制造衬底和盖子，就能做到这一点。经常以这种方式把陶瓷衬底与陶瓷盖子密封。这种密封非常可靠，可是盖子非常昂贵。
在某些应用中，陶瓷盖子的热导率不够大，大部分有足够高热导率的材料也有太高的TCE，故不能满足密封可靠性的要求。
当模块功率增加时，模块不再是等温的，并且在某些应用中，在应用期间衬底温度远高于盖子的温度。对于这些模块，为了使这些模块在焊封处具有匹配的膨胀量，组件必须有不同的TCE。盖子最佳的TCE是衬底TCE和使用期间模块温度梯度的函数。TCE的选择视应用情况而定，从而导致高的盖子成本。
美国专利No.4020987(Hascoe)公开一种有上下薄合金涂层的合金核，它是冲压成形的焊料预成形环，用于把容器气密密封。在软熔(reflow)期间，所有的焊料层熔化并混合在一起，以形成均匀的密封带。
美国专利No.4291815(Gordon等)公开一种陶瓷盖组件，它包括一层整体加热熔化层，所述层围绕陶瓷盖子周边形成气密密封区域，以便在平面封装中把半导体芯片气密密封。
美国专利No.4746583(Falanga)公开一种陶瓷组合盖，其中预切割金锡焊料框架形式的焊料层被定位焊接在金层上。金层很容易被焊料层浸润，并且也是非常耐腐蚀的。
美国专利No.5153709(Fukuoka)介绍利用连接导体图案、环形无机绝缘层、环形金属化层和低共熔点焊料把盖子连接到陶瓷衬底上。
转让给本专利申请的同一受让人的美国专利No.5244143(Ference等)描述一种用于在电子器件上注射成形焊料墩的装置和方法，本文通过参考而将所述专利的公开的内容包含在其中。
美国专利No.5329160(Miura)公开一种由形成间隙的垫圈隔开的低熔点硬焊金属，它用于把盖子连接到具有密封金属化部分的陶瓷衬底上。
美国专利No.5471027(Call等)公开一种形成具有单保护密封层的芯片载体的方法。他具体地介绍了画框型区域的使用方法，这画框型区域只在顶面并且离开衬底的边缘形成，以便利用盖子密封层把盖子或散热片密封到衬底上。
转让给本申请的同一受让人的1995年11月21日提交的、序列号为08/561571(Braun等)的美国专利申请的申请书描述了形成金属材料用的模子的装置和方法，其中，在模子内，金属互连可以用来形成例如焊料连接、带鳍的散热片等结构，本文通过参考而把所述专利申请的公开的内容包含在其中。
转让给本申请的同一受让人的1995年11月21日拉交的、序列号为08/562079(Covel等)的美国专利申请的申请书描述了一种模子转移装置和方法，其中，在模子里形成的金属连接也能被用来形成例如带鳍的散热片等结构，本文通过参考而把所述专利申请的公开的内容包含在其中。
因此，保持气密密封可靠性、保持可返修性、降低成本和改进封装热性能的一条路子是发展一种新的能适应盖子与衬底在使用期间的大的膨胀失配的焊料密封。
本发明是给半导体衬底提供多层金属密封的新方案及其方法。
因此，本发明的一个目的是提供一种多层金属密封，用于把半导体衬底气密密封到在密封处有不同热膨胀量的盖子上。
本发明的另一个目的是提供用于半导体衬底的多层焊料密封。
本发明的再另一个目的是提供用于半导体衬底的这样的多层焊料密封，其中焊料密封的起码一层是有高熔点的厚的层，焊料密封的起码两层是薄的有低熔点的焊料层。
本发明的另一个目的是提供一种流动密封方法。
本发明的再另一个目的是提供一种气密密封方法。
因此，在一方面，本发明包括一条焊料密封带，用于在盖子与半导体衬底之间形成气密密封，所述密封带包括夹在起码一层第一互连焊料层和起码一层第二互连焊料层之间的高熔点的厚的焊料核，其中，所述第一和第二互连焊料层由比所述高熔点的焊料核的熔点低的较低熔点的焊料制成，并且，在软熔(reflow)时，所述第一和/或所述第二互连焊料层并不与所述高熔点的焊料核总合为一体。
在另一方面，本发明包括在盖子与半导体衬底之间形成气密密封的工艺过程，所述过程包括下面的步骤：
(a)形成起码一条焊料预制带，其中所述焊料预制带包括固定在起码一个高熔点的焊料核的一侧的起码一层第一焊料层，和固定在所述起码一个高熔点的焊料核的另一侧的起码一层第二焊料层；
(b)把所述焊料预制带放置在所述半导体衬底与所述盖子之间形成一个亚组件，和
(c)把所述亚组件放置在热环境下，使所述第一和所述第二焊料层软熔(reflow)而不使所述焊料核层软熔(reflow)，以便在所述衬底与所述盖子之间形成气密密封带。
再另一方面，本发明包括一种在盖子与半导体衬底之间形成气密密封带的工艺过程，所述过程包括下面的步骤：
(a)把起码一层第一焊料层固定在所述衬底上，形成第一亚组件，
(b)把起码一层第二焊料层固定在所述盖子上，形成第二亚组件，
(c)把起码一个高熔点的焊料核预制件放置在所述第一亚组件与所述第二亚组件之间，使得所述第一焊料层和所述第二焊料层夹着所述焊料核，以便形成第三亚组件，
(d)把所述第三亚组件放置在热环境下，使所述第一和所述第二焊料软熔(reflow)而不使所述焊料核层软熔，以便在所述衬底与所述盖子之间形成气密密封带。
再另一方面，本发明包括在盖子与半导体衬底之间形成气密密封带的工艺过程，该过程包括下面的步骤：
(a)形成起码一条焊料预制带，其中所述焊料预带包括固定在起码一个高熔点的焊料核的一侧的起码一层第一焊料层，
(b)把所述焊料预制带固定到所述盖子上，从而所述第一焊料层直接与所述盖子接触，
(c)把起码一层第二焊料层固定在所述衬底的周界表面上，
(d)把所述半导体衬底和盖子放置在一起形成亚组件，使得所述焊料核与所述第二层直接接触，
(e)把所述亚组件放置在热环境下，使所述第一和所述第二焊料层软熔而不使所述焊料核层软熔，以便在所述衬底与所述盖子之间形成气密密封带。
本发明的特征是新颖的，在所附的权利要求书中详细地阐述了本发明的基本特征。附图只用于说明，因而没有按比例画出。此外，类似的标号在附图上代表类似的部分。可是，通过参考下面结合附图的详细描述，就会清楚地理解本发明的构成和操作方法，附图中：
图1说明本发明的最佳实施例，其中盖子已经利用本发明的焊料密封带固定在半导体衬底上，从而形成半导体模块。
图2说明示于图1的角落“A”的放大图。
图3说明本发明的另一个最佳实施例的角落的放大图。
图4说明利用预制的焊料密封带制造本发明的最佳实施例的一种方法。
图5说明3制造本发明的最佳实施例的另一种方法，其中预制的焊料密封带被首先固定在盖子上。
图6说明制造本发明的最佳实施例的另一种方法。
图7说明制造本发明的最佳实施例的再另一种方法。
当给半导体模块供电时，半导体元件所产生的热使得衬底和盖子变热。使每个零件热起来的热量和元件的热膨胀系数决定了零件膨胀多少。衬底膨胀与盖子膨胀的差引起了密封(把盖子固定在衬底上)应力。密封应力比例于膨胀的差，而反比于密封的厚度。本发明是新颖的密封结构，它是稳定的、可靠的，并且比传统的焊料密封厚很多，因而能适应几倍于传统焊料密封中盖子与衬底之间的膨胀失配。
IBM的多层陶瓷(MLC)电子封装属于这行业中技术上最先进的电子封装；可是，某些高功能模块要求昂贵的零件。本发明描述减小这类封装的成本而又不失掉它们的性能或不使其性能变差的一种途径。减小成本的封装方法有利地增加这种电子密封在市场的可用性。如本专业的技术人员所知道的那样，通常通过更有效地利用衬底或模块的表面积或“地产”(real estate)来提高封装密度。
图1和2说明本发明的装配好的模块25的最佳实施例。通常起码一块芯片16通过多个焊料连接14，例如焊料球14首先固定到衬底或模块10上。衬底10还可能有一个或多个电气零件18，例如去耦电容18，它也通过焊料连接14例如焊料球14连接到衬底10上。一种供选择的导热材料28可涂到芯片16的暴露的表面上，从而当把盖子20盖上，以复盖和保护电子元件，例如芯片16、去耦电容18、焊料连接14等时，造成芯片16与盖子20这间的直接热接触。然后形成盖子密封层或焊料密封23，以便把盖子20固定在衬底或模块10上。
衬底10的材料通常从下面这组材料中选择，它包括氧化铝、带玻璃料的氧化铝、氮化铝、硼硅酸盐、陶瓷、玻璃陶瓷，还可举出一些别的材料。
盖子20的材料通常从下面这组材料中选择，它包括氧化铝、铝、氮化铝、铝和碳化硅的合成物、铜、铜-钨、cuvar(注入了铜的殷钢)、silvar(注入了银的殷钢)和它们的合金，还可以举出一些别的材料。
半导体元件，例如芯片16、去耦电容18等等通常电连接到衬底10，并且其电连接通常从下面这组材料中选择，它包括焊料球、焊料棒、低熔点焊料、高熔点焊料、针(pin)、线(wire)等等。
衬底10通常通过电I/O(输入/输出)装置32例如芯片脚32固定在板或插件(未示出)上。
一种供选择的散热装置36，例如散热器或热扩散器36可以用例如粘结剂24固定到盖子20上。可是，其它的机械装置，例如双面粘结带、一个或多个夹子等等可用来把散热器36固定在盖子20上。散热器36也可以有一个或多个热鳍38。
如上所述，备选的热化合物28可放在芯片16与盖子20之间，以便通过散热器粘结剂24提供有效的传热通道到达(备选的)散热装置36。
图3说明本发明的另一最佳实施例的一个角落的放大图。如图3所示，盖子20有伸出部分22，它有表面区域21以便容纳盖子焊料密封23。
现在反过来参考图1、2和3，在衬底10的表面的周边边缘上有画框型区域11。在盖子20的表面的周边边缘上也有画框型区域21。然后用本发明的焊料密封23把区域11固定到区域21上，以便盖子20与衬底10形成气密密封。
为了获得对焊料的可浸润性，盖子20和衬底10上的这种画框区域21和11分别镀上一层可焊层，例如在镍层上的金层。这框形的焊料可浸润区域11和21的宽度在大约1.5mm到大约2.5mm之间。
因此，所有器件例如芯片16、去耦电容18等等的放置都必须限制在这画框区域11之内，这面积通常小于衬底10的顶表面面积的百分之八十。
盖子20通常是由金属或陶瓷或化合物材料制成的，并且在大多数情况下，它永久性地固定在衬底10的上或顶表面上。这样做根本上防止对在衬底10上例如芯片16、焊料球14、去耦电容18和任何在衬底10上暴露的金属和电路受到机械和化学伤害。众所周知，在盖子20或在盖子焊料密封23的漏气或盖子20任何没对准都会造成产量损失。这损失会是模块10昂贵的主要原因。
本发明的焊料密封23基本上包括起码一层厚的焊料核43，在核43的每一侧的起码一层第一焊料层41，和起码一层第二焊料层45。厚的焊料核43有不同于第一焊料层41和第二焊料层45的化学成分，从而使得厚的焊料核43的熔点高于互连焊料层45和41中的任一熔点。以这样的方式，第一和第二焊料层41和45软熔而使盖子20固定在衬底10上，而同时不使厚的焊料核43熔化或变形。
对于某些应用，第一焊料层41和第二焊料层45可以有相同的化学成分(因而有相同的熔点)，以便使得易于同时把盖子20结合到衬底10上。
对于另一种应用，焊料密封23的所有三层，即焊料层41、43和45有不同的熔点。例如，第一焊料层41的熔点可以低于第二焊料层45的熔点，而这两焊料层41和45有低于焊料核43的熔点。这方案可用于使焊料预制件23易于更连续的附着，从而形成模块25。
如果使用这方案，焊料预制件23可通过层45的软熔而在不经核层43的情况下被固定在盖子20上的焊料可浸润区域21上。然后，盖子20与所固定的焊料预制件23可通过焊料层41的软熔而在核层43或焊料层45中的任一层没有软熔的情况下，固定在衬底10上的焊料可浸润区域11。预料这程序会有更高的生产量。因为在固定到衬底10之前，就可以实现焊料对盖子的连接并加以证实。这也使得模块的返修容易，因为如果只把互连焊料层41在去掉盖子期间软熔，则互连焊料层45和厚的焊料核层43将仍然固定在盖子20上。这减少了在重新加盖子之前涂敷焊料可浸润表面11所需的工作量。
本发明的焊料密封结构23要求温度层次，其中焊料密封23包括厚的焊料核层43，它有高于两外互连层41和45熔点的熔点。为了使得易于批量地构成这构造，这些熔点之间必须有足够大的差数，以便在互连到盖子20和衬底10时，焊料核层43不会熔化或过分软化。在用通常使用的接合装置时发现，厚的焊料核层43与焊料41和45熔点之间的差数为50℃或更大是合适的。可以想象，先进的炉子或烘箱技术可减小这差数。这样，在最佳实施例中，厚的焊料核层43可以从这样的材料中选择，以使其熔点比两互连焊料层41和45熔点高出起码50℃。
例如，厚的焊料核层43可以从铅/锡、铅/铟、高锡/铋或低锡/铋焊料中选择。
对于铅/锡焊料43，铅最好在大约60到大约100重量百分数的范围内，锡以及任何其它杂质以与上述重量百分数的余数存在。
对于铅/铟焊料43，最好铅在大约70到大约100重量百分数的范围内，铟以及任何其它杂质以与上述重量百分数的余数存在。
对于高锡/铋焊料43，锡最好在大约77到大约100重量百分数的范围内，铋以及任何其它杂质以与上述重量百分数的余数存在。
对于低锡/铋焊料43，锡最好在大约0到大约20重量百分数的范围内，铋以及任何其它杂质以与上述重量百分数的余数存在。
每层较薄的或外互连焊料层41和45可以从铅/锡、铅/铟、锡/铋焊料中选择。
对于铅/锡焊料41和/或45，铅最好在大约0到大约40重量百分数的范围内，锡以及任何其它杂质以与上述重量百分数的余数存在。
对于铅/铟焊料41和/或45，铅最好在大约30到大约60重量百分数的范围内，铟以及任何其它杂质以与上述重量百分数的余数存在。
对于锡/铋焊料41和/或45，锡最好在大约37到大约48重量百分数的范围内，铋以及任何其它杂质以与上述重量百分数的余数存在。
使用上述的焊料重量比，模块设计者将会认识到，互连层41和45，与焊料核层43可用相同元素(例如PbSn)的不同比产生，或互连层与焊料核层可用不同元素但兼容的材料产生，例如PbIn的互连层与PbSn的核，或SnBi的互连层与PbSn的核。两互连焊料层41和45可以用相同的或不同的合金形成。
可是本专业的技术人员应该清楚，由其它材料系统形成的焊料也既能用作核层43，又能用作焊料层41和/或45，以提供所需的温度层次和层间兼容性。这些焊料包括，但不限于铟/银、锡/锑、锡/银或者它们的合金等等。
上面所列出的某些焊料也可能含有多达百分之二的铜或微量的其它元素。
显然，对于老练的冶金学家，选择某些材料用作内核43，将缩短能用作互连层41和45的材料清单，因为要保持50℃的熔点差，还要使用兼容的材料。
核层43的厚度可以用来固定最后焊接点的厚度，或通过使用具有较大高度的间隙(standoff)、并且使互连层的厚度弥补所述差值来获得较大的接点厚度。
达到所希望的焊接缝隙的另一方法是使设计的缝隙厚度等于下面的和：
(a)包含在上或第二互连焊料层45中的间隙(standoff)的厚度，
(b)焊料核层43的厚度，和
(c)包含在下或第一互连焊料层41中的间隙(standoff)的厚度。
以这种方式，用0.8mm厚的厚核焊料43和两层0.1mm厚的互连层41和45，就可以得到最佳的焊料接合厚度1.0mm，并且互连层41和45都有大约0.1mm厚的间隙(standoff)。
图4说明制造本发明的最佳实施例的一种方法。首先基本上用本技术领域众所周知的方法来形成盖子的密封层或焊料密封23。例如，可首先形成厚的焊料核层43。然后，在焊料核层43的每一侧形成起码一层第一焊料层41和起码一层第二焊料层45，从而形成焊料密封结构23。然后，焊料密封23会被放置在所希望的位置上，例如盖子20的区域21和在衬底10的区域11上，然后，这组件会被放置在热环境下，以便使第一和第二焊料层41和45软熔。在软熔和冷却后，就在衬底10与盖子20之间形成气密密封，从而形成模块25。
图5说明制造本发明的最佳实施例的另一种方法。在这实施例中，用现有技术形成焊料密封23。首先把焊料密封放置在所希望的盖子20上的位置21，再把这亚组件放置在热环境下，以便使薄的焊料层45软熔，并粘结到焊料核层43和盖子20上，形成亚组件58。然后，把这亚组件58放在衬底10上，以便使区域11与第一外焊料层41的起码一部分接触。然后，这组件软熔并在冷却后，就在衬底10与盖子20之间形成气密密封，从而形成模块25。
图6说明制造本发明的最佳实施例的另一种方法。在这过程中，薄的第一焊料层41被放置在衬底10的区域11的起码一部分上，并且软熔形成亚组件66。薄的第二焊料层45被放置在盖子20的区域21的起码一部分上，并且软熔形成亚组件68。然后，把厚的焊料核层43放置在亚组件66和68之间，从而，焊料层41和45的起码一部分与核层43处于物理接触。然后，这组件被软熔，并在冷却时在衬底10与盖子20之间形成气密密封，从而形成模块25。
图7说明制造本发明的最佳实施例的再另一种方法。在这过程中，薄的第一焊料层41被放置在衬底10的区域11的起码一部分上，并且软熔形成亚组件76。最好首先用本说明书中其它段落所讨论的任何已知的处理方法，把薄的第二焊料层45固定到厚的焊料核层43上。然后，把这亚组件放置在盖子20上，从而，区域21的起码一部分与第二焊料层45的起码一部分处在直接物理接触，并且软熔形成亚组件78。可是，对于某些应用，第二焊料层45和厚的焊料核层43能分开来形成，然后，通过使层45软熔而固定到盖子20上，形成亚组件78。然后，把这两亚组件76和78放在一起，从而，焊料层41和45彼此处于物理接触。然后，这组件软熔并在冷却后，就在衬底10与盖子20之间形成气密密封，从而形成模块25。
有许多形成盖子密封层或焊料密封23的方法。
本发明的焊料结构23可以用几种方法制造。在一实施例中，焊料预制件23只是包含厚的焊料核层43。然后，把这预制件固定到盖子20和衬底10上，办法是，或是使用预先镀锡零件，或是使用在衬底10和盖子20上的互连层的分开的预制层41和45。
在另一实施例中，焊料预制件23包含厚的焊料核层43和一层互连层41或45。通过使互连层45或41软熔，使预制件固定在盖子20的区域21或衬底10的区域11上，也就是固定在零件20和10中的一个上。通过或者令单独的预制层41或45，或者利用预镀易零件，使厚核层43固定在另一个零件上。
在一个最佳实施例中，焊料预制件23包含所有三层焊料层，即顶互连层45、厚的核层43和底互连层41。它或是同时固定在零件10和20上，或是在固定在盖子20之前，固定到衬底10上，或最好是首先固定在盖子20上，然后固定到衬底10上。
在另一个最佳实施例中，第二或上焊料层45有比第一或下焊料层41更高的熔点。为了维持高产量和为了生产出坚固的焊料接点，在三层不同层上所用的焊料这样来选择，使得顶互连层45的熔点高于底互连层41的熔点，并且厚的焊料核层43的熔点比顶互连层45的熔点起码高出50℃。
一个最佳实施例的、使模块25密封的制造过程如下：
(a)通过使顶互连层45软熔而把焊料预制件固定到盖子20的突出部22，
(b)通过使底互连层41软熔而把固定了焊料预制件23的盖子20固定到衬底10，
(c)对模块探漏以判断是否达到所要求的气密密封程度。
例如，对于双层的预制件23，可以用有核层43和层45的夹层预制件开始。盖子20和衬底10都分别有焊料可浸润表面21和11的画框区域。焊料可浸润表面是可以被焊料浸润的区域，例如，在镍上镀金的面。
然后，通过用焊剂处理(fluxing)盖子20，把双层的预制件23放置在盖子20上，来把双层预制件23固定到盖子20的焊料可浸润表面21上。要注意，低熔点互连层45与焊料可浸润表面21处在可靠的接触中。然后，把这部分组件放置在炉内，并使层45软熔。可是，应当指出，核层43不软熔。软熔后，清洗盖子/预制件组合结构，去掉任何焊剂残余。
然后，通过用焊剂处理(fluxing)画框型表面区域11，再把单独的低熔点焊料薄层41放置在框型表面区域11上，并使焊料41软熔，来使焊料可浸润衬底表面区域11预镀上锡。然后，可用在本专业众所周知的方法清除所有焊剂残余。
然后，通过把带预制件23的盖子20与衬底10装入用于夹持盖子20与衬底10的装配装置中，并且对它们施加轻压，把带预制件23的盖子20装配到预镀锡衬底表面区域11上，然后使衬底互连层41(没有任何焊剂)在缺氧的或惰性的环境下软熔。要注意，在这过程中，不要使核层43软熔。现在，组装好的模块25可以进行任何流体试漏。
对于三层的预制件23，可以用有夹着核层43的层41和45的夹层预制件开始。分别在盖子20和衬底10上形成焊料可浸润表面(即在镍上镀金)的画框区域21和11。通过把它们装入对它们施加轻压而使它们叠在一起的装配装置中，利用预制件23，把盖子20和衬底10接合起来。然后使互连层41和45(没有焊剂)在缺氧的或惰性的环境下软熔。还要注意，在这接合的过程中，不要使核层43软熔。现在，组装好的模块25可以进行任何试漏。
对于三层的预制件23，可以用第二种处理方法。在此可以用有夹着核层43的层41和45的夹层的预制件开始。盖子20和衬底10都分别形成焊料可浸润表面(即在镍上镀金)的画框区域21和11。通过用焊剂处理(fluxing)盖子20，把预制件23放置在盖子20上，来把预制件23固定到盖子20上。然后，使互连焊料层45(但核层43却不)软熔，然后，清洗此区域或组合结构，去掉任何焊剂残余。通过把有预制件23的盖子20和衬底10装入对它们施加轻压而使它们叠在一起的装配装置中，来把带有预制件23的盖子20装配到衬底10上。然后使互连层41(没有焊剂)(但核层43却不)在缺氧的或惰性的环境下软熔。现在，组装好的模块25可以进行任何试漏。
可是，对于某些应用，可以用厚的核预制件43开始，即只有高熔点的焊料的核预制件43开始。在盖子20和衬底10上都分别形成焊料可浸润表面(即在镍上镀金)的画框区域21和11。通过用焊剂处理(fluxing)盖子20，然后，使互连焊料层45(但核层43却不)软熔，来把厚的高熔点预制件43和单独的低熔点预制件45固定到盖子20上。然后，清除掉焊剂残余。然后，通过用焊剂处理(fluxing)画框型表面11，再放置上单独的低熔点焊料薄层41，来使衬底10的框型表面区域11预镀上锡。使焊料41软熔，然后，清除焊剂残余。通过把有预制核43和45的盖子20和衬底10装入对它们施加轻压而使它们叠在一起的装配装置中，使互连层41(没有焊剂)(但核层43却不)在缺氧的或惰性的环境下软熔，来把有预制核层43和45的盖子20和衬底10装配起来。现在，组装好的模块25可以进行任何试漏。
对于本专业的技术人员来说，显然，对于图5和7所说明的实施例，核层43可以首先固定到衬底10上而不固定到盖子20上。
这种焊料结构有几个成本和可靠性优点。这是因为新的厚焊料结构23(包括层45/43/41)有能力适应盖子20与衬底10之间较大范围的膨胀失配。一种潜在的节省因素是，盖子TCE的选择变得不十分要求针对每种产品专用，这样就能减少要求进行的设计次数，就会获得价格上的批量折扣。
另一种潜在的节省因素是，因为能适应更大范围的膨胀，盖子TCE的容许量可以大大提高，从而减小了盖子成本。预料最大的成本效益是，现在，可以用有TCE特性不很好的不太昂贵的盖子材料作为制造盖子20的材料。
另一个好处是，可以把这种焊料结构23(包括金属层45/43/41)结合到现有的设计中，以便大大地提高密封可靠性。
另一个性能优点是，本发明能允许模块设计者优化使用有高热导率的盖子，以便降低芯片工作温度，因而延长模块寿命。
电子封装或模块例如在本专利申请书中所公开的那一种有很多优点。例如封装成本可以因下面的原因而降低：(a)放宽了盖子TCE的容许量，和/或(b)使用不很昂贵的盖子材料。
此外，本发明对某些封装提供了更高的性能选择余地，因为可以用更高热导率的盖子代替陶瓷盖子，降低了芯片工作温度。
本发明的结构和处理过程给出了相对现有技术的几个优点。例如，它允许使用高热导率和/或较低成本的盖子，这些高热导率材料是WCu、AlSiC、Cu和InVar、CuVar、SilVar的合成物等等。当直接取代现有的焊料密封封装时，会在密封可靠性方面有重大改进。
本发明的另一个优点是，保持了模块可返修性的选择余地，从而使报废损耗造成的成本降低。
例子
打算用下面的例子来进一步说明本发明，而不打算用任何方式来限制本发明的范围。
例1
利用本发明，新的焊料密封导致盖子20到衬底10相隔大约0.3mm到2.0mm，而典型的是大约1.0mm。
组装了本发明的焊料互连结构，它有与最佳实施例一致的温度层次。顶互连层45有大约百分之九十六点五的Sn与大约百分之三点五的Ag，得到的层45的熔点是大约221℃。厚的核层43有大约百分之九十的Pb和百分之十的Sn，得到的核层43的熔点是大约300℃。底互连层41有大约百分之六十三的Sn与大约百分之三十七的Pb，得到的层41的熔点是大约183℃。对模块作了试漏，证实它是气密密封的。
虽然已经结合具体的最佳实施例描述了本发明，很显然，在本专业技术的人员参照上面的描述，能轻易地提出许多替换、修改和变化。因此，打算用所附的权利要求书来包括处于本发明的真正范围和精神内之的任何这种替换、修改和变化。

Claims (26)

1．一种在盖子与半导体衬底之间形成气密密封带的工艺过程，其特征在于所述过程包括下面的步骤：
(a)形成起码一条焊料预制带，其中所述焊料预制带包括固定在起码一个高熔点的焊料核的一侧的起码一层第一焊料层，和固定在所述起码一个高熔点的焊料核的另一侧的起码一层第二焊料层，
(b)把所述焊料预制带放置在所述半导体衬底与所述盖子之间形成亚组件，和
(c)把所述亚组件放置在热环境下，使所述第一和所述第二焊料层软熔(reflow)而不使所述焊料核层软熔(reflow)，以便在所述衬底与所述盖子之间形成气密密封带。
2．权利要求1的工艺过程，其特征在于高熔点焊料核层与所述起码一层第一和/或第二互连焊料层的熔点温差起码大约为50℃。
3．权利要求1的工艺过程，其特征在于所述第一和所述第二互连焊料层有相同的熔点。
4．权利要求1的工艺过程，其特征在于所述第一和所述第二互连焊料层有不同的熔点。
5．权利要求1的工艺过程，其特征在于所述第一互连焊料层有比所述第二互连焊料层更低的熔点。
6．权利要求1的工艺过程，其特征在于所述起码一层第一和/或第二互连焊料层的材料可以从包括铅/锡、铅/铟、锡/铋、铟/银、锡/锑、锡/银和它们的合金的一组材料中选择。
7．权利要求1的工艺过程，其特征在于所述第一和/或第二互连焊料层具有铅/锡材料，所述铅在大约0到大约40重量百分数的范围内。
8．权利要求1的工艺过程，其特征在于所述第一和/或第二互连焊料层具有铅/铟材料，所述铅在大约30到大约60重量百分数的范围内。
9．权利要求1的工艺过程，其特征在于所述第一和/或第二互连焊料层具有锡/铋材料，所述锡在大约37到大约48重量百分数的范围内。
10．权利要求1的工艺过程，其特征在于所述第一和/或第二互连焊料层是混合物，它有高达大约2重量百分数的铜或它的合金。
11．权利要求1的工艺过程，其特征在于所述高熔点的焊料核的材料可以从包括铅/锡、铅/铟、锡/铋、铟/银、锡/锑、锡/银和它们的合金的一组材料中选择。
12．权利要求1的工艺过程，其特征在于所述高熔点的焊料核具有铅/锡材料，所述铅在大约60到大约100重量百分数的范围内。
13．权利要求1的工艺过程，其特征在于所述高熔点的焊料核具有铅/铟材料，所述铅在大约70到大约100重量百分数的范围内。
14．权利要求1的工艺过程，其特征在于所述高熔点的焊料核具有锡/铋材料，所述锡在大约77到大约100重量百分数的范围内。
15．权利要求1的工艺过程，其特征在于所述高熔点的焊料核具有锡/铋材料，所述锡在大约0到大约20重量百分数的范围内。
16．权利要求1的工艺过程，其特征在于所述高熔点的焊料核是合金，它有高达大约2重量百分数的铜或它的合金。
17．权利要求1的工艺过程，其特征在于起码一个散热装置固定到所述盖子上。
18．权利要求1的工艺过程，其特征在于所述衬底起码有镍上镀金的焊料可浸润区域，并且在焊料软熔期间，所述焊料可浸润区域的一部分被固定到所述焊料层。
19．权利要求1的工艺过程，其特征在于所述盖子起码有镍上镀金的焊料可浸润区域，并且在焊料软熔期间，所述焊料可浸润区域的一部分被固定到所述焊料层。
20．权利要求1的工艺过程，其特征在于在步骤(b)中，所述焊料预制带首先固定到所述盖子上。
21．权利要求1的工艺过程，其特征在于所述衬底的材料从包括氧化铝、带玻璃的氧化铝、氮化铝、硼硅酸盐陶瓷和玻璃陶瓷的一组材料中选择。
22．权利要求1的工艺过程，其特征在于起码一种电连接固定到所述衬底上，并且所述电连接从包括焊料球、焊料棒、低熔点焊料、高熔点焊料、针(pin)或线(wire)的一组材料中选择。
23．权利要求1的工艺过程，其特征在于起码一种电气零件固定到所述衬底上，并且所述电气零件从包括半导体芯片或去耦电容的一组零件中选择。
24．权利要求1的工艺过程，其特征在于所述盖子材料从包括氧化铝、铝、氮化铝、铝和碳化硅的合成物、铜、铜-钨、cuvar、silvar和它们的合金的一组材料中选择。
25．在盖子与半导体衬底这间形成气密密封带的工艺过程，其特征在于所述过程包括下面的步骤：
(a)把起码一层第一焊料层固定在所述衬底上，形成第一亚组件，
(b)把起码一层第二焊料层固定在所述盖子上，形成第二亚组件，
(c)把起码一层高熔点的焊料核预制层放置在所述第一亚组件与所述第二亚组件之间，使得所述第一焊料层和所述第二焊料层夹着所述焊料核，以便形成第三亚组件，
(d)把所述第三亚组件放置在热环境下，使所述第一和所述第二焊料层软熔(reflow)而不使所述焊料核层软熔(reflow)，从而在所述衬底与所述盖子之间形成气密密封带。
26．一种在盖子与半导体衬底之间形成气密密封带的工艺过程，其特征在于所述过程包括下面的步骤：
(a)形成起码一条焊料预制带，其中所述焊料预制带包括固定在起码一层高熔点的焊料核的一侧的起码一层第一焊料层，
(b)把所述焊料预制带固定到所述盖子上，使得所述第一焊料层直接与所述盖子接触，
(c)把起码一层第二焊料层固定在所述衬底的周界表面上，
(d)把所述半导体衬底和所述盖子放置在一起形成亚组件，使得所述焊料核与所述第二层直接接触，
(e)把所述亚组件放置在热环境下，使所述第一和所述第二焊料层软熔(reflow)而不使所述焊料核层软熔(reflow)，以便在所述衬底与所述盖子之间形成气密密封带。
CNB981059058A 1997-04-30 1998-03-27 用于半导体衬底的多层焊料密封带及其工艺 Expired - Fee Related CN1160780C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/846,935 US5881945A (en) 1997-04-30 1997-04-30 Multi-layer solder seal band for semiconductor substrates and process
US846935 1997-04-30

Publications (2)

Publication Number Publication Date
CN1226746A true CN1226746A (zh) 1999-08-25
CN1160780C CN1160780C (zh) 2004-08-04

Family

ID=25299353

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981059058A Expired - Fee Related CN1160780C (zh) 1997-04-30 1998-03-27 用于半导体衬底的多层焊料密封带及其工艺

Country Status (9)

Country Link
US (1) US5881945A (zh)
EP (1) EP0875932B1 (zh)
JP (1) JP2999992B2 (zh)
KR (1) KR100294968B1 (zh)
CN (1) CN1160780C (zh)
DE (1) DE69832324T2 (zh)
MY (1) MY120319A (zh)
SG (1) SG63843A1 (zh)
TW (1) TW373276B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103056465A (zh) * 2011-08-11 2013-04-24 西部数据（弗里蒙特）公司 焊接期间最小化零件偏移的方法
CN105144371A (zh) * 2013-04-29 2015-12-09 Abb技术有限公司 用于功率半导体装置的模块布置
CN109352112A (zh) * 2018-11-06 2019-02-19 中国电子科技集团公司第三十八研究所 一种基板精密焊接用双组份焊料及其焊接方法
CN111128928A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN112453752A (zh) * 2020-11-30 2021-03-09 云南锡业集团（控股）有限责任公司研发中心 一种无铅低温锡基合金焊片

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395991B1 (en) 1996-07-29 2002-05-28 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
US6070321A (en) * 1997-07-09 2000-06-06 International Business Machines Corporation Solder disc connection
US6390353B1 (en) * 1998-01-06 2002-05-21 Williams Advanced Materials, Inc. Integral solder and plated sealing cover and method of making the same
US6053394A (en) * 1998-01-13 2000-04-25 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
GB2334141A (en) * 1998-01-30 1999-08-11 Northern Telecom Ltd Semiconductor device packaging
US6136128A (en) * 1998-06-23 2000-10-24 Amerasia International Technology, Inc. Method of making an adhesive preform lid for electronic devices
JP4135268B2 (ja) * 1998-09-04 2008-08-20 株式会社豊田中央研究所 無鉛はんだ合金
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6091603A (en) * 1999-09-30 2000-07-18 International Business Machines Corporation Customizable lid for improved thermal performance of modules using flip chips
US6592019B2 (en) * 2000-04-27 2003-07-15 Advanpack Solutions Pte. Ltd Pillar connections for semiconductor chips and method of manufacture
US6292369B1 (en) 2000-08-07 2001-09-18 International Business Machines Corporation Methods for customizing lid for improved thermal performance of modules using flip chips
US6342407B1 (en) * 2000-12-07 2002-01-29 International Business Machines Corporation Low stress hermetic seal
KR100396551B1 (ko) * 2001-02-03 2003-09-03 삼성전자주식회사 웨이퍼 레벨 허메틱 실링 방법
GB2372633A (en) * 2001-02-24 2002-08-28 Mitel Semiconductor Ab Flip-chip mounted optical device
US6806568B2 (en) * 2001-07-20 2004-10-19 The Board Of Trustees Of The University Of Arkansas Decoupling capacitor for integrated circuit package and electrical components using the decoupling capacitor and associated methods
CN1444439A (zh) * 2002-03-11 2003-09-24 赫尔穆特·卡尔 带有导电涂覆的屏蔽密封层或屏蔽壁的设备罩
DE10238581B4 (de) 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
TW578284B (en) * 2002-12-24 2004-03-01 Advanced Semiconductor Eng Heat separator for chip package and the bonding method thereof
US7690551B2 (en) * 2003-12-31 2010-04-06 Chippac, Inc. Die attach by temperature gradient lead free soft solder metal sheet or film
US20050174738A1 (en) * 2004-02-06 2005-08-11 International Business Machines Corporation Method and structure for heat sink attachment in semiconductor device packaging
WO2005096731A2 (en) * 2004-03-30 2005-10-20 Honeywell International Inc. Heat spreader constructions, integrated circuitry, methods of forming heat speader contruictions, and methods of forming integrated circuitry
US20050253282A1 (en) * 2004-04-27 2005-11-17 Daoqiang Lu Temperature resistant hermetic sealing formed at low temperatures for MEMS packages
JP4513513B2 (ja) * 2004-11-09 2010-07-28 株式会社村田製作所 電子部品の製造方法
US7743963B1 (en) 2005-03-01 2010-06-29 Amerasia International Technology, Inc. Solderable lid or cover for an electronic circuit
US20080175748A1 (en) * 2005-08-12 2008-07-24 John Pereira Solder Composition
US20070292708A1 (en) * 2005-08-12 2007-12-20 John Pereira Solder composition
US20070231594A1 (en) * 2005-08-12 2007-10-04 John Pereira Multilayer solder article
JP5696173B2 (ja) * 2005-08-12 2015-04-08 アンタヤ・テクノロジーズ・コープ はんだ組成物
US20070036670A1 (en) * 2005-08-12 2007-02-15 John Pereira Solder composition
US20070037004A1 (en) * 2005-08-12 2007-02-15 Antaya Technologies Corporation Multilayer solder article
JP4764159B2 (ja) * 2005-12-20 2011-08-31 富士通セミコンダクター株式会社 半導体装置
US7629684B2 (en) * 2006-04-04 2009-12-08 Endicott Interconnect Technologies, Inc. Adjustable thickness thermal interposer and electronic package utilizing same
WO2007129496A1 (ja) * 2006-04-07 2007-11-15 Murata Manufacturing Co., Ltd. 電子部品およびその製造方法
KR100703458B1 (ko) * 2006-04-20 2007-04-03 삼성에스디아이 주식회사 유기전계발광 표시 장치 및 그의 제작 방법
US7849914B2 (en) * 2006-05-02 2010-12-14 Clockspeed, Inc. Cooling apparatus for microelectronic devices
US7513035B2 (en) * 2006-06-07 2009-04-07 Advanced Micro Devices, Inc. Method of integrated circuit packaging
US20080296756A1 (en) * 2007-05-30 2008-12-04 Koch James L Heat spreader compositions and materials, integrated circuitry, methods of production and uses thereof
US20090004500A1 (en) * 2007-06-26 2009-01-01 Daewoong Suh Multilayer preform for fast transient liquid phase bonding
JP5310309B2 (ja) * 2009-06-26 2013-10-09 千住金属工業株式会社 はんだコートリッド
JP5537119B2 (ja) * 2009-10-28 2014-07-02 京セラ株式会社 蓋体並びに蓋体の製造方法および電子装置の製造方法
KR100976812B1 (ko) * 2010-02-08 2010-08-20 옵토팩 주식회사 전자 소자 패키지 및 그 제조 방법
US8558374B2 (en) 2011-02-08 2013-10-15 Endicott Interconnect Technologies, Inc. Electronic package with thermal interposer and method of making same
EP2541593B1 (en) * 2011-06-30 2019-04-17 Rohm Co., Ltd. Laminated high melting point soldering layer
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
US20140238726A1 (en) * 2013-02-28 2014-08-28 Cooper Technologies Company External moisture barrier package for circuit board electrical component
US8912641B1 (en) * 2013-09-09 2014-12-16 Harris Corporation Low profile electronic package and associated methods
JP6499886B2 (ja) * 2015-03-11 2019-04-10 田中貴金属工業株式会社 電子部品封止用キャップ
US10453786B2 (en) * 2016-01-19 2019-10-22 General Electric Company Power electronics package and method of manufacturing thereof
JP6641524B1 (ja) * 2018-02-26 2020-02-05 新電元工業株式会社 半導体装置の製造方法
US11646302B2 (en) * 2020-03-31 2023-05-09 Apple Inc. Multiple chip module trenched lid and low coefficient of thermal expansion stiffener ring
US12119275B2 (en) 2021-08-30 2024-10-15 Apple Inc. Recessed lid and ring designs and lid local peripheral reinforcement designs

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4020987A (en) * 1975-09-22 1977-05-03 Norman Hascoe Solder preform for use in hermetically sealing a container
GB2036794A (en) * 1978-11-28 1980-07-02 Semi Alloys Inc Solder Preform
US4322737A (en) * 1979-11-20 1982-03-30 Intel Corporation Integrated circuit micropackaging
JPS57112972A (en) * 1980-12-31 1982-07-14 Ibm Brazing method
US4500945A (en) * 1982-07-23 1985-02-19 International Business Machines Corporation Directly sealed multi-chip module
JPS59169694A (ja) * 1983-03-16 1984-09-25 Hitachi Ltd 半田接着方法
US4640438A (en) * 1986-03-17 1987-02-03 Comienco Limited Cover for semiconductor device packages
DE3784213T2 (de) * 1986-10-29 1993-06-03 Toshiba Kawasaki Kk Elektronischer apparat mit einem keramischen substrat.
US4746583A (en) * 1986-11-21 1988-05-24 Indium Corporation Ceramic combined cover
US5038996A (en) * 1988-10-12 1991-08-13 International Business Machines Corporation Bonding of metallic surfaces
US5169655A (en) * 1990-06-04 1992-12-08 Von Holdt Sr John W Multiple cavity injection mold
JP2927010B2 (ja) * 1991-03-01 1999-07-28 株式会社日立製作所 半導体パッケージ
JPH0796154B2 (ja) * 1991-05-24 1995-10-18 有限会社山崎工作所 鋳造用金型
US5244143A (en) * 1992-04-16 1993-09-14 International Business Machines Corporation Apparatus and method for injection molding solder and applications thereof
EP0566791A1 (en) * 1992-04-24 1993-10-27 Masao Adachi Apparatus for cooling a mold
KR970002295B1 (ko) * 1993-02-23 1997-02-27 미쯔비시 덴끼 가부시끼가이샤 성형방법
US5523260A (en) * 1993-08-02 1996-06-04 Motorola, Inc. Method for heatsinking a controlled collapse chip connection device
JPH07221217A (ja) * 1993-12-10 1995-08-18 Sumitomo Kinzoku Ceramics:Kk 半導体パッケージ用リッドおよび半導体パッケージ
US5471027A (en) * 1994-07-22 1995-11-28 International Business Machines Corporation Method for forming chip carrier with a single protective encapsulant
JPH0864730A (ja) * 1994-08-19 1996-03-08 Hitachi Ltd 半導体集積回路装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103056465A (zh) * 2011-08-11 2013-04-24 西部数据（弗里蒙特）公司 焊接期间最小化零件偏移的方法
CN103056465B (zh) * 2011-08-11 2015-07-29 西部数据（弗里蒙特）公司 焊接期间最小化零件偏移的方法
CN105144371A (zh) * 2013-04-29 2015-12-09 Abb技术有限公司 用于功率半导体装置的模块布置
CN111128928A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111128928B (zh) * 2018-10-30 2022-06-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11626343B2 (en) 2018-10-30 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with enhanced thermal dissipation and method for making the same
CN109352112A (zh) * 2018-11-06 2019-02-19 中国电子科技集团公司第三十八研究所 一种基板精密焊接用双组份焊料及其焊接方法
CN112453752A (zh) * 2020-11-30 2021-03-09 云南锡业集团（控股）有限责任公司研发中心 一种无铅低温锡基合金焊片

Also Published As

Publication number Publication date
KR19980079651A (ko) 1998-11-25
US5881945A (en) 1999-03-16
TW373276B (en) 1999-11-01
KR100294968B1 (ko) 2001-07-12
EP0875932A3 (en) 1999-08-04
SG63843A1 (en) 1999-03-30
EP0875932B1 (en) 2005-11-16
MY120319A (en) 2005-10-31
DE69832324D1 (de) 2005-12-22
EP0875932A2 (en) 1998-11-04
JP2999992B2 (ja) 2000-01-17
DE69832324T2 (de) 2006-07-27
CN1160780C (zh) 2004-08-04
JPH113952A (ja) 1999-01-06

Similar Documents

Publication Publication Date Title
CN1160780C (zh) 用于半导体衬底的多层焊料密封带及其工艺
CN1137505C (zh) 制作、处理和储存表面安装倒装芯片载体的方法
CN1076872C (zh) 载片及其制造方法和安装方法
CN1295783C (zh) 电子装置
CN1128469C (zh) 将电子器件连接到柔性电路载体的方法及柔性电子载体
US5881944A (en) Multi-layer solder seal band for semiconductor substrates
CN1271712C (zh) 具有从密封树脂暴露出来的散热器的半导体器件
CN1291467C (zh) 电子器件的制造方法
CN1753177A (zh) 功率半导体模块及其制造方法
CN1790651A (zh) 芯片集成基板的制造方法
CN1700466A (zh) 半导体封装体及其形成方法
CN1574310A (zh) 中间衬底及具有半导体元件、中间衬底和衬底的结构体
CN1443625A (zh) 焊料
JPH10308465A (ja) 半導体基板用の鋳造金属シール
CN1813349A (zh) 用于集成散热器的多层聚合物焊料混合热界面材料及其制造方法
CN1545730A (zh) 使用半导体芯片的半导体装置
CN1873970A (zh) 电子器件及其制造方法
CN1512580A (zh) 半导体装置及其制造方法
CN1551340A (zh) 半导体器件及其制造方法
CN1239059C (zh) 制造互连组件的方法及设备
US20080093620A1 (en) Led package and manufacturing method thereof
CN1536658A (zh) 半导体器件及其制造方法
CN1193417C (zh) 电路装置的制造方法
CN1898794A (zh) 含有低k电介质的半导体器件用的电子封装材料
CN101030546A (zh) 电容安装方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040804