JPH10308465A - 半導体基板用の鋳造金属シール - Google Patents

半導体基板用の鋳造金属シール

Info

Publication number
JPH10308465A
JPH10308465A JP10109193A JP10919398A JPH10308465A JP H10308465 A JPH10308465 A JP H10308465A JP 10109193 A JP10109193 A JP 10109193A JP 10919398 A JP10919398 A JP 10919398A JP H10308465 A JPH10308465 A JP H10308465A
Authority
JP
Japan
Prior art keywords
solder
seal
tin
melting point
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10109193A
Other languages
English (en)
Inventor
Howard Covell Ii James
ジェームズ・ハワード・コヴェルIi
R Bolde Lanie
ラニー・アール・ボルデ
Lyn Edwards David
デイビッド・リン・エドワーズ
Sigmund Goldman Luis
ルイス・シグムンド・ゴールドマン
Peter A Gruber
ピーター・アルフレッド・グルーバー
T Toy Hilton
ヒルトン・ティー・トーイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH10308465A publication Critical patent/JPH10308465A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体基板およびチップ・キャリアにシール
を施す新しい方式を提供する。 【解決手段】 より具体的には、本発明は、チップ・キ
ャリア上のチップに保護を提供するために多層金属シー
ルを使用する構造および方法を包含する。この多層金属
シールは、密封性および寿命の強化と環境保護の両方を
可能にする。好ましい実施例の場合、多層金属シール
は、モジュール用の低コストで高信頼性の密封シールを
作成するために使用する2層のはんだ構造である。この
はんだ構造は、キャップに取り付けられた厚い鋳造高融
点温度領域と、基板をキャップにシールするための低融
点温度領域からなる薄い相互接続領域とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般に、半導体基
板およびチップ・キャリアにシールを施す新しい方式に
関する。より具体的には、本発明は、チップ・キャリア
上のチップに保護を提供するために多層金属シールを使
用する構造および方法を包含する。この多層金属シール
は、チップの疲れ寿命の強化と環境保護の両方を可能に
する。
【0002】好ましい実施例の場合、多層金属シール
は、モジュール用の低コストで高信頼性の密封シールを
作成するために使用する2層のはんだ構造である。この
はんだ構造は、キャップに取り付けられた厚い鋳造高融
点温度領域と、基板をキャップにシールするための低融
点温度領域からなる薄い相互接続領域とを有する。
【0003】
【従来の技術】半導体デバイスは、新しい技術の発展に
より、より小さくより高密度になっている。しかし、チ
ップの回路密度が増すと、競争力を維持するために全体
的なチップ実装戦略が対応して重視される。したがっ
て、チップおよびチップ・キャリア・メーカは、問題を
特定して解消し、パッケージのサイズと重さを低減し、
パッケージ・コストを低減し、熱効率を改善し、より良
質で進歩したチップを提供することにより、その製品の
品質を改善するよう絶えず要求されている。プロセスの
変化性を低減することによって系統的な問題を解消する
ために重要な改良が行われているが、パフォーマンスと
信頼性の両方に影響するようなすべての問題を解消する
にはプロセスの改良だけでは不十分である。
【0004】パッケージに対する高レベルの環境保護を
提供する1つの方法は、密封シールを設けることであ
る。当然のことながら、モジュールの再加工性を保つこ
とは、特にマルチチップ・モジュール(MCM)の場合
にコスト上の利点になる。
【0005】密封シールを得るための方法の1つは、は
んだシールを使用することである。従来のはんだシール
・パッケージを信頼できるものにするには、モジュール
に膨張一致構成要素を使用すること、すなわち、モジュ
ールに電源を投入したときにシール時のキャップの膨張
がシール時の基板の膨張と厳密に一致することが必要で
ある。初期のはんだシール・パッケージでは、チップ電
力が低く、モジュールがかなり等温性だったので、キャ
ップの熱膨張係数(TCE)を基板のTCEと一致させ
ることによって膨張が一致していた。これは、基板とキ
ャップまたはカバーの両方に同じ材料を使用して行われ
ることが多かった。このようにして、セラミック基板が
セラミック・キャップにシールされることが多かった。
このシールは非常に信頼性が高いが、キャップは非常に
高価であった。
【0006】応用例によっては、セラミック・キャップ
の熱伝導率が不十分であるが、十分高い熱伝導率を有す
る材料の多くは、シールの信頼性要件にとっては高すぎ
るTCEも備えている。
【0007】モジュールの電力が上昇したので、モジュ
ールはもはや等温性ではなくなり、応用例によっては、
使用中の基板温度がキャップ温度よりかなり高くなる。
このようなモジュールがはんだシール時に膨張量が一致
するようにするには、構成要素が互いに異なるTCEを
備えていなければならない。キャップの最適TCEは、
基板のTCEと使用中のモジュールの熱勾配との関数で
ある。TCEの選択は応用例に固有のものであり、これ
がキャップの高コストの一因になっている。
【0008】米国特許第4020987号(Hascoe)
は、上部および下部の薄い合金コーティングを有し、コ
ンテナの密封シールに使用するためにパンチ済みはんだ
予備形成リングを形成するようにパンチされた合金コア
を開示するものである。リフロー中にすべてのはんだ層
が溶融し、ひとまとめに混合し、均質シール・バンドを
形成する。
【0009】米国特許第4291815号(Gordon他)
は、平坦パック内に半導体チップを密封シールするため
にセラミック・リッドの周辺部付近に設けられた密封シ
ール域を定義する一体型熱溶融層を含むセラミック・リ
ッド・アセンブリを開示するものである。
【0010】米国特許第4746583号(Falanga)
は、事前カットした金−錫はんだフレーム形式のはんだ
層が金の層に仮付け溶接されているセラミック結合カバ
ーを開示するものである。金の層は、はんだ層によって
容易に湿潤可能であり、耐食性も極めて高い。
【0011】米国特許第5153709号(Fukuoka)
は、接続導体パターンと、環状無機絶縁体と、環状金属
化層と、共晶はんだとを使用する、キャップとセラミッ
ク基板との接合を教示するものである。
【0012】米国特許第5244143号(Ference
他)は、電子デバイス上にはんだマウンドを射出成形す
るための装置および方法を記載するものである。
【0013】米国特許第5329160号(Miura)
は、ギャップ生成スペーサによって分離され、シール金
属化部分を有するセラミック基板にカバーを接合する際
に使用する、低溶融金属ろうを開示するものである。
【0014】米国特許第5471027号(Call他)
は、単一保護カプセル材料によってチップ・キャリアを
形成するための方法を開示するものである。具体的に
は、キャップ・シーラントを使用してキャップまたはカ
バーまたはヒート・シンクを基板にシールするために、
基板のエッジから離れて上面のみにある額縁形領域を使
用する方法を教示している。
【0015】米国特許出願第08/561571号(Br
aun他)は、1995年11月21日に出願され、本特
許出願の譲受人に譲渡され、その開示内容が参照により
本出願に組み込まれるが、金属材料用の金型を形成する
ための装置および方法を記載するものであり、金型内の
金属相互接続部は、たとえば、はんだ接続部、フィン付
きヒート・シンクなどの構造を形成するために使用する
ことができる。
【0016】米国特許出願第08/562079号(Co
vell他)は、1995年11月21日に出願され、本特
許出願の譲受人に譲渡され、その開示内容が参照により
本出願に組み込まれるが、金型移転(mold transfer)
装置および方法を記載するものであり、金型内に作成さ
れた金属接続部は、たとえば、フィン付きヒート・シン
クなどの構造を形成するために使用することもできる。
【0017】したがって、密封シールの信頼性を維持
し、コストを低減し、パッケージの熱性能を改良するた
めの1つの方法は、キャップと基板との使用中の膨張の
不一致の拡大に対応可能な新しいはんだシールを開発す
ることになるだろう。
【0018】
【発明が解決しようとする課題】本発明は、半導体基板
に多層金属シールを提供するための新規の方式とその方
法である。
【0019】したがって、本発明の一目的は、シール時
に異なる量の熱膨張を有するキャップに半導体基板を密
封シールするために多層金属シールを提供することにあ
る。
【0020】本発明の他の目的は、半導体構造に多層は
んだシールを提供することにある。
【0021】本発明の他の目的は、半導体基板用の多層
はんだシールを有することにあり、はんだシールの少な
くとも1つの層は厚く、高い融点温度を有し、はんだシ
ールの少なくとも1つの層は薄く、より低い融点温度を
有する。
【0022】本発明の他の目的は、流体密封シールに備
えることにある。
【0023】本発明の他の目的は、密封シールを有する
ことにある。
【0024】
【課題を解決するための手段】したがって、一態様で
は、本発明はカバーと半導体基板との間に密封シールを
設けるためのシール・バンドを含み、前記シール・バン
ドは、前記カバーに固定された少なくとも1つの高融点
の厚いはんだ壁面と、前記基板を前記高融点の厚いはん
だ壁面に固定する少なくとも1つの第1の薄いはんだ相
互接続層とを含み、前記第1の薄いはんだ相互接続層は
前記高融点の厚いはんだ壁面より低い融点のはんだ材料
から作られ、リフロー時に前記第1の薄いはんだ相互接
続層は、前記はんだシール・バンドがその層化構造を保
持するように前記高融点の厚いはんだ壁面にリフローし
ない。
【0025】他の態様では、本発明はカバーと半導体基
板との間に密封シール・バンドを形成するためのプロセ
スを含み、(a)高温はんだ材料を金型で鋳造するステ
ップと、(b)前記カバーの周辺エッジにフラックス材
料でフラックス塗布するステップと、(c)前記鋳造高
温はんだ材料が前記カバーの前記フラックス塗布済み周
辺エッジに接触し、それと整列するように、前記金型を
前記カバーに位置合わせし、前記高温はんだ材料を前記
カバー上にリフローし、前記カバー上に高温の厚いはん
だ壁面を形成するステップと、(d)前記半導体基板上
に少なくとも1つの薄いはんだ相互接続層を形成するス
テップと、(e)前記高温の厚いはんだ壁面を前記薄い
はんだ相互接続層に接触するように配置するステップ
と、(f)前記アセンブリを熱環境に入れ、前記半導体
基板と前記カバーとの間に密封シール・バンドが形成さ
れるように前記第1の薄いはんだ相互接続層をリフロー
するステップとを含む。
【0026】さらに他の態様では、本発明はカバーと半
導体基板との間に密封シール・バンドを形成するための
プロセスを含み、(a)高温はんだ材料を金型で鋳造す
るステップと、(b)前記カバーの周辺エッジにフラッ
クス材料でフラックス塗布するステップと、(c)前記
鋳造高温はんだ材料が前記カバーの前記フラックス塗布
済み周辺エッジに接触し、それと整列するように、前記
金型を前記カバーに位置合わせし、前記高温はんだ材料
を前記カバー上にリフローし、前記カバー上に高温の厚
いはんだ壁面を形成するステップと、(d)前記高温の
厚いはんだ壁面上に少なくとも1つの薄いはんだ相互接
続層を形成するステップと、(e)前記薄いはんだ相互
接続層を基板の上に配置するステップと、(f)前記ア
センブリを熱環境に入れ、前記半導体基板と前記カバー
との間に密封シール・バンドが形成されるように前記第
1の薄いはんだ相互接続層をリフローするステップとを
含む。
【0027】新規であると思われる本発明の特徴と本発
明に特有の要素については、特許請求に範囲に詳細に記
載する。図面は、例示のみを目的とするものであり、一
定の縮尺で描いたものではない。さらに、図面では同様
の番号は同様の機構を表している。しかし、本発明自体
は、構成と操作方法の両方について、添付図面に関連し
て以下に示す詳細な説明を参照することによって最も理
解することができるだろう。
【0028】
【発明の実施の形態】半導体モジュールに電源を投入す
ると、半導体素子が発生した熱によって基板とキャップ
が加熱される。各構成要素が加熱する量と、その構成要
素の熱膨張係数とを組み合わせると、その構成要素がど
の程度膨張するかが決定される。基板の膨張とキャップ
の膨張との差によって、シール(キャップを基板に取り
付けるもの)にひずみが発生する。シールのひずみは、
膨張の差に比例し、そのシールの厚さに反比例する。本
発明は、安定して信頼性があり、従来のはんだシールよ
りかなり厚い新規のシール構造であり、したがって、キ
ャップと基板との不一致が従来のはんだシールの何倍で
あっても対応することができる。
【0029】IBMの多層セラミック(MLC)電子パ
ッケージは、業界で最も技術的に進歩した電子パッケー
ジに含まれるが、高機能モジュールの中には高価な構成
要素を必要とするものもある。本発明には、そのパフォ
ーマンスの損失または劣化を発生せずにこのようなパッ
ケージのコストを低減するための方法の1つが記載され
ている。コストを低減する実装方法は、有利なことにこ
のような電子パッケージの市場での入手の可能性を増
す。当業者であれば分かるように、実装密度の増加は、
通常、基板またはモジュールの表面領域または不動産の
利用度を拡大することによって達成される。
【0030】図1および図2は、本発明の組立て済みモ
ジュール25の好ましい実施例を示している。通常、少
なくとも1つのチップ16はまず、はんだボール14な
どの複数のはんだ接続部14によって基板またはモジュ
ール10に固定される。基板10は、たとえば、はんだ
ボール14などの複数のはんだ接続部14によって同じ
く基板10に電気接続される減結合キャパシタ18など
の1つまたは複数の電子デバイス(複数も可)18も有
することができるだろう。いくつか列挙すると、チップ
16、減結合キャパシタ18、はんだ接続部14などの
電子素子を覆って保護するためにカバー20を上に乗せ
たときにチップ16とキャップまたはカバー20との間
で直接熱接触が行われるように、チップ16の露出表面
上に任意の熱伝導材料28を付着させることができる。
次に、基板またはモジュール10にキャップまたはカバ
ー20を固定するために、キャップ・シーラントまたは
はんだシール23が設けられる。
【0031】通常、基板10の材料は、いくつか列挙す
ると、アルミナ、ガラス・フリットを含むアルミナ、窒
化アルミニウム、ホウケイ酸塩、セラミック、ガラス・
セラミックからなるグループから選択される。
【0032】通常、キャップまたはカバー20の材料
は、いくつか列挙すると、アルミナ、アルミニウム、窒
化アルミニウム、アルミニウムと炭化ケイ素の合成物、
銅、銅−タングステン、キューバール(cuvar)(銅を
注入したインバール(invar))、シルバール(silva
r)(銀を注入したインバール)、その合金からなるグ
ループから選択される。
【0033】いくつか列挙すると、チップ16、減結合
キャパシタ18などの半導体素子は、通常、基板10に
電気接続されるが、通常、この電気接続部は、いくつか
列挙すると、はんだボール、はんだ列、低融点はんだ、
高融点はんだ、ピン、ワイヤからなるグループから選択
される。
【0034】通常、基板10は、たとえば、ピン32な
どの電気入出力手段32によってボードまたはカード
(図示せず)に固定される。
【0035】ヒート・シンクまたはヒート・スプレッダ
36などの少なくとも1つの任意の熱受入れデバイス3
6は、接着剤24の使用などにより、キャップまたはカ
バー20に固定することができる。しかし、他の機械的
手段、たとえば、クリップ(図示せず)を使用して、ヒ
ート・シンク36をキャップ20に取り付けることがで
きるだろう。ヒート・シンク36はヒート・フィン38
を有することができるだろう。
【0036】前述のように、ヒート・シンクの接着剤2
4によって少なくとも1つの(任意の)熱受入れデバイ
ス36に効率よく熱伝達を行うために、チップ16とキ
ャップ20との間に任意の熱化合物28を配置すること
ができる。
【0037】図3は、本発明の他の好ましい実施例の一
隅の拡大図を示している。図3に示すように、キャップ
またはカバー20は、キャップはんだシール23を収容
するために、表面領域21を有する延長部22を有す
る。
【0038】次に図1、図2、図3に戻って参照する
と、基板10の表面の周辺部または周辺エッジ上に額縁
形領域11が設けられている。キャップまたはカバー2
0の表面の周辺エッジにも、同様の額縁形領域21が設
けられている。次に、キャップ20が基板10への密封
シールになるように、本発明のはんだシール23を使用
して、領域11を領域21に固定する。
【0039】はんだへの湿潤性のために、キャップ20
と基板10のこの周辺領域21および11は、たとえ
ば、ニッケルの層の上の金の層など、はんだ湿潤可能領
域をそれぞれ有する。この額縁形はんだ湿潤可能領域1
1および21は、一般に約1.5mm〜約2.5mmの
間の幅を有する。
【0040】したがって、たとえば、チップ16、減結
合キャパシタ18などのすべてのデバイスの配置は、一
般に基板10の上部表面領域の80パーセント未満であ
るこの額縁領域11内になるように制限しなければなら
ない。
【0041】キャップまたはカバー20は、通常、金属
またはセラミックまたは複合材料からなり、ほとんど場
合、基板10の上部または上部表面に永続的に固定され
る。これは、主に、たとえば、チップ16、はんだボー
ル14、減結合キャパシタ18、基板10上の露出冶金
または回路など、基板10上の電気機構に対する機械的
および化学的損傷を防止するために行われる。キャップ
20またはキャップはんだシール23の漏れあるいはキ
ャップ20の位置合せ不良の結果、モジュールの歩留ま
り損失が発生する可能性のあることは周知のことであ
る。このような損失は、高価なモジュール10にとって
は相当なものになるだろう。
【0042】図1、図2、図3は、本発明の好ましい実
施例を明確に示している。従来のはんだシールでは、通
常、キャップ20と基板10との間に約0.1mmの間
隙が発生していた。本発明では、新しいはんだシール2
3の結果、キャップ20と基板10との間の間隙が大き
くなり、その間隙は約0.3mm〜約2.0mmの間で
あり、通常、約1.0mmである。
【0043】新しいはんだシール23では、好ましいこ
とに厚いはんだ壁面43がキャップ20上に鋳造され、
薄い相互接続層41によって基板10に接続される。は
んだ壁面43の融点が薄い相互接続層41の融点より高
くなるように、厚い鋳造はんだ壁面43は相互接続層4
1とは異なる化学組成を有する。このようにして、相互
接続層41は、厚い壁面43を溶融したりゆがめたりせ
ずにキャップ20を基板10に取り付けるためにリフロ
ーすることができる。
【0044】本発明の好ましい実施例では、厚いはんだ
壁面43は、図4により明確に示されているように、ま
ず金型60に鋳造され、次にキャップ20に取り付けら
れる。キャップ−はんだアセンブリ20/43の完全性
は、アセンブリ20/43を基板10にシールする前に
検査することができる。このようにして、その寸法上の
完全性を維持するために、依然として金型60内にある
間に、はんだ43をリフローすることによって厚いシー
ル壁面43をキャップ20に取り付けることができる。
【0045】キャップ20は、厚い壁面43をリフロー
せずに、はんだ層41をリフローすることによって基板
10上のはんだ湿潤可能領域11に取り付けることがで
きる層43に固定された層41も有する可能性がある。
【0046】基板10への取付け前にはんだとキャップ
の接合を確立し検査することができるので、この手順は
製造歩留まりが高くなると予想される。また、これは、
モジュールの再加工も容易にする。というのは、キャッ
プの除去中にはんだ相互接続層41だけをリフローする
場合、厚いはんだ壁面43はキャップ20に取り付けら
れたままになるからである。このため、再キャップ前に
基板10上のシール・バンドを整えるために必要な労力
が低減される。
【0047】本発明のはんだシール構造23では、はん
だシール23が、相互接続層41の融点より高い融点を
有する厚い壁面層43からなるような温度階層を必要と
する。この構造が塊として構築できるようにするために
は、基板10への相互接続中にはんだ壁面43が溶融し
たり、かなり柔らかくならないように、このような融点
間にも十分な余裕がなければならない。一般に使用する
接合機器の場合、厚いはんだ壁面43とはんだ層41と
の間では、50℃またはそれ以上の融点の余裕が妥当で
あることが判明している。考えられるところでは、加熱
炉またはオーブン技術の進歩によって、この余裕が低減
できるだろう。したがって、好ましい実施例では、融点
がはんだ相互接続層41の融点より少なくとも50℃高
くなるように、厚い壁面はんだ層43は所定の範囲の材
料から選択される。
【0048】たとえば、厚い壁面はんだ層43は、鉛/
錫、鉛/インジウム、高錫/ビスマス、低錫/ビスマ
ス、同様の他のはんだ材料から選択することができる。
【0049】鉛/錫はんだ材料43の場合、鉛の重さが
約60〜約100パーセントの範囲内であり、錫と他の
不純物とのバランスがとれていることが好ましい。
【0050】鉛/インジウムはんだ材料43の場合、鉛
の重さが約70〜約100パーセントの範囲内であり、
インジウムと他の不純物とのバランスがとれていること
が好ましい。
【0051】高錫/ビスマスはんだ材料43の場合、錫
の重さが約77〜約100パーセントの範囲内であり、
ビスマスと他の不純物とのバランスがとれていることが
好ましい。
【0052】低錫/ビスマスはんだ材料43の場合、錫
の重さが約0〜約20パーセントの範囲内であり、ビス
マスと他の不純物とのバランスがとれていることが好ま
しい。
【0053】薄い方の相互接続層41は、鉛/錫、鉛/
インジウム、錫/ビスマス、同様の他のはんだ材料から
選択することができる。
【0054】鉛/錫はんだ材料41の場合、鉛の重さが
約0〜約40パーセントの範囲内であり、錫と他の不純
物とのバランスがとれていることが好ましい。
【0055】鉛/インジウムはんだ材料41の場合、鉛
の重さが約30〜約60パーセントの範囲内であり、イ
ンジウムと他の不純物とのバランスがとれていることが
好ましい。
【0056】錫/ビスマスはんだ材料41の場合、錫の
重さが約37〜約48パーセントの範囲内であり、ビス
マスと他の不純物とのバランスがとれていることが好ま
しい。
【0057】上記のはんだ材料の重量比を使用すると、
モジュール設計者は、相互接続層41と鋳造はんだ層ま
たは壁面43が異なる比率の同じ元素(PbSnなど)
から生成できるか、または相互接続層と壁面が、PbI
n相互接続層とPbSn壁面やSnBi相互接続層とP
bSn壁面など、互いに異なるが融和性の材料を使用す
ることにより生成できることが分かるだろう。
【0058】しかし、はんだ層43またははんだ層41
のいずれかが必要な温度階層と層間融和性をもたらすよ
うにするために他のシステムからのはんだも使用できる
ことは、当業者には明らかであるはずである。このよう
なはんだとしては、いくつか列挙すると、インジウム/
銀、錫/アンチモン、錫/銀、またはその合金を含むが
これらに限定されない。
【0059】上記のはんだ材料の一部は、2パーセント
程度の銅または極微量のその他の元素も有することがで
きるだろう。
【0060】50℃という融点温度の差を維持すると同
時に融和性材料を使用するためには、壁面43として使
用するために何らかの材料を選択すると相互接続層41
の潜在的なリストが削減されることは、熟練した冶金学
者には明白である。
【0061】はんだ壁面43の厚さを使用して最終はん
だ接合の厚さを固定することができるか、またはより大
きい高さの隔離碍子を使用し、相互接続層の厚さによっ
てその差を構成することにより、接合の厚さをより大き
くすることができる。
【0062】所望のはんだギャップを達成するためのも
う1つの方法は、 (a)壁面はんだ43の厚さ (b)はんだ相互接続層41に含まれる隔離碍子の厚さ という上記の厚さの和に相当する設計ギャップ厚さを作
成することである。
【0063】このようにして、約1.0という好ましい
はんだ接合厚さは、厚い壁面はんだ43の場合は約0.
9mmという厚さによって達成することができ、層41
の場合は約0.1mmの隔離碍子によって達成すること
ができる。
【0064】図1に示す好ましい実施例は、いくつかの
方法で作成することができる。図4、図5、図6は、高
温はんだ43を鋳造する好ましい方法を示している。一
方、図7および図8は、本発明のプロセスの他の実施例
を示している。
【0065】図4は、高温はんだ43を金型またはボー
ト60に鋳造する方法の1つを示している。通常、金型
60は、高温はんだ43を受け入れるためのブラインド
・ホールまたはブラインド・キャビティ65と、ブライ
ンド・ホール65を高温はんだ43で充填するための少
なくとも1つのフィラー・グルーブ66とを有する。鋳
造後に高温はんだ43を金型60から容易に引き抜くこ
とができるように、ブラインド・ホール65の壁面がテ
ーパ部69を有することに留意しなければならない。鋳
造した高温はんだ43がブラインド・ホール65から確
実に滑り出るようにするには、少なくとも1度のテーパ
部が必要であることが分かっている。しかし、他のテー
パ角69を備えたテーパ部69も使用できるだろう。通
常、グラファイトを使用して金型60を作成するが、当
技術分野で周知の他の材料を使用して金型60を作成す
ることもできる。
【0066】少なくとも1つの真空ポート72と、少な
くとも1つのはんだポート76とを有するカバー・プレ
ートまたは金型ヘッド70は金型60の上に直接配置さ
れる。高温はんだ83を有するはんだリザーバ76は、
はんだポート76によって金型ヘッド70に接続され
る。高温はんだ83をリザーバ80からブラインド・ホ
ール65に注入して高温はんだ43を形成できるよう
に、はんだポート76の少なくとも一部分とフィラー・
グルーブ66が直接接触していることに留意しなければ
ならない。金型60と金型ヘッド70は熱環境内に置か
れ、ポート72から真空を引き出す。溶融はんだ83
は、はんだ充填ポート76を通ってリザーバ80から注
入され、フィラー・グルーブ66に沿って移動し、ブラ
インド・ホール65を充填し、高温はんだ43を形成す
る。次に、金型60と金型ヘッド70は室温まで冷却で
きるようになり、カバー・プレート70が除去される
と、ブラインド・ホール65内に鋳造高温はんだ43が
残る。
【0067】はんだ43が鋳造された後の次のステップ
は図5に示されているが、そこでは、金型60内の鋳造
高温はんだ43がカバー20の領域21に固定される。
これは、通常、適当なフラックスで領域21にフラック
ス塗布することによって行われ、次に加熱すると、高温
はんだ43がリフローし、カバー20の領域21に付着
する。
【0068】高温はんだ43がカバー20に固定された
後、カバー20ははんだ43とともに金型60から引き
出され、図6により明確に示すように、サブアセンブリ
50を形成する。カバー20上に固定された鋳造高温は
んだ43からなるサブアセンブリ50は、次に基板10
上の低温はんだ41に固定される。このカバー20の基
板10への固定は、通常、カバー20と基板10を互い
に固定してモジュール25を形成するように、軽い圧力
を加えた取付け具(図示せず)で高温はんだ43または
低温はんだ41の露出表面を突き合わせ、その領域を加
熱することにより、フラックスなしで行われる。
【0069】図7は本発明の他の実施例を示している
が、そこでは、基板10ではなくカバー20上の高温は
んだ43に低温はんだ41が固定される。これは、サブ
アセンブリ50を取り、適当なフラックスで高温はんだ
43の露出領域にフラックス塗布し、低温はんだ41を
それに固定し、それにより、サブアセンブリ55を形成
することによって行うことができる。次に、このサブア
センブリ55は基板10に接合され、モジュール25を
形成する。
【0070】米国特許第5244143号(Ference
他)は、本特許出願の譲受人に譲渡され、その開示内容
が参照により本出願に組み込まれるが、電子デバイス上
にはんだマウンドを射出成形するための装置および方法
を記載するものである。この特許では、金型60などの
金型に使用できる材料と、付着が可能な温度と、はんだ
凝固後に金型の除去を可能にする所望のテーパ角なども
開示している。
【0071】好ましい一実施例では、図4に示すよう
に、はんだシール壁面23の一部分は、金型のキャビテ
ィまたはブラインド・ホール65を完全に充填するため
に、一般にグラファイトでできた金型60に鋳造された
高融点はんだ43の厚い層からなる。図5により明確に
示されているように、周辺の湿潤可能領域21がはんだ
43に接触するように、高融点はんだ43と金型60が
冷却した後、キャップ20の周辺エッジ21を適当なフ
ラックス材料で最小限にフラックス塗布し、金型60内
ではんだ43に位置合わせして突き合わせる。次に、高
融点はんだ層43をもう一度完全に溶融し、このリフロ
ー・プロセスによってはんだ層43が湿潤可能周辺領域
21でキャップ20に付着するように、位置合わせした
部分を好ましくは酸素不足または不活性あるいは還元環
境内の熱環境に導入する。フラックスの使用は任意であ
るが、通常は有益である。リフロー中に発生するガスが
バルクはんだ43または取付け境界面21に欠陥をもた
らさないように、フラックスの選択と塗布は慎重に行わ
なければならない。冷却後、サブアセンブリ50を形成
するキャップ20/はんだ壁面43を金型60から抜き
取る。次に、このサブアセンブリ50を洗浄してフラッ
クスまたはその他の残留物を除去し、機械的に完全かど
うかなどを検査する。次に、高融点はんだ43の露出シ
ール表面51に対して、はんだ41などの低融点はんだ
の薄いコーティングで事前に錫めっきを施す。当技術分
野で周知の方法によって低融点はんだ41の個別の薄い
予備形成品を形成し、(a)周辺のはんだ湿潤可能領域
11にフラックスの薄い層を塗布し、(b)はんだ湿潤
可能層11上にはんだ予備形成品41を乗せ、(c)低
融点はんだ予備形成品41をリフローし、(d)洗浄し
てフラックスまたはその他の残留物を除き、(e)湿潤
欠陥などの欠陥があるかどうかを検査することにより、
この予備形成品41を基板10に取り付ける。業界で周
知のいくつかの錫めっき方法のいずれかによって、層4
1も直接付着させることができる。次に、取付け具で両
方のサブアセンブリを位置合わせし、層43をリフロー
したり柔らかくしたりせずに層41をリフローすること
により、サブアセンブリを形成する低融点はんだ層41
を備えた基板10をフラックスなしでサブアセンブリ5
0の高融点はんだ層43に接合する。この完成アセンブ
リ25は、必要に応じて検査することができる。漏れテ
ストなどのテストに合格した後、キャップ20の露出裏
面に任意のヒート・シンク36を取り付けることができ
る。
【0072】他の実施例では、図4に示すように、はん
だシール壁面23の一部分は、ブラインド・ホール65
を完全に充填するために、一般にグラファイトでできた
金型60に鋳造された高融点はんだ43の厚い層からな
る。図5により明確に示されているように、周辺の湿潤
可能領域21がはんだ43に接触するように、高融点は
んだ43と金型60が冷却した後、キャップ20の周辺
エッジ21を適当なフラックス材料で最小限にフラック
ス塗布し、金型60内ではんだ43に位置合わせして突
き合わせる。次に、高融点はんだ層43をもう一度完全
に溶融し、このリフロー・プロセスによってはんだ層4
3が湿潤可能周辺領域21でキャップ20に付着するよ
うに、位置合わせした部分を好ましくは酸素不足または
不活性あるいは還元環境内の熱環境に導入する。冷却
後、サブアセンブリ50を形成するキャップ20/はん
だ壁面43を金型60から抜き取る。次に、このサブア
センブリ50を洗浄してフラックス残留物を除去し、機
械的に完全かどうかを検査する。次に、図7により明確
に示されているように、サブアセンブリ55を形成する
ために、高融点はんだ43の露出シール表面51に対し
て、はんだ41などの低融点はんだの薄いコーティング
で事前に錫めっきを施す。次に、低融点はんだ41が基
板10上のはんだ湿潤可能領域11に接触するように、
取付け具で位置合わせし、層43をリフローしたり柔ら
かくしたりせずに層41をリフローすることにより、基
板10をフラックスなしでキャップ20に接合する。次
に、この完成アセンブリ25を必要に応じて検査する。
漏れテストなどのテストに合格した後、キャップ20の
露出裏面に任意のヒート・シンク36を取り付けること
ができる。
【0073】さらに他の実施例では、図4に示すよう
に、はんだシール壁面23の一部分は、ブラインド・ホ
ール65を完全に充填するために、一般にグラファイト
でできた金型60に鋳造された高融点はんだ43の厚い
層からなる。図5により明確に示されているように、周
辺の湿潤可能領域21がはんだ43に接触するように、
高融点はんだ43と金型60が冷却した後、キャップ2
0の周辺エッジ21を適当なフラックス材料で最小限に
フラックス塗布し、金型60内ではんだ43に位置合わ
せして突き合わせる。次に、高融点はんだ層43をもう
一度完全に溶融し、このリフロー・プロセスによっては
んだ層43が湿潤可能周辺領域21でキャップ20に付
着するように、位置合わせした部分を好ましくは酸素不
足または不活性あるいは還元環境内の熱環境に導入す
る。冷却後、サブアセンブリ50を形成するキャップ2
0/はんだ壁面43を金型60から抜き取る。次に、こ
のサブアセンブリ50を洗浄してフラックス残留物を除
去し、機械的に完全かどうかなどを検査することができ
る。当技術分野で周知の方法によって低融点はんだ41
の個別の薄い予備形成品を形成し、(a)周辺のはんだ
湿潤可能領域11にフラックスの薄い層を塗布し、
(b)はんだ湿潤可能層11上に低融点はんだ予備形成
品41を乗せ、(c)低融点はんだ予備形成品41をリ
フローし、(d)洗浄してフラックス残留物を除き、
(e)湿潤欠陥があるかどうかを検査することにより、
この薄いはんだ予備形成品41を基板10に取り付け
る。業界で周知のいくつかの錫めっき方法のいずれかに
よって、層41も直接付着させることができる。次に、
低融点はんだ41が高融点はんだ層43に接触するよう
に、取付け具で両方のサブアセンブリを位置合わせし、
層43をリフローしたり柔らかくしたりせずに層41を
リフローすることにより、サブアセンブリを形成する基
板10/低融点はんだ41の薄い層をフラックスなしで
サブアセンブリ50の高融点はんだ層43に接合する。
この完成アセンブリ25は、必要に応じて検査すること
ができる。漏れテストなどのテストに合格した後、キャ
ップ20の露出裏面に任意のヒート・シンク36を取り
付けることができる。
【0074】図8は本発明の他の実施例を示している
が、そこでは、高温はんだ43の少なくとも1つの層が
カバー20上に直接固定される。この実施例では、図8
に示すように、高融点はんだ43の厚い層をキャップ2
0のはんだ湿潤可能領域21上に直接鋳造する。高温は
んだ83を有するはんだリザーバ76は、はんだポート
76によって金型60に接続される。高温はんだ83が
リザーバ80からブラインド・ホール65に流れ込んで
高温はんだ43を形成できるように、はんだポート76
の少なくとも一部分とフィラー・グルーブ66が直接接
触していることに留意しなければならない。金型キャビ
ティ65が好ましくは軽くフラックス塗布されたはんだ
湿潤可能領域21と位置合わせされるように、金型60
をまずキャップ20に対して配置し、位置合わせする。
次に、キャップ20と金型60からなるアセンブリを熱
環境に入れる。溶融はんだ83は、はんだポート76を
介してリザーバ80からフィラー・グルーブ66に注入
され、「ブラインド」ホール65に入る。少なくとも1
つの真空ポート72を任意で使用して、ポート72から
真空を引き出し、「ブラインド」キャビティ65の充填
を用意にすることができる。図6により明確に示されて
いるように、キャップ20および金型60の冷却後、サ
ブアセンブリ50を形成するキャップ20/高融点はん
だ層43を金型60から抜き取る。次に、このサブアセ
ンブリ50を洗浄してフラックスまたはその他の残留物
を除去し、機械的に完全かどうかなどを検査することが
できる。当技術分野で周知の方法によって低融点はんだ
41の個別の薄い予備形成品を形成し、(a)周辺のは
んだ湿潤可能領域11にフラックスの薄い層を塗布し、
(b)はんだ湿潤可能層11上にはんだ予備形成品41
を乗せ、(c)低融点はんだ予備形成品41をリフロー
し、(d)洗浄してフラックスまたはその他の残留物を
除き、(e)湿潤欠陥などの欠陥があるかどうかを検査
することにより、この薄いはんだ予備形成品41を基板
10に取り付ける。はんだ予備形成品層41ははんだ層
43または両面に乗せることができる。次に、低融点は
んだ41が高融点はんだ層43に接触するように、取付
け具で両方のサブアセンブリを位置合わせし、層43を
リフローしたり柔らかくしたりせずに層41をリフロー
することにより、サブアセンブリを形成する低融点はん
だ41の薄い層を備えた基板10をフラックスなしでサ
ブアセンブリ50の高融点はんだ層43に接合する。こ
の完成アセンブリ25は、必要に応じて検査することが
できる。漏れテストなどのテストに合格した後、キャッ
プ20の露出裏面に任意のヒート・シンク36を取り付
けることができる。
【0075】前述のように、はんだ壁面または層43の
融点ははんだ相互接続層41の融点より高くなる。製造
スループットにとっては、厚いはんだ壁面43が薄い相
互接続はんだ層41の融点より少なくとも50℃高い融
点を有することが好ましい。このはんだ融点の差によっ
て、はんだ壁面43の溶融や腐食を起こさずに薄いはん
だ相互接続層41の溶融中に基板10とキャップまたは
カバー20との間に良好なシールを確保する。
【0076】この新しいはんだ構造には、コストおよび
信頼性の点でいくつかの利点がある。これは、新しい厚
いはんだ構造23(層43/41を含む)がキャップ2
0と基板10との膨張の不一致の範囲が拡大してもそれ
に対応できる能力を有するからである。潜在的な救済の
1つは、キャップTCEの選択があまり製品に固有のも
のではなくなり、それにより、必要な設計の数が低減で
き、価格および容積の低減の対象になりうる。
【0077】もう1つの潜在的な救済は、膨張の範囲が
拡大してもそれに対応できるので、キャップTCEの許
容範囲を大幅に拡大でき、キャップ・コストを低減でき
ることである。予想されるコスト上の最大の利点は、あ
まり最適ではないTCE特性を備えた安価なキャップ材
料をキャップ20用の材料として使用できることであ
る。
【0078】もう1つの利点は、シールの信頼性を大幅
に拡大するためにこのはんだ構造23(金属層43/4
1を含む)を既存の設計に取り入れることができること
である。
【0079】もう1つのパフォーマンス上の利点は、本
発明により、チップの動作温度を低下させ、したがっ
て、モジュールの寿命を伸ばすために、熱伝導率がより
高いキャップを使用するという選択権がモジュール設計
者に与えられることである。
【0080】本特許出願に開示したものなどの電子パッ
ケージまたはモジュールの利点は数多くある。たとえ
ば、(a)キャップのTCE許容範囲を開発すること、
または(b)安価なキャップ材料を使用すること、ある
いはその両方により、パッケージのコストを低減するこ
とができる。
【0081】さらに、セラミック・キャップを熱伝導率
がより高いキャップに置き換えて、チップの動作温度を
低下させることができるので、本発明は一部のパッケー
ジに対してより高いパフォーマンス上の選択権を提供す
る。
【0082】本発明の構造およびプロセスは、先行技術
を上回る利点をいくつか提供する。たとえば、より高い
熱伝導率を有するキャップ、すなわち、いくつか列挙す
ると、WCu、AlSiC、Cuとインバールの合成
物、キューバール、シルバールなどの使用または低コス
トあるいはその両方が可能になる。既存のはんだシール
・パッケージに直接代わるものとして、これはシールの
信頼性の大幅な改善をもたらす。
【0083】本発明のもう1つの利点は、モジュールの
再加工性の選択権が維持され、そのため、スクラップ損
失のコストを抑えられることである。
【0084】例 以下の例は、本発明をさらに例証するためのものであ
り、いずれかの方法で本発明の範囲を限定するものでは
ない。
【0085】例1 本発明では、新しいはんだシールの結果、キャップ20
から基板10までの間隙が約0.3mm〜約2.0mm
になり、一般に約1.0mmになる。
【0086】図4〜7に示すように、好ましい実施例と
一致する温度階層を有する本発明のはんだ相互接続構造
を組み立てた。厚い壁面層43は、約90パーセントの
Pbと10パーセントのSnとを有し、壁面43につい
て約300℃の融点を発生した。底部相互接続層41
は、約63パーセントのSnと約37パーセントのPb
とを有し、層41について約183℃の融点を発生し
た。はんだ壁面43を金型60に鋳造し、次にリフロー
し、カバー20の領域21上に移転した。これに続い
て、すでに鋳造したはんだ壁面43上と、基板10の領
域11にはんだ相互接続層41の薄い層を付着させた。
この時点で、基板10とキャップ20を洗浄した。次
に、薄いはんだ相互接続層41をリフローし、モジュー
ル25を形成することにより、基板10とキャップ20
を互いに固定した。ただし、薄いはんだ相互接続層41
のリフロー中に鋳造はんだ壁面43が柔らかくなったり
溶融されたりすることがなかったことに留意されたい。
次に、モジュール25に対して漏れテストを行い、密封
状態であることが判明した。
【0087】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0088】(1)カバーと半導体基板との間に密封シ
ールを設けるためのシール・バンドにおいて、前記カバ
ーに固定された少なくとも1つの高融点の厚いはんだ壁
面と、前記基板を前記高融点の厚いはんだ壁面に固定す
る少なくとも1つの第1の薄いはんだ相互接続層とを含
み、前記第1の薄いはんだ相互接続層が前記高融点の厚
いはんだ壁面より低い融点のはんだ材料から作られ、前
記はんだシール・バンドがその層化構造を保持するよう
に、リフロー時に前記第1の薄いはんだ相互接続層が前
記高融点の厚いはんだ壁面にリフローしないシール・バ
ンド。 (2)前記高融点の厚いはんだ壁面と前記少なくとも1
つの第1の薄いはんだ相互接続層との融点温度の差が少
なくとも50℃である、上記(1)に記載のシール・バ
ンド。 (3)前記少なくとも1つの薄いはんだ相互接続層の材
料が、鉛/錫、鉛/インジウム、錫/ビスマス、インジ
ウム/銀、錫/アンチモン、錫/銀、およびその合金か
らなるグループから選択される、上記(1)に記載のシ
ール・バンド。 (4)前記第1の薄いはんだ相互接続層が鉛/錫の材料
からでき、前記鉛の重量が約0〜約40パーセントの範
囲である、上記(1)に記載のシール・バンド。 (5)前記第1の薄いはんだ相互接続層が鉛/インジウ
ムの材料からでき、前記鉛の重量が約30〜約60パー
セントの範囲である、上記(1)に記載のシール・バン
ド。 (6)前記第1の薄いはんだ相互接続層が錫/ビスマス
の材料からでき、前記錫の重量が約37〜約48パーセ
ントの範囲である、上記(1)に記載のシール・バン
ド。 (7)前記第1の薄いはんだ相互接続層が重量で約2パ
ーセントまでの銅またはその合金を含有する、上記
(1)に記載のシール・バンド。 (8)前記高融点の厚いはんだ壁面の材料が、鉛/錫、
鉛/インジウム、錫/ビスマス、インジウム/銀、錫/
アンチモン、錫/銀、およびその合金からなるグループ
から選択される、上記(1)に記載のシール・バンド。 (9)前記高融点の厚いはんだ壁面が鉛/錫の材料から
でき、前記鉛の重量が約60〜約100パーセントの範
囲である、上記(1)に記載のシール・バンド。 (10)前記高融点の厚いはんだ壁面が鉛/インジウム
の材料からでき、前記鉛の重量が約70〜約100パー
セントの範囲である、上記(1)に記載のシール・バン
ド。 (11)前記高融点の厚いはんだ壁面が錫/ビスマスの
材料からでき、前記錫の重量が約77〜約100パーセ
ントの範囲である、上記(1)に記載のシール・バン
ド。 (12)前記高融点の厚いはんだ壁面が錫/ビスマスの
材料からでき、前記錫の重量が約0〜約20パーセント
の範囲である、上記(1)に記載のシール・バンド。 (13)前記高融点の厚いはんだ壁面が重量で約2パー
セントまでの銅またはその合金を含有する合金である、
上記(1)に記載のシール・バンド。 (14)少なくとも1つの熱受入れデバイスが前記カバ
ーに固定される、上記(1)に記載のシール・バンド。 (15)前記基板の材料が、アルミナ、ガラス・フリッ
トを含むアルミナ、窒化アルミニウム、ホウケイ酸塩、
セラミック、ガラス・セラミックからなるグループから
選択される、上記(1)に記載のシール・バンド。 (16)少なくとも1つの電気接続部が前記基板に固定
され、前記電気接続部が、はんだボール、はんだ列、低
融点はんだ、高融点はんだ、ピン、ワイヤからなるグル
ープから選択される、上記(1)に記載のシール・バン
ド。 (17)少なくとも1つの電気素子が前記基板に固定さ
れ、前記電気素子が、半導体チップまたは減結合キャパ
シタからなるグループから選択される、上記(1)に記
載のシール・バンド。 (18)前記カバーの材料が、アルミナ、アルミニウ
ム、窒化アルミニウム、アルミニウムと炭化ケイ素の合
成物、銅、銅−タングステン、キューバール、シルバー
ル、およびその合金からなるグループから選択される、
上記(1)に記載のシール・バンド。
【図面の簡単な説明】
【図1】本発明の好ましい実施例を示す図である。
【図2】図1に示す「A」という隅の拡大図である。
【図3】本発明の他の好ましい実施例の一隅の拡大図で
ある。
【図4】本発明の好ましい実施例により高温はんだを金
型で鋳造することを示す図である。
【図5】金型で鋳造した高温はんだをカバーに固定する
ことを示す図である。
【図6】アセンブリの準備として、鋳造した高温はんだ
をカバー上に配置し、低温はんだを基板上に配置するこ
とを示す図である。
【図7】カバーを基板に接合する前に低温はんだが高温
はんだに固定される、本発明の他の実施例を示す図であ
る。
【図8】高温はんだからなる少なくとも1つの層がカバ
ー上に直接固定される、本発明の他の実施例を示す図で
ある。
【符号の説明】
10 基板またはモジュール 11 額縁形領域 14 はんだボールなどのはんだ接続部 16 チップ 18 減結合キャパシタなどの電子デバイス 20 キャップまたはカバー 21 表面領域、額縁形領域 22 延長部 23 キャップ・シーラントまたははんだシール 24 接着剤 25 組立て済みモジュール 28 熱伝導材料、熱化合物 32 ピンなどの電気入出力手段 36 ヒート・シンクまたはヒート・スプレッダなどの
熱受入れデバイス 38 ヒート・フィン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラニー・アール・ボルデ アメリカ合衆国12561 ニューヨーク州ニ ュー・パルッツ オールド・フォード・ロ ード 1365 (72)発明者 デイビッド・リン・エドワーズ アメリカ合衆国12601 ニューヨーク州ポ ーキープシー リンカーン・ドライブ 49 (72)発明者 ルイス・シグムンド・ゴールドマン アメリカ合衆国10506 ニューヨーク州ベ ッドフォード シーダー・ヒル・ロード 44 (72)発明者 ピーター・アルフレッド・グルーバー アメリカ合衆国10547 ニューヨーク州モ ヒーガン・レイク 5ディー キングス・ コート ピー・オー・ボックス 220 (72)発明者 ヒルトン・ティー・トーイ アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ ケンデル・ド ライブ 27

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】カバーと半導体基板との間に密封シールを
    設けるためのシール・バンドにおいて、前記カバーに固
    定された少なくとも1つの高融点の厚いはんだ壁面と、
    前記基板を前記高融点の厚いはんだ壁面に固定する少な
    くとも1つの第1の薄いはんだ相互接続層とを含み、前
    記第1の薄いはんだ相互接続層が前記高融点の厚いはん
    だ壁面より低い融点のはんだ材料から作られ、前記はん
    だシール・バンドがその層化構造を保持するように、リ
    フロー時に前記第1の薄いはんだ相互接続層が前記高融
    点の厚いはんだ壁面にリフローしないシール・バンド。
  2. 【請求項2】前記高融点の厚いはんだ壁面と前記少なく
    とも1つの第1の薄いはんだ相互接続層との融点温度の
    差が少なくとも50℃である、請求項1に記載のシール
    ・バンド。
  3. 【請求項3】前記少なくとも1つの薄いはんだ相互接続
    層の材料が、鉛/錫、鉛/インジウム、錫/ビスマス、
    インジウム/銀、錫/アンチモン、錫/銀、およびその
    合金からなるグループから選択される、請求項1に記載
    のシール・バンド。
  4. 【請求項4】前記第1の薄いはんだ相互接続層が鉛/錫
    の材料からでき、前記鉛の重量が約0〜約40パーセン
    トの範囲である、請求項1に記載のシール・バンド。
  5. 【請求項5】前記第1の薄いはんだ相互接続層が鉛/イ
    ンジウムの材料からでき、前記鉛の重量が約30〜約6
    0パーセントの範囲である、請求項1に記載のシール・
    バンド。
  6. 【請求項6】前記第1の薄いはんだ相互接続層が錫/ビ
    スマスの材料からでき、前記錫の重量が約37〜約48
    パーセントの範囲である、請求項1に記載のシール・バ
    ンド。
  7. 【請求項7】前記第1の薄いはんだ相互接続層が重量で
    約2パーセントまでの銅またはその合金を含有する、請
    求項1に記載のシール・バンド。
  8. 【請求項8】前記高融点の厚いはんだ壁面の材料が、鉛
    /錫、鉛/インジウム、錫/ビスマス、インジウム/
    銀、錫/アンチモン、錫/銀、およびその合金からなる
    グループから選択される、請求項1に記載のシール・バ
    ンド。
  9. 【請求項9】前記高融点の厚いはんだ壁面が鉛/錫の材
    料からでき、前記鉛の重量が約60〜約100パーセン
    トの範囲である、請求項1に記載のシール・バンド。
  10. 【請求項10】前記高融点の厚いはんだ壁面が鉛/イン
    ジウムの材料からでき、前記鉛の重量が約70〜約10
    0パーセントの範囲である、請求項1に記載のシール・
    バンド。
  11. 【請求項11】前記高融点の厚いはんだ壁面が錫/ビス
    マスの材料からでき、前記錫の重量が約77〜約100
    パーセントの範囲である、請求項1に記載のシール・バ
    ンド。
  12. 【請求項12】前記高融点の厚いはんだ壁面が錫/ビス
    マスの材料からでき、前記錫の重量が約0〜約20パー
    セントの範囲である、請求項1に記載のシール・バン
    ド。
  13. 【請求項13】前記高融点の厚いはんだ壁面が重量で約
    2パーセントまでの銅またはその合金を含有する合金で
    ある、請求項1に記載のシール・バンド。
  14. 【請求項14】少なくとも1つの熱受入れデバイスが前
    記カバーに固定される、請求項1に記載のシール・バン
    ド。
  15. 【請求項15】前記基板の材料が、アルミナ、ガラス・
    フリットを含むアルミナ、窒化アルミニウム、ホウケイ
    酸塩、セラミック、ガラス・セラミックからなるグルー
    プから選択される、請求項1に記載のシール・バンド。
  16. 【請求項16】少なくとも1つの電気接続部が前記基板
    に固定され、前記電気接続部が、はんだボール、はんだ
    列、低融点はんだ、高融点はんだ、ピン、ワイヤからな
    るグループから選択される、請求項1に記載のシール・
    バンド。
  17. 【請求項17】少なくとも1つの電気素子が前記基板に
    固定され、前記電気素子が、半導体チップまたは減結合
    キャパシタからなるグループから選択される、請求項1
    に記載のシール・バンド。
  18. 【請求項18】前記カバーの材料が、アルミナ、アルミ
    ニウム、窒化アルミニウム、アルミニウムと炭化ケイ素
    の合成物、銅、銅−タングステン、キューバール、シル
    バール、およびその合金からなるグループから選択され
    る、請求項1に記載のシール・バンド。
JP10109193A 1997-05-01 1998-04-20 半導体基板用の鋳造金属シール Pending JPH10308465A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/850092 1997-05-01
US08/850,092 US5982038A (en) 1997-05-01 1997-05-01 Cast metal seal for semiconductor substrates

Publications (1)

Publication Number Publication Date
JPH10308465A true JPH10308465A (ja) 1998-11-17

Family

ID=25307237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10109193A Pending JPH10308465A (ja) 1997-05-01 1998-04-20 半導体基板用の鋳造金属シール

Country Status (2)

Country Link
US (1) US5982038A (ja)
JP (1) JPH10308465A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027314A (ja) * 2013-11-05 2014-02-06 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6070321A (en) * 1997-07-09 2000-06-06 International Business Machines Corporation Solder disc connection
TW388976B (en) * 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6390439B1 (en) * 1999-04-07 2002-05-21 International Business Machines Corporation Hybrid molds for molten solder screening process
JP3287330B2 (ja) * 1999-04-22 2002-06-04 日本電気株式会社 高周波回路のシールド構造
JP2001053205A (ja) * 1999-08-05 2001-02-23 Hitachi Ltd マルチチップモジュールの封止冷却装置
US6461136B1 (en) * 1999-08-26 2002-10-08 International Business Machines Corp. Apparatus for filling high aspect ratio via holes in electronic substrates
US6357760B1 (en) 2000-05-19 2002-03-19 Michael Doyle Ring seal
US7061774B2 (en) * 2000-12-18 2006-06-13 Franklin Zhigang Zhang Computer board with dual shield housing and heat sink expansion zone apparatuses
EP1231637A3 (en) * 2001-02-08 2004-08-25 Hitachi, Ltd. High dielectric constant composite material and multilayer wiring board using the same
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US6504723B1 (en) * 2001-11-15 2003-01-07 Intel Corporation Electronic assembly having solder thermal interface between a die substrate and a heat spreader
US20040125580A1 (en) * 2002-12-31 2004-07-01 Intel Corporation Mounting capacitors under ball grid array
US20040227230A1 (en) * 2003-05-13 2004-11-18 Ming-Ching Chou Heat spreaders
US7132746B2 (en) * 2003-08-18 2006-11-07 Delphi Technologies, Inc. Electronic assembly with solder-bonded heat sink
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US7223629B2 (en) * 2003-12-11 2007-05-29 Intel Corporation Method and apparatus for manufacturing a transistor-outline (TO) can having a ceramic header
US20050173812A1 (en) * 2004-02-06 2005-08-11 Howard Morgenstern Microsystem enclosure and method of hermetic sealing
US20050253282A1 (en) * 2004-04-27 2005-11-17 Daoqiang Lu Temperature resistant hermetic sealing formed at low temperatures for MEMS packages
US7119433B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation Packaging for enhanced thermal and structural performance of electronic chip modules
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
DE102005017527A1 (de) * 2005-04-15 2006-11-02 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Bauelement
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
US7547576B2 (en) * 2006-02-01 2009-06-16 International Business Machines Corporation Solder wall structure in flip-chip technologies
US7849914B2 (en) * 2006-05-02 2010-12-14 Clockspeed, Inc. Cooling apparatus for microelectronic devices
US20080296352A1 (en) * 2007-05-30 2008-12-04 Akihiro Hosokawa Bonding method for cylindrical target
JP5018624B2 (ja) * 2008-05-06 2012-09-05 アンデン株式会社 負荷駆動用半導体装置
US7888790B2 (en) * 2008-09-23 2011-02-15 Intel Corporation Bare die package with displacement constraint
KR101332228B1 (ko) * 2008-12-26 2013-11-25 메키트 에퀴지션 코포레이션 전력 관리 집적 회로들을 갖는 칩 패키지들 및 관련 기술들
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
EP2764760A4 (en) * 2011-10-04 2015-09-16 Sierra Wireless Inc ELECTRONIC COMPONENTS WITH CAVITY HEIGHT MINIMIZATION BY ADJUSTING THE CAVITY OF A PCM OR THE CAVITY OF A BENEFICIARY PCM
US9842817B2 (en) * 2012-02-27 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump stretching method and device for performing the same
TWI557852B (zh) * 2014-03-12 2016-11-11 廣達電腦股份有限公司 系統級封裝模組及其製造方法
CN107204307B (zh) * 2017-06-08 2023-09-12 太极半导体(苏州)有限公司 一种长清洗周期的植球点胶机械结构
US20230101847A1 (en) * 2021-09-30 2023-03-30 Texas Instruments Incorporated Passives to facilitate mold compound flow

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2623273A (en) * 1945-05-05 1952-12-30 Indium Corp America Soldered joint and method of making same
US4020987A (en) * 1975-09-22 1977-05-03 Norman Hascoe Solder preform for use in hermetically sealing a container
US4322737A (en) * 1979-11-20 1982-03-30 Intel Corporation Integrated circuit micropackaging
GB2102833B (en) * 1981-07-31 1984-08-01 Philips Electronic Associated Lead-indium-silver alloy for use in semiconductor devices
US4500945A (en) * 1982-07-23 1985-02-19 International Business Machines Corporation Directly sealed multi-chip module
US4486511A (en) * 1983-06-27 1984-12-04 National Semiconductor Corporation Solder composition for thin coatings
JPS6187396A (ja) * 1984-10-05 1986-05-02 株式会社日立製作所 電子回路装置とその製造方法
JPS6288345A (ja) * 1985-10-15 1987-04-22 Seiko Epson Corp プラスチツク封止固体イメ−ジセンサ−
DE3784213T2 (de) * 1986-10-29 1993-06-03 Toshiba Kawasaki Kk Elektronischer apparat mit einem keramischen substrat.
US4746583A (en) * 1986-11-21 1988-05-24 Indium Corporation Ceramic combined cover
JPS63313841A (ja) * 1987-06-17 1988-12-21 Hitachi Ltd 半導体パツケ−ジ
JP2821229B2 (ja) * 1990-03-30 1998-11-05 株式会社日立製作所 電子回路装置
US5151773A (en) * 1990-03-30 1992-09-29 Hitachi, Ltd. Electronic circuit apparatus comprising a structure for sealing an electronic circuit
US5169655A (en) * 1990-06-04 1992-12-08 Von Holdt Sr John W Multiple cavity injection mold
JP2927010B2 (ja) * 1991-03-01 1999-07-28 株式会社日立製作所 半導体パッケージ
JPH0796154B2 (ja) * 1991-05-24 1995-10-18 有限会社山崎工作所 鋳造用金型
US5311402A (en) * 1992-02-14 1994-05-10 Nec Corporation Semiconductor device package having locating mechanism for properly positioning semiconductor device within package
US5244143A (en) * 1992-04-16 1993-09-14 International Business Machines Corporation Apparatus and method for injection molding solder and applications thereof
US5248250A (en) * 1992-04-24 1993-09-28 Masao Adachi Apparatus for cooling a mold
KR970002295B1 (ko) * 1993-02-23 1997-02-27 미쯔비시 덴끼 가부시끼가이샤 성형방법
US5523260A (en) * 1993-08-02 1996-06-04 Motorola, Inc. Method for heatsinking a controlled collapse chip connection device
JPH07221217A (ja) * 1993-12-10 1995-08-18 Sumitomo Kinzoku Ceramics:Kk 半導体パッケージ用リッドおよび半導体パッケージ
US5471027A (en) * 1994-07-22 1995-11-28 International Business Machines Corporation Method for forming chip carrier with a single protective encapsulant
US5744752A (en) * 1995-06-05 1998-04-28 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027314A (ja) * 2013-11-05 2014-02-06 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US5982038A (en) 1999-11-09

Similar Documents

Publication Publication Date Title
JPH10308465A (ja) 半導体基板用の鋳造金属シール
US5821161A (en) Cast metal seal for semiconductor substrates and process thereof
JP2999992B2 (ja) 半導体基板用の多層ハンダ・シール・バンドおよびその方法
US5881944A (en) Multi-layer solder seal band for semiconductor substrates
US6774306B2 (en) Microelectronic connections with liquid conductive elements
US4034468A (en) Method for making conduction-cooled circuit package
JP3127151B2 (ja) 半田構造部、電子構成部品アセンブリ及び電子構成部品アセンブリの製造方法
US6373133B1 (en) Multi-chip module and heat-sink cap combination
KR940001283B1 (ko) 세라믹팩형 반도체 장치 및 그의 조립방법
US4561011A (en) Dimensionally stable semiconductor device
US5219794A (en) Semiconductor integrated circuit device and method of fabricating same
US5655703A (en) Solder hierarchy for chip attachment to substrates
JPH08330460A (ja) 電子デバイス用気密封止方法及びその構造
JPH0216762A (ja) 電子デバイス・パツケージ
JPH10256315A (ja) 半導体チップ付着パッドおよび形成方法
JPH04273453A (ja) 直接チップ取り付け方法
JP2007173794A (ja) はんだ離型層を備えた高性能の再加工可能なヒートシンクおよびパッケージング構造ならびに製造方法
US20010013655A1 (en) Methods of making microelectronic connections with liquid conductive elements
JP2006041363A (ja) 樹脂封止型半導体装置
JPH06204352A (ja) 半導体セラミックパッケージ用基体及び蓋体
JP2904274B2 (ja) Lsiパッケージの実装方法
JPH04315456A (ja) 半導体装置の製造方法
JPH03116838A (ja) 半導体集積回路装置およびその製造方法
CN112928099A (zh) 一种基于铝硅合金的bga互连载体及其制备方法
JPH05206313A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Effective date: 20031117

Free format text: JAPANESE INTERMEDIATE CODE: A821

A131 Notification of reasons for refusal

Effective date: 20031224

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040316

A61 First payment of annual fees (during grant procedure)

Effective date: 20040329

Free format text: JAPANESE INTERMEDIATE CODE: A61

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090514

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20090514

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100514

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees