CN1225724A - 晶片级老化和测试 - Google Patents

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Abstract

对半导体器件进行晶片级老化和测试的技术包括具有诸如ASIC等安装到互连衬底或安装在其中的有源电子元件的测试衬底、在ASIC和被测试晶片(WUT)上的多个被测试器件(DUT)之间实行互连的金属弹性接触元件,它们都被置于真空容器中,从而可在与DUT的老化温度无关或明显低于该温度的温度下操作ASIC。弹性接触元件可以安装到DUT或ASIC,且可成扇形发散以放宽使ASIC和DUT对准和互连的公差限制。由于ASIC能在相对少的信号线上接收来自主控制器的多个用于测试DUT的信号,并在ASIC和DUT之间相对多的互连上传播这些信号,所以互连的数目明显减少,继而简化了互连衬底。ASIC还可响应于来自主控制器的控制信号产生这些信号中的至少一部分。还描述了具体对准技术。在ASIC的正面微切削加工而成的凹痕保证了俘获弹性接触元件的自由端。ASIC背面及互连衬底正面经微切削加工而成的特征有利于使支撑衬底上的多个ASIC精确对准。

Description

晶片级老化和测试
相关申请的交叉引用
本专利申请是与95年5月26日提交的08/452,255号审查中美国专利申请(以下称“PATENT CASE”)及其拷贝95年11月13日提交的US95/14909号PCT专利申请共有的继续部分，这两个专利申请都是94年11月15日提交的08/340,144号审查中美国专利申请及其拷贝94年11月16日提交的PCT专利申请共有的继续部分，这两个申请是与93年11月16日提交的08/152,812号审查中专利申请(现在为USP 5,476,211,19 Dec 95)共有的继续部分，所有的申请都在这里参考引用。
本专利申请也是以下共有的审查中美国专利申请的继续部分：
95年9月21日提交的08/526,246(PCT/US95/14843,13 NOV 95)；
95年10月18日提交的08/533,584(PCT/US95/14842,13 NOV 95)；
95年11月9日提交的08/554,902(PCT/US95/14844,13 NOV 95)；
95年11月15日提交的08/558,332(PCT/US95/14845,15 NOV 95)；
95年12月18日提交的08/573,945(PCT/US96/07924,24 MAY 96)；
96年2月15日提交的08/602,179(PCT/US96/08328,28 MAY 96)；
96年2月21日提交的60/012,027(PCT/US96/08117,24 MAY 96)；
96年2月22日提交的60/012,040(PCT/US96/08275,28 MAY 96)；
96年3月5日提交的60/012,878(PCT/US95/08274,28 MAY 96)；
96年3月11日提交的60/013,247(PCT/US95/08276,28 MAY 96)；
96年5月17日提交的60/005,189(PCT/US95/08107,24 MAY 96)，所有的这些申请(除了先前提出的申请以外)都是上述PARENT CASE的继续部分，所有的这些申请都被参考引用。
本专利申请也是以下共有的审查中美国专利申请的继续部分：
Khandros和Pedersen于96年11月13日提交的60/030,697；以及
Khandros和Pedersen于96年12月13日提交的60/-tbd-。
技术领域
本发明涉及老炼(exercise)半导体器件，尤其涉及对半导体器件进行测试和老化以识别确优芯片(KGD)，尤其是，还涉及老炼晶片级的半导体器件(把它们从晶片上分离或“切块”前)。
背景技术
通过在硅晶片上进行诸如蚀刻、掩蔽、淀积等一长串工艺步骤来制造从微处理器到存储器芯片等半导体器件。典型的硅晶片具有直径为六英寸或更大的晶片形状。把一般相同的许多半导体器件放置成规则的矩形阵列，而在单个硅晶片上制造这些器件。在晶片上的相邻半导体器件之间设置切割线(划线道)。最后，通过沿划线道锯开而把这些器件从晶片上分离。
由于晶片的缺陷或在一个或多个处理步骤中的缺陷，使得某些半导体器件不能执行所设计的功能，这些缺陷可能在最初时显现出来，或者也可能在器件操作了一段持续的时间后才明显起来。于是，在一段持续时间内对器件进行测试和通电老炼以便确认哪些器件是好哪些器件是坏的是很重要的。
通常，只在半导体器件从晶片上分离(分开)且经过另外一长串“收尾”工艺步骤(其中，把这些器件装配成最终的“封装”形式)后才老炼这些器件(老化和测试)。
从“总”的方面来看，已有技术的典型“收尾”工艺流程图如下(从晶片制造开始)：
晶片挑选#1；
激光修复；
晶片挑选#2；
晶片锯开；
封装组件步骤，诸如小片连接、丝焊接、密封、引线微调和形成、引线电镀；
电学测试；
老化；
电学测试；以及
对产品作标记和运送。
现代的半导体器件通常包含成百上千个端子(即，诸如电源、地、输入/输出等“焊接区(pad)”)，且现代的半导体晶片通常包含成百上千个半导体器件，因而每个晶片具有在进行晶片级测试和/或老化时需要被寻址的成千上万个焊接区或测试点(即，在把小片从晶片上分离前一次测试所有的小片)。在安排距离只有千分之四英寸的相邻焊接区之间的间隔(间距)时，精确地对准也不是普通的事情。虽然如此，在把半导体器件从晶片上分离前对其进行测试和/或老化仍成为今后努力的目的。
USP 5,570,032(Atkins等人；“Micron Patent”；10/96)揭示了晶片定标(scale)老化设备和工艺，其中把正在被老化的晶片(14)与印刷电路板(13)相配合，该电路板使用其上的小导电柱(15)与晶片上每个小片上的焊接区电学接触。为了允许平行地测试晶片上的所有小片，需要使整个晶片与印刷电路板精确地对准，从而不需要单独地探测每个小片。该设备装有加热元件和冷却通道，以对老化和测试产生必要的晶片温度。该应用方法消除了老化和测试以外对故障小片的处理。Micron Patent的图1提供了从制造到运送而取得晶片的已有技术处理步骤的一般情况。Micron Patent的图8提供了在运用所揭示的晶片定标老化和测试方法时从制造到运送而取得晶片的处理步骤的对比情况。在Micron Patent中提议，还可具有连接和控制逻辑(微处理器、多路复用器等)减少的印刷电路板以及具有包含在印刷电路板中的完整的测试电子线路(见第5栏53-60行)。
USP 5,532,510(Tsujide等人；“NEC Patent”；7/96)揭示了用于测试半导体晶片的设备，其中有测试衬底，置于测试衬底上的有源电路用于激励置于待测试晶片上的芯片，置于测试衬底正面上的多个焊接区如此定位，从而在把测试衬底覆盖在晶片上时，这些焊接区置成与置于晶片上的芯片的键合焊接区对准。测试衬底(2)可以是用与如此测试的晶片(1)相同的材料制成的晶片。在测试衬底(晶片)2上，引线7从焊接区4延伸并连到电源、接地线8、I/O线9和芯片选择线10。NEC Patent的图4示出由硅晶片制成的测试设备16，已对此硅晶片的背面进行蚀刻而形成具有四边形棱锥形状的孔21，孔21可起到对准标记的作用从而便于使测试衬底(16)与待测试晶片(17)对齐。
USP 5,434,513(Fujii等人；“Rohm Patent”；7/95)揭示了使用中间半导体晶片的半导体晶片测试设备，其中在用作测试衬底的中间半导体晶片的底面上形成突起(bump)电极，在测试衬底的上(相对)表面上形成拾取(pickup)电极和控制电极。在中间半导体晶片中形成切换电路，该电路用于依据测试仪经由控制电极所提供的切换控制信号而把选中的一些突起电极连到拾取电极。拾取电极和控制电极经pogo引脚连到测试仪。
USP 5,497,079(Yamada等人；“Matsushita Patent”；3/96)揭示了半导体测试设备、半导体测试电路芯片和探测卡(probe card)，其中把多个半导体测试芯片(2)安装到母板(4)的一侧，并把数目相同的多个待测试半导体集成电路芯片(1)安装到母板(4)的另一侧。设有用于控制半导体测试芯片(2)的计算机(3)。由于测试电路芯片(2)中含有主要的测试功能，所以用于收集测试结果的计算机(3)可以是廉价的计算机。Matsushita Patent的图5、7和10示出一代表性的半导体测试电路芯片(2)，它具有测试图案产生装置、用于把测试图案加到被测试器件的驱动器、数据存储装置、用于判断所存储的输出数据是否表示失效的数据判断装置以及用于把判断结果传送到工作站的装置。Matsushita Patent的图12示出在晶片测试中所使用的半导体测试设备的结构，其中把多个半导体测试芯片(2)安装到探测卡(103)、从探测卡(假定从探测卡的另一面)延伸的多个探针(104)以及被测试的晶片(106)。在把控制信号从工作站传输到半导体测试电路芯片时，半导体测试芯片开始测试在半导体晶片上形成的半导体集成电路。
一般，以前实行晶片级测试方案的尝试包括制备单个测试衬底，该衬底具有与被测试晶片上的相应焊接区接触的多个接触元件。如上所述，这样可能要求几万个这样的接触元件和及其复杂的互连衬底。作为一个例子，一个8″的晶片可能包含500个16Mb的DRAM，每个DRAM具有60个键合焊接区，总共有30,000个接头。被测试晶片(WUT)有30,000个接头，中间衬底有30,000个附加接头，测试电子线路有30,000多个接头，且控制电子线路有不确定数目的接头。此外，现代半导体器件所需的精细间距需要在把测试衬底与被测试的晶片放在一起时保持极高的公差。
发明内容
本发明的一个目的是提供一种用于进行晶片级老化和测试的改进技术。
本发明的一个目的是通过进行一系列晶片级处理工艺而使完成的器件的物理质量优于已有技术且可靠性水平高于已有技术来减少半导体制造成本。
依据本发明，在把半导体器件从制造这些器件的半导体晶片上分离前，以晶片级老炼这些半导体器件。在这里所使用的术语“老炼”包括对半导体器件进行老化和功能测试，但不限于此。使用诸如弹性接触元件等互连元件在被测试晶片(WUT)上的多个未分离的被测试半导体器件(DUT)和测试衬底之间进行压力连接而形成多个压力接头。最好把弹性接触元件的底部直接安装到WUT上(即，WUT上的DUT)，从而它们具有延伸到WUT表面上方的公共平面的自由端。测试衬底的热膨胀系数最好与WUT的热膨胀系数匹配。此外，可把弹性接触元件安装到测试衬底上。
依据本发明的一个方面，弹性接触元件在WUT上如此安排，从而它们成扇形发散，或其顶部的间距大于其底部的间距。弹性接触元件是诸如在PARENTCASE中所述的适当的组合互连元件。
在本发明的一个实施例中，测试衬底包括相对大的互连衬底和安装到并连到互连衬底的多个相对小的衬底，每个小衬底的尺寸(面积)小于一个DUT的尺寸(面积)。在互连(支撑)衬底的正面(面对WUT)放置小衬底。一个小衬底也可以大于单个DUT并与两个或多个DUT相配合。小衬底是诸如专用集成电路(ASIC)等适当的有源半导体器件。ASIC的设计使得把将从外部源(例如，主控制器)提供给测试衬底的信号的数目减到最少。
在把弹性接触元件安装到DUT上的情况下，弹性接触元件的顶端最好成扇形发散，从而顶端的间隔比所安装的底部的间隔大，且ASIC设有俘获(capture)焊接区，它们可以是特大的，从而放宽对准公差。弹性接触元件的顶端可以成扇形发散，且这些顶端被放置的面积小于且位于安装这些顶端的DUT面积以内。老练DUT的ASIC的尺寸相应于弹性接触元件顶端的面积。
在本发明的一个实施例中，ASIC的正面设有凹痕，每个凹痕容纳安装到DUT的相应弹性接触元件的顶端。可直接在ASIC的表面上形成这些凹痕，也可由置于ASIC表面的层来提供这些凹痕。在安放了这些顶端后，可使ASIC横向移动或旋转(共面)，以使弹性接触元件的顶端与凹痕特征的侧壁相啮合。
依据本发明的一个方面，提供了保证多个ASIC与互连(支撑)衬底精确对准的装置，包括ASIC背面上的凹痕和互连衬底正面上的相应凹痕以及位于ASIC和互连衬底之间的球体。
依据本发明的一个方面，把测试衬底保持在比WUT的温度低的一个温度下。这使得可把WUT上的DUT升到较高的温度以加速其老化，而不会对安装到互连衬底的ASIC的估计寿命产生不利影响。由于测试衬底的热膨胀系数与WUT的热膨胀系数非常匹配，这将使测试衬底的热膨胀量较之WUT不明显。通过把整个设备(WUT和测试衬底)置于真空环境中，一般保持WUT和测试衬底之间的明显温度差。
在使用中，使测试衬底在室温下与WUT接触。ASIC正面上的俘获特征(例如，凹痕)使弹性接触元件就位。然后，可对DUT上电。真空环境防止了来自上电DUT的热量使ASIC变热，从而使ASIC将在比DUT的老化温度低得多的温度下进行操作。
依据本发明的一个方面，由外部源(主控制器)以第一种格式(诸如相对少数几根线上的串行数据流)向多个ASIC提供用于测试DUT的信号，并把这些信号转换成第二格式，诸如用于与DUT接触的独立的相对多个弹性接触元件的独立信号。此外，可在ASIC内产生用于测试DUT的至少一部分信号，而不是由外部主控制器来提供。
依据本发明的一个方面，ASIC可累积(监测)来自DUT的测试结果，以便在随后传输到主控制器。可使用该信息(测试结果)来独立地表征每个DUT。此外，根据DUT的测试结果，ASIC可中止对关键测试失败的DUT的进一步测试和/或老化。
在本发明的另一个实施例中，可直接在硅晶片上制造ASIC，而不把ASIC安装到硅晶片上。如此提供冗余，从而可用其它ASIC在电学上替换出故障的ASIC或其一部分。
本发明的一个益处是可廉价地制造ASIC，把每种“类型”的ASIC专门设计成适用于(相配)一种特殊类型的DUT。
常规的老化技术涉及把DUT置于常规的烤箱中来提高其温度。在本发明的上下文中，一般不想使ASIC经过如此重复的热循环。而且，依据本发明，想使DUT与ASIC相互接触且对DUT上电来进行老化。这导致了由DUT所产生的热量，在大多数情况下，有充分的热量满足提高DUT的温度的需求而不需要任何附加的热源。
依据本发明的一个方面，把DUT和测试衬底组件(互连衬底加上安装到其上的ASIC)置于真空环境中，只把ASIC所经受的少量热量沿在ASIC和DUT之间进行电气连接的弹性接触元件传导到ASIC。DUT衬底和测试衬底与液体冷却的吸盘(chuck)接触，该吸盘的液体流向不同的控制器。把DUT衬底带到一般高于封装的部分可承受的高温，而把测试衬底保持在室温或低于室温，以大大增强测试仪的电气操作。
本发明的一个益处是使DUT直接与ASIC接触，而支撑ASIC的互连衬底可以是密度非常低的布线衬底，该衬底接收来自主控制器的非常少的信号，ASIC本身产生对WUT上多个DUT老炼所需的大量(例如30,000)信号中的大多数信号。
本发明的一个益处是可从比室温低得多的温度到半导体工艺所允许的最大温度的宽的温度范围内确保DUT操作，它们对ASIC都不会产生热应力。
本发明提供了用于整个晶片级组件工艺的启动技术。
从以下描述中将使本发明的其它目的、特征和优点变得明显起来。
附图概述
将详细地参考本发明的较佳实施例，这些实施例的例子如附图所示。虽然将在这些较佳实施例的上下文中描述本发明，但应理解本发明的精神和范围不限于这些特定的实施例。
图1A是依据本发明用于实施晶片级老化和测试方法的设备的侧视剖面图。
图1B是依据本发明诸如覆盖一个DUT(如实线所示)的ASIC(如虚线所示)等小型测试衬底的平面图。
图1C是依据本发明图1B的DUT的示意透视图。
图1D是依据本发明图1B的ASIC正面的平面图。
图1E是依据本发明诸如覆盖两个DUT(如实线所示)的ASIC(如虚线所示)等小型测试衬底的平面图。
图2是依据本发明用于使ASIC和DUT之间接触的另一个实施例的侧视图。
图3A是依据本发明多个ASIC中单个ASIC的侧视剖面图，如图1D所示，这些ASIC具有俘获(接触)安装到DUT的弹性接触元件顶端的俘获特征(键合区)。
图3B是依据本发明的多个ASIC中单个ASIC的另一个实施例的侧视剖面图，这些ASIC具有用于俘获安装到DUT的弹性接触元件顶端的特征。
图3C是依据本发明的ASIC的侧视剖面图，示出用于获取安装到DUT的弹性接触元件顶端的特征的另一个实施例。
图4是依据本发明的多个ASIC中一个ASIC的侧视剖面图，这些ASIC背面的特征保证了与互连衬底的准确对准。
图5是依据本发明用于使ASIC和互连衬底之间电气连接的技术的侧视图。
图5A、5B和5C是依据本发明提供从诸如本发明的ASIC等电子元件的正面到ASIC背面的电气路径的技术的侧视剖面图。
图6A和6B是依据本发明用于把弹性接触元件安装到DUT的技术的侧视剖面图。
图6C是依据本发明的图6B所示弹性接触元件的透视图。
图7是依据本发明的本发明系统的示意图(与图1A相比)，示出本发明特殊示例的连接性和整个功能。
本发明的较佳实施方式
图1A示出依据本发明实施晶片级老化和测试方法的设备100。把被测试晶片(WUT)置于(安放)在诸如温控真空吸盘104等适当支撑物上，从而WUT(这里一般把WUT指元件102)上形成的半导体器件102a、102b、102c、102d朝上(如图所示)。
把诸如专用集成电路(ASIC；一般指元件106)等多个(在许多图中示出四个)相对小的有源电子元件106a、106b、106c和106d安装到相对大的互连衬底(基板)108上，该衬底的尺寸(即，直径)一般与WUT102的尺寸相同。例如，互连衬底108和WUT102的直径均为八或十二英寸。电子元件(ASIC)106和互连衬底108一起构成“测试衬底”。
WUT102包括待测试的多个(在许多图中示出四个)半导体器件102a、102b、102c、102d或被测试器件(DUT)。
把多个(在许多图中示出四个)弹性接触元件110的底部安装到每个DUT的正(如图所示的上面)面，这些弹性接触元件的顶端延伸到DUT正面上方的公共平面。这些弹性接触元件可以是含有PARENT CASE的互连元件的适当的细长独立式，但不限于此。
在使用中，以预定的对准方式把测试衬底(106、108)和WUT102放在一起(相向)，直到通过压力接触把弹性接触元件110的顶端电气连接到ASIC106正面上的相应端子(俘获焊接区)120(见图1D)。置于WUT和测试衬底外围的导销112保证了准确对准。(互连衬底的直径可能大于WUT的直径，导销可穿通互连衬底中相应的导孔。)被适当地置于WUT表面上的承压挡(compression stop)(阻挡环)114限制了移动量，即，弹性接触元件110的顶端在顶住俘获焊接区120时偏斜的距离。
如图1A所示，主计算机116经由互连衬底108把信号提供给ASIC106。这些信号是老炼多个DUT的测试信号。由于WUT上的DUT通常都相同，所以可对多个DUT产生单独的一组测试信号(矢量)。此外，可在主计算机的整个控制下，由各个ASIC来产生测试矢量。还可适当地经由ASIC106(例如，通过ASIC直接馈送)把电能(例如，Vdd和Vss)从电源118提供给DUT。
互连衬底108本质上是布线(互连)衬底，它最好是热膨胀系数与WUT102的热膨胀系数相同的硅晶片。通过在ASIC的正(如图所示的底部)面之间向支撑衬底的正(如图所示的底部)面延伸的焊接丝把ASIC106适当地连到互连衬底。
本发明的一个重要特征在于，DUT和ASIC之间存在直接的连接(经由弹性接触元件110)。这就是整个系统的绝大多数连接所在地，如以下更详细所述，只需在互连衬底(108)本身中进行非常(极)少的连接。把ASIC置于互连衬底的DUT一侧(正面)有利于ASIC和DUT之间的直接连接。例如，如果经由互连衬底(即，通过置于互连衬底上的某种类型的弹性接触元件而不是经由ASIC)对DUT进行成千上万(例如，30,000)个连接，则与ASIC所处的位置无关，必须在互连衬底内对这成千上万个连接进行路由选择。如以下更详细所述，可直接由ASIC本身对DUT产生成千上万个信号，极少(例如，四个)的信号从主控制器通过互连衬底传送到ASIC。
把WUT102和测试衬底106/108适当地置于与真空源(未示出)相通的气密容器130内，从而至少可在包括高真空的局部真空下或在其它受控的大气条件下实施本发明的技术。如上所述，真空有利于把DUT与ASIC热隔离。
依据本发明的一个特征，把测试衬底106/108安装到温控吸盘104a(相当于104)，从而可在老化期间把该衬底保持在与WUT102的温度完全无关的温度(一般明显较低)。
弹性接触元件的顶端呈扇形发散
如上所述，现代的半导体器件通常具有以近似于千分之四英寸的间距放置的大量键合区。把弹性接触元件(110)的底部安装到DUT的键合区。如果弹性接触元件从DUT均匀地(例如，相互平行)伸出，则其顶端的间距也是千分之四英寸，相应的俘获焊接区在ASIC上的对准将是困难的。
如图1B所示，每个DUT(例如DUT102a)具有沿DUT的中心线排列的多个(示出多个中的二十四个)键合区107(如方块所示)。把独立式弹性接触元件(110)安装到每个键合区，且一般与DUT的中心线成90度排列。如图1B所示，弹性接触元件可如此排列，从而它们相互沿相反的方向延伸，并具有交替的长度。例如，第一弹性接触元件110a相对长并从DUT106的中心线沿第一方向延伸第一距离；第二弹性接触元件110b相对长并从DUT106的中心线沿与第一方向相反的第二方向延伸第一距离；第三弹性接触元件110c相对短并从DUT106的中心线沿第一方向延伸小于第一距离的第二距离；第四弹性接触元件110d相对短并从DUT106的中心线沿第二方向延伸第二距离。
如图1B所示，弹性接触元件110的顶端(如圆圈所示)都置于比DUT106a的面积(其周边以内)小的区域内，较小的区域是相应ASIC106a的区域，在图中以虚线矩形来表示该区域的周边。这样，容易使弹性接触元件110的自由端(顶端)的间距(间隔)大于安装这些弹性接触元件的DUT的键合区(107)的间距。
例如，把弹性接触元件的顶端限制在比图1B中虚线矩形所示小得多的空间中来容纳较小的DUT，这在本发明的范围内。
图1C是图1B的DUT102a的示意透视图，弹性接触元件110的底部顶端沿DUT的中心线排列。
如图1D所示，本发明的一个优点是，ASIC106上的“俘获”(键合)区120可以特别大(大于DUT上键合区107的尺寸)，从而放宽对弹性接触元件(110)顶端定位的公差限制。
PARENT CASE描述了可把弹性互连元件安装到半导体器件上同时在互连元件的底部及其顶端之间实现间距扩展的许多方法。
已示出，在测试衬底和WUT之间的界面上，每个DUT具有一个ASIC，每个ASIC与相应的一个DUT对准。可建立其它关系，这也在本发明的范围内。例如，如图1E所示，一个ASIC126(其周边如虚线矩形所示)可“跨越”两个相邻的DUT102a和102b。
本发明的一个重要特征是，尽可能靠近DUT(102)放置即在互连衬底(108)的DUT一侧上的ASIC(106)容易具有内置功能。这样有许多有利的结果。只需把明显较少的信号从主计算机116提供给互连衬底108，且互连衬底只需传送很少的信号。放宽对互连衬底传送信号的限制使得互连衬底的材料、设计和实现灵活得多，结果减少了成本。ASIC靠近于DUT且在其间实现相应的直接连接，还防止了不利的长的信号路径并有利于加速测试DUT。
如上所述，可利用任何适当的弹性接触元件在ASIC和DUT之间实现压力连接。
把弹性接触元件安装到ASIC而不是DUT上，这也在本发明的范围内。如图2所示，其中把多个(示出多个中的四个)弹性接触元件210(相当于110)的底部安装到ASIC206(相当于106)，弹性接触元件210的顶端(远端)如此定位，从而与DUT202(相当于102)上的相应键合区(未示出)形成压力连接。换句话说，可利用任何适当的装置在ASIC和DUT之间实现连接，以实施本发明的技术。除了弹性接触元件以外，还可使用微型泵(microbump)和类似的元件在ASIC和DUT之间实现连接，这也在本发明的范围内，但不限于此。
俘获弹性接触元件的顶端
如上所述，通过把弹性接触元件的顶端压在ASIC上的相应俘获焊接区上可简单地“俘获”安装到DUT上的弹性接触元件的顶端，已示出，通过弹性接触元件来实现间距扩展以及在ASIC上形成特大的俘获焊接区可放宽公差限制。现在讨论在弹性接触元件的顶端和ASIC之间实现连接的另一个技术。
图3A示出用俘获焊接区俘获安装到DUT302(相当于102)的弹性接触元件310(相当于110)的顶端的基本实施例，该俘获焊接区是置于ASIC306(相当于106)正面的键合区308(相当于120)。
依据本发明的一个方面，可在ASIC的正面中或正面上形成拓扑“俘获”特征，以保证在老化和测试期间使弹性接触元件的顶端与ASIC可靠地对准。
图3B示出安装到互连衬底(未示出，见108)的多个ASIC中一个ASIC326(相当于106)、多个DUT322(相当于102a)中的一个DUT以及用于在这两者之间实现可靠压力连接的技术。在以前的例子中，把多个弹性接触元件330(相当于110)的底部安装到DUT322的表面并从中延伸。在此例中，弹性接触元件如此排列，其顶端(远端)的间距比其底部的间距更大(更大)。
具有至少三边的棱锥形式的多个(示出多个中的两个)凹痕328从ASIC322的表面延伸到ASIC322中。容易使用诸如微切削加工等常规的半导体制造技术来形成这些凹痕328以及以下所述的其它凹痕。
把金属化(未示出)应用于这些凹痕328的侧壁，并把金属化与ASIC326的有源元件(未示出)电气连接。
在使用中，由于把ASIC326和DUT322连接在一起，所以弹性接触元件330的顶端进入凹痕328中，其后可以横向(如图所示，横过纸面)移动ASIC或(绕垂直于纸面的轴)稍稍旋转，以保证弹性接触元件330的顶端以足够的力与凹痕328啮合，来保证其间可靠的电气压力连接。
在图3C中示出用于俘获(啮合)弹性接触元件的顶端的另一个技术。在此情况下，ASIC346(相当于326)具有以常规的方式在其正面形成的多个(示出多个中的两个)焊接区(端子)344。把绝缘材料层350置于ASIC346的正面上，该层是经过微切削加工的硅片，具有穿过其延伸的的多个(示出多个中的两个)孔348(相当于328)并与接触焊接区344对准。换句话说，在另一个技术中，特殊覆盖结构350提供了类似的俘获特征(348)，而不是在ASIC(346)的表面上直接形成凹痕(328)。在先前的例子中，可对俘获特征348的侧壁金属化，且ASIC可相当于DUT(未示出)横向移动或旋转来保证ASIC346与弹性接触元件340(相对于330)之间可靠的电气压力连接。硅片350可以是绝缘氮化物。
应理解，ASIC上与弹性接触元件的顶端接触的装置必须是坚固的。为此，例如可用千分之0.5-1.0英寸的诸如镍等耐磨的导电材料覆盖(例如，电镀)俘获焊接区(120或308或344)。可以同样的方式用类似数量的镍来覆盖凹痕(俘获特征)328。
把小衬底与互连衬底对准
如上所述，最好把诸如ASIC等多个电子元件安装到较大的互连衬底上。尤其是，这样避免了要在互连衬底的整个表面上产生良好的有源器件的需求。(即，在硅晶片互连衬底的情况下，可以把ASIC电路直接装到硅晶片上。)结果，必须提供适当的机构来保证多个ASIC与互连衬底的准确对准。
图4示出用于保证多个(示出多个中的一个)ASIC406(相当于106、206、306、326和346)与较大的互连衬底408(相当于108)准确对准的技术400。在此情况下，以类似于如上所述凹痕328和348的方式在每个ASIC406的背面(如图所示的顶部)上设置至少两个(只示出两个)凹痕412，其中凹痕具有延伸到ASIC106背面中的棱锥形式。可使用常规的半导体制造技术按严格的公差通过光刻来限制并形成这些凹痕412。
在互连衬底408的正(如图所示的底部)面形成类似的凹痕414，如上所述，互连衬底408可以是半导体晶片。同样可使用常规的半导体制造技术来形成这些凹痕414，从而它们具有严格的公差(相当于306)。
凹痕412和414都具有跨过形成这些凹痕的各个ASIC406或互连衬底408的表面测得的尺寸(“宽度”)。ASIC凹痕412的宽度最好与互连衬底凹痕414的宽度相同，它们最好在千分之3-5英寸的范围内，诸如千分之四英寸。
为了把ASIC406装配到互连衬底408上，把直径类似于凹痕412和414的宽度的小球(球)420置于凹痕412和相应的凹痕414之间，以保证ASIC406在互连衬底408正面准确地对准。球4200的直径最好稍稍大于(诸如，千分之2+1英寸)凹痕412和414的宽度(宽度)，这将导致在ASIC406的背面(如图所示的顶部)和互连衬底408的正面(如图所示的底部)之间形成尺寸受控的小空隙。例如，空隙的尺寸(如图所示的竖直方向)在千分之2-5英寸的范围内。
把适当的最好是导热的粘合剂(未示出)置于空隙中(即，ASIC和互连衬底的相对表面之间)，以使ASIC固定于互连衬底。适当的粘合剂的一个例子是填有银的环氧，粘合剂应最好是允许(诸如以适当的溶剂或用热量)除去和替换出故障的ASIC的那种粘合剂。
可利用任何适当的机构使ASIC与互连衬底对准，这在本发明的范围内。例如，关注在上述共享的PCT/US96/08117中所描述的用于使小衬底(例如，620)与较大衬底(例如，622)对准的对准技术。例如，在ASIC的背面提供大小相当(诸如千分之10英寸乘以千分之20英寸的矩形)的焊接剂特征，而给互连衬底的正面提供类似的大小相当的焊接剂特征，且在其间放置焊接剂(或金-锡)预坯(preform)并进行回流，其上由液态焊接剂所施加的表面张力保证了ASIC与互连衬底的准确对准，这在本发明的范围内。
把ASIC连到互连衬底
如上所述，使用常规的丝焊接技术把ASIC适当地电气连接到互连衬底。
为了对位于WUT上的多个DUT进行老化而进行上电，需要相对大量的电能。例如，对于整个WUT，需要几百瓦数量级的电能。由于本发明系统的物理布局，通过ASIC并通过相应的弹性接触元件来传递电能。在以下的说明书中，示出“直接通过”ASIC来馈送能量的技术。
图5示出ASIC506(相当于106、206、306、326、346和406)，它通常将通过焊接丝(未示出，见510)电气连接到互连衬底508(相当于108)。与激发ASIC把信号提供给DUT(未示出)所需的相对少的连线相反，为了给DUT上电来实现老化，需要相当大量的能量，相应地在ASIC和互连衬底之间需要相当大量的焊接丝连线。ASIC和互连衬底之间焊接丝的数目近似等于对DUT(例如，102)所进行(例如，经由弹性接触元件110)的能量连线的数目，它可能是一百或更多。
依据本发明的一个方面，使用能比常规的焊接丝传送更多能量(瓦)的互连装置在互连衬底和ASIC之间传递能量，从而减少所需的连线的数目。
图5A、5B和5C示出在ASIC和互连衬底之间实现电气连接的技术500。
图5A示出ASIC526(相当于106、206、306、326、346、406和506)，它具有从ASIC526的正面526a完全穿过ASIC 526延伸到其背面528b的多个(示出一个)小孔522。以类似于在ASIC306的正面产生凹痕308以及在ASIC406的背面产生凹痕412时所采用的方式来适当地形成这些孔522-即，在ASIC526的正面526a中形成凹痕(孔522的第一部分)522a，其深度为ASIC526的厚度(垂向观察)的至少一半，并在ASIC526的背面526b中形成凹痕(孔522的第二部分)522b，其深度足以使第二孔部分522b与第一孔部分522a相接。孔部分522a和522b的尺寸保证存在穿过ASIC模526延伸的连续开口。
图5B示出该工艺的下一个步骤，其中诸如通过溅射到第一和第二孔部分中来淀积导电层(例如，钨、钛-钨等)，导致第一导电层部分524a延伸到第一孔部分522a中，而第二导电层部分524b延伸到第二孔部分522b中。如图所示，在这两个导电层部分524a和524b之间存在不连续。如图所示，导电部分524a和524b最好从各个孔部分的内部延伸到ASIC 526的各个表面526a和526n上。实际上，每个孔部分522a和522b的一侧(如图所示的左或右)比孔部分的另一侧(如图所示的右或左)可接纳更多的溅射材料。
图5C示出此工艺的下一个步骤，其中以导电材料(例如，金、镍等)块528来连接(桥接)两个导电层部分524a和524b之间的不连续，该导电材料是通过适当地电镀(即，把ASIC浸入电镀液中并进行充分电镀来连接两个导电层部分)所加的。
对在ASIC中形成导电通孔所述的工艺还可适用于本发明的互连衬底。
把导电材料(例如，填银的环氧)团放置在孔部分内来桥接此不连续(即，不是通过电镀来桥接此不连续)，这在本发明的范围内。
弹性接触元件
在图1(元件110)和图2(元件210)中已示出细长的独立式弹性接触元件，在许多上述的美国和PCT专利申请中，例如在08/452,255号美国专利申请及其副本US95/14909号PCT专利申请中，详细地描述了把这种弹性接触元件安装到包括半导体器件的衬底上的方法。也把如其中所述的弹性接触元件叫做“组合互连元件”、“弹性接触结构”和类似的名称，它们涉及把柔软(例如，金)的电线丝焊接到电子元件的一个端子，把电线形成和分割成具有弹性形状的电线柱，并以至少一层坚硬的材料(例如，镍)覆盖电线柱和端子的邻近区域。还可在耗尽(sacrificial)衬底上制造此类组合互连元件，随后把它们安装到电子元件上。
可利用任何适当的弹性接触元件来实现本发明的晶片级老化和测试系统，这在本发明的范围内。
图6A-6C示出用于形成可在本发明中利用的弹性接触元件的另一个技术。这些弹性接触元件是“制造”而成的而不是“组合”而成的。
如图6A所示，用于制造独立式弹性接触结构的技术600的一个例子涉及把许多(示出三个)已构图的绝缘层604、606、608加到半导体器件602的顶部。半导体器件602的表面(或从其表面可看到)上具有多个(示出一个)键合区612。对这些层进行构图，从而使它们具有与键合区对准的开口(如图所示)，如此形成这些开口的尺寸和形状，从而某一层(例如，608、606)的开口比下层(例如，分别为606、604)的开口从键合区进一步延伸。把导电材料层614加到开口中。接着，诸如通过电镀可在开口中形成一块导电材料620。如图所示，这块导电材料将被固定于键合区412，且它在绝缘层被除去(如图6B所示)后将成为独立式(只有其一端固定)。通过适当地选择材料和几何形状，这些块620可用作弹性的独立式接触结构。如图4C所示，如图6A和6B所制造的接触结构620不仅在元件620的表面上方垂直延伸，而且横向延伸。这样，容易把接触结构620设计成与Z轴(如箭头622所示)以及x-y平面(如箭头624所示，平行于元件602的表面)相适应。
老化DUT
老化半导体器件的工艺涉及在升高的温度下对这些器件进行上电以加速潜在的有缺陷小片的失效(即，故意引起“初期失效率”)。众所周知，这种加速是通过提高温度和所加的操作电压来增强的。然而，如果半导体器件已被封装，则封装的材料(例如，塑料)就对被封装半导体器件可暴露于燃烧炉的温度有所限制(一个障碍)。只有极少的封装可忍耐长时间地暴露在高温下，尤其是在封装材料包括有机材料时。
通常的老化方法涉及在96小时内把被封装的半导体器件加热到125℃温度。一般，结温度每升高10摄氏度，老化时间可减半。例如，如果DUT在150℃需要老化一天，则在160℃下可对它们进行半天的有效老化。
升高老化温度的另一个障碍是位于老化炉中的任何测试器件也将被加热，这可加速其失效。例如，如果把本发明的ASIC暴露在与DUT相同的老化温度下，则将加速它们的失效。
依据本发明的一个方面，至少在150℃的温度下进行老化。由于DUT还未被封装，且安装到DUT(或ASIC)的弹性接触元件完全是金属的，所以在此工艺阶段中，可使DUT经受对被封装的半导体器件(包括不能承受此升高的温度的材料)有害的温度。可对所有留在晶片上的(未分离的)半导体器件(DUT)或对留在晶片上的半导体器件的选中部分进行老化。
如上所述，可把ASIC(106)和WUT(102)置于能被抽空而形成基本上真空的容器中，可把WUT(102)安装到温控吸盘(104)上。由于开始老化所需的电能产生了热量，所以在大多数情况下，有足够多的热量把DUT升高到所需的老化温度，所以温控吸盘(104)以冷却的模式进行操作。由于存在真空，所以DUT和ASIC(而不是弹性接触元件(110))之间存在最小的热路径，从而使ASIC在以基本上比DUT的老化温度低的温度下进行操作。
减小所需的连接性以及其它优点
图7示出本发明系统700(相当于100)的示例，示出许多适用于本发明各种示例技术的特征。这些特征是，把多个ASIC706(相当于106)安装到互连(支撑)衬底708(相当于108)，以及多个DUT702(相当于102)具有安装到其正面从而与ASIC的正面形成接触的弹性接触元件710(相当于110)。电源718(相当于118)经由互连衬底708、ASIC706和用于使ASIC与DUT互连的装置710对DUT702供电从而给它们上电老化。
主控制器716(相当于116)经由互连衬底708把信号提供给ASIC706。只需要把非常少的信号例如串行数据流提供给每个ASIC706，以独立地控制安装到互连衬底708上的多个(示出多个中的一个)ASIC706。
如7所示的示例是用于测试DUT(它们是存储器件)的系统的一个例子。主控制器716通过一数据总线连到多个ASIC708，该数据总线只需要非常少(例如，四根)的线：一根线用于数据输出(标为DATA OUT)，一根线用于数据返回(标为(DATA BACK))，一根线用于使ASIC复位(标为MASTER RESET)，还有一根线用于传递时钟信号(标为CLOCK)。把安装到互连衬底的所有ASIC连到在互连衬底中连到所有ASIC的这四根“公共”线。这示出实现(即，制造)互连衬底(708)的简单性，它适用于测试多个复杂的电子元件(DUT)。
同样，容易在互连衬底中安排电源(标为+V)和接地(标为GROUND)连线。实际上，在互连衬底中只需要两根线，它们最好作为多层互连衬底中的平面(即，电源平面和接地平面)。
与对多个DUT上电的已有技术有关的问题是通过互连衬底的电压降。本发明通过把增大的电压提供给ASIC(706)并在ASIC中安装稳压器(标为VOTAGEREGULATOR)来克服这个问题。
与本发明最相关的领域内的普通技术人员会知道，可容易地把其它功能(未特别示出)附加到ASIC中。例如，给每个ASIC提供独有的地址和地址解码功能，以使它们独立响应于来自控制器716的串行数据流。
如上所述，互连衬底只需要非常少的不同的线或节点。此外，每个ASIC可容易地在大量互连元件(弹性接触元件)上同与其直接相连的DUT进行直接通信。位于互连衬底上的许多ASIC可使ASIC和DUT之间的许多连线进行成倍的通信。这是优于已有技术的极大的优点。例如，如果需要在对许多(例如，五百个)大型DUT(例如，16Mb的DRAM)进行测试的应用中模拟Matsushita Patent的系统，则互连衬底(4)将非常复杂(例如，在测试电路芯片(2)的每个引脚和互连衬底(4)与DUT(1)之间的每个相应的30,000个接触元件之间提供30,000根连线)，结果还将难于制造和生产。
本发明的显著优点在于，可大大减少整个“连线数”，在互连衬底中最为显著。如上所述，8″的晶片可包含500个16Mb的DRAM，每个DRAM具有60个键合区，总共30000个连接。使用本发明的技术，可在ASIC和DUT之间直接形成这30,000根连线。从ASIC通过互连(支撑)衬底返回到主控制器。例如，电源(2根线)和串行信号路径(少到两根，包括来自电源的接地线)。这与任何已有技术形成显著对照，即使使用本发明的ASIC或类似的手段，也需要通过互连衬底把ASIC连到用于使互连衬底互连到DUT的装置。本发明完全消除了这个问题，而且通过在ASIC和DUT之间进行直接连接大大减少了互连衬底上所需的节点数。
本发明的另一个优点是，ASIC位于支撑衬底的WUT一侧，从而把ASIC与DUT之间的信号路径减到最少并有利于加速测试DUT。如果不是这样的布局，例如把ASIC安装到支撑(布线)衬底的另一侧(与WUT相对)，则将存在信号延迟和不想要的寄生，从而给实现可行的系统带来附加的设计挑战。
于是，已描述了一种技术，该技术提供了以下的后道工艺流程：在未分离的半导体器件上制造互连元件(例如，弹性接触元件)；晶片级老化和测试(有利于较高的老化温度)；(任意)密封；晶片级快速分选；晶片分割和分离；运送产品。
虽然在附图和以上的说明书中详细地表示和描述了本发明，但这些是示意性的，而非文字上的限制，可以理解，只表示和描述了较佳实施例，希望保护在本发明范围内的所有变化和修改。不容质疑的是，本发明最相关领域内的普通技术人员容易对以上提出的“主题”进行许多其它的“改变”，这些改变将在这里所揭示的本发明的范围内。在PARENT CASE中提出了几个这样的改变。
例如，还可在老化期间进行测试，使诸如ASIC等有源半导体器件留在测试衬底上，可以对ASIC以相对少的信号来控制某些测试序列，并且ASIC可获得某些结果以及相应于其开始的动作。
例如，互连衬底可以是硅晶片，可使用常规的半导体制造技术在晶片中直接形成ASIC，而不是把多个ASIC安装到单个支撑(互连)衬底上。在此情况下，在晶片中提供冗余的测试元件，对晶片进行测试并保证接通已确定为起作用的元件(以及断开已确定为不起作用的元件)，这些都是有利的。

Claims (60)

1．对位于半导体晶片上的多个半导体器件(DUT)进行晶片级老化和测试的方法，其特征在于包括；
提供多个有源电子元件，其表面上具有端子；以及
提供在多个DUT的端子和有源电子元件的端子之间实行直接电气连接的装置。
2．如权利要求1所述的方法，其特征在于：
有源电子元件的端子是俘获焊接区。
3．如权利要求2所述的方法，其特征在于还包括：
加固所述俘获焊接区。
4．如权利要求1所述的方法，其特征在于：
电子元件的端子为俘获特征。
5．如权利要求1所述的方法，其特征在于：
在DUT的数目和有源电子元件的数目之间存在1∶1的比例。
6．如权利要求1所述的方法，其特征在于：
在DUT的数目和有源电子元件的数目之间存在至少2∶1的比例。
7．如权利要求1所述的方法，其特征在于：
用于实行直接电气连接的装置是安装到DUT的弹性接触元件。
8．如权利要求1所述的方法，其特征在于：
用于实行直接电气连接的装置是安装到有源电子元件的弹性接触元件。
9．如权利要求1所述的方法，其特征在于：
有源电子元件是ASIC。
10．如权利要求1所述的方法，其特征在于还包括：
把有源电子元件安装到互连衬底。
11．如权利要求10所述的方法，其特征在于还包括：
提供主控制器；以及
经由互连衬底把主控制器连到有源电子元件。
12．如权利要求11所述的方法，其特征在于还包括：
在从主控制器到互连衬底以及从互连衬底到有源电子元件的极少公共线上提供用于测试DUT的测试信号。
13．如权利要求12所述的方法，其特征在于还包括：
选择性地激励有源电子元件，从而选择性地老化和测试选择的一些DUT。
14．如权利要求10所述的方法，其特征在于还包括：
提供电源；以及
经由互连衬底把电源连到有源电子元件。
15．如权利要求14所述的方法，其特征在于还包括：
在有源电子元件中提供稳压。
16．如权利要求1所述的方法，其特征在于还包括：
在对DUT进行老化时，保持有源电子元件的温度低于DUT的温度。
17．对位于半导体晶片上的多个半导体器件(DUT)进行晶片级老化和测试的系统，其特征在于包括：
其上安装有多个独立的有源电子元件的测试衬底；以及
置于有源电子元件上的装置，所述装置适用于接收来自位于半导体晶片(WUT)上的多个半导体器件(DUT)的直接连接。
18．如权利要求17所述的系统，其特征在于用于接收直接连接的装置包括：有源电子元件上的俘获焊接区，其中直接连接由安装到DUT的弹性接触元件来实行并适用于与俘获焊接区形成压力连接。
19．如权利要求17所述的系统，其特征在于用于接收直接连接的装置包括：有源电子元件上的俘获特征，其中直接连接由安装到DUT的弹性接触元件来实行并适用于与俘获特征形成压力连接。
20．如权利要求17所述的系统，其特征在于还包括：
在DUT和有源电子元件之间直接延伸的多个互连元件。
21．如权利要求20所述的系统，其特征在于：
互连元件从DUT处的细小间距扇形发散到有源电子元件处更粗的间距。
22．如权利要求20所述的系统，其特征在于：
互连元件被安装到DUT。
23．如权利要求20所述的系统，其特征在于：
互连元件被安装到有源电子元件。
24．如权利要求20所述的系统，其特征在于：
互连元件是弹性接触元件。
25．如权利要求24所述的系统，其特征在于：
弹性接触元件是组合的互连元件。
26．如权利要求24所述的系统，其特征在于：
弹性接触元件是制造的互连元件。
27．如权利要求17所述的系统，其特征在于：
真空容器适用于接收测试衬底和WUT。
28．如权利要求17所述的系统，其特征在于：
测试衬底是半导体晶片；以及
有源电子元件被配装到测试衬底内。
29．如权利要求17所述的系统，其特征在于：
有源电子元件是安装到互连衬底正面的ASIC。
30．如权利要求17所述的系统，其特征在于还包括：
用于使ASIC相对于互连衬底对准的装置。
31．如权利要求17所述的系统，其特征在于：
在使用中，有源电子元件在相对少的信号线上接收来自外部主计算机的信号，并把所述信号传播到相对多的互连元件上的DUT。
32．如权利要求17所述的系统，其特征在于：
在使用中，有源电子元件相应于来自外部主计算机的控制信号产生测试所述DUT所需的多个信号中的至少一部分信号。
33．用于对半导体器件进行老化的方法，其特征在于包括：
把测试衬底连到至少一个半导体器件(DUT)；
对至少一个DUT上电；
把至少一个DUT保持在第一温度；以及
把测试衬底保持在与第一温度无关的第二温度。
34．如权利要求33所述的方法，其特征在于：
第二温度低于第一温度。
35．如权利要求33所述的方法，其特征在于：
第二温度不大于第一温度。
36．如权利要求33所述的方法，其特征在于还包括：
把测试衬底和至少一个DUT置于真空环境下，所述真空在至少一个DUT和测试衬底之间提供了热障。
37．如权利要求33所述的方法，其特征在于：
至少一个DUT是位于半导体晶片(WUT)上的多个半导体器件。
38．如权利要求33所述的方法，其特征在于还包括：
以多个弹性接触元件把测试衬底连到至少一个DUT。
39．如权利要求33所述的方法，其特征在于还包括：
以安装到至少一个DUT的多个弹性接触元件把测试衬底连到至少一个DUT。
40．如权利要求39所述的方法，其特征在于还包括：
弹性接触元件是细长的，其底部被安装到至少一个DUT，并且具有自由端；以及
还包括：
弹性接触元件的自由端成扇形发散，从而其自由端的间距比其底部粗。
41．在把半导体小片从半导体晶片上分离前对半导体小片进行测试的方法，其特征在于包括：
把多个弹性接触元件安装到位于第一半导体晶片上的多个半导体小片，每个所述弹性接触元件具有自由端；
把具有多个端子的测试衬底向小片的表面推动，以在各个端子和弹性接触元件的自由端之间实现多个压力连接；以及
把信号提供给弹性接触元件上的小片以测试半导体小片。
42．如权利要求41所述的方法，其特征在于：
弹性接触元件是组合的互连衬底。
43．如权利要求41所述的方法，其特征在于还包括：
在对半导体小片进行测试后，把小片从晶片上分离。
44．如权利要求41所述的方法，其特征在于：
测试衬底是第二半导体晶片。
45．如权利要求41所述的方法，其特征在于：
测试衬底包括相对大的互连衬底和安装到互连衬底正面的多个相对小的电子元件。
46．如权利要求41所述的方法，其特征在于还包括：
在连接测试衬底和半导体小片以后，在半导体小片至少一部分上进行老化。
47．如权利要求46所述的方法，其特征在于还包括：
在进行老化时，把测试衬底和半导体小片置于真空中。
48．如权利要求46所述的方法，其特征在于还包括：
在进行老化时，把测试衬底保持在比半导体小片的温度低的温度。
49．用于使多个电子元件与互连衬底对准的方法，其特征在于包括：
在每个电子元件的背面上形成凹痕；
在互连衬底的正面上形成相应的凹痕；以及
在凹痕和相应凹痕之间放置球状元件。
50．如权利要求49所述的方法，其特征在于：
电子元件是ASIC；以及
ASIC和互连衬底包括对半导体器件进行晶片级老化和测试的系统的测试衬底。
51．在从第一电子元件和第二电子元件延伸的细长互连元件的顶端之间实行连接的方法，其特征在于包括：
在第二电子元件的正面形成凹痕；
把第一和第二电子元件放在一起，从而使细长的互连元件的顶端被置于凹痕内；以及
沿从横向或旋转构成的组中选出的方向移动第二电子元件，以在细长的互连元件的顶端和凹痕的侧壁之间实行压力连接。
52．如权利要求51所述的方法，其特征在于：
细长的互连元件是弹性接触元件。
53．如权利要求51所述的方法，其特征在于：
第一电子元件是至少一个半导体器件。
54．如权利要求51所述的方法，其特征在于：
第一电子元件是位于半导体晶片上的多个半导体器件。
55．如权利要求51所述的方法，其特征在于：
第二电子元件是测试衬底。
56．如权利要求51所述的方法，其特征在于；
第二电子元件是安装到用于对半导体器件进行晶片级老化的系统的测试衬底上的ASIC。
57．老炼至少一个半导体器件(DUT)的方法，其特征在于包括：
把有源电子元件置于与至少一个DUT直接电气接触；
通过在有源电子元件上的端子和DUT上的端子之间直接延伸的互连元件上传送电能和信号来对至少一个DUT上电，而在有源电子元件和DUT之间的电气路径中不需要诸如互连衬底等任何其它手段。
58．如权利要求57所述的方法，其特征在于：
互连元件是弹性接触元件。
59．如权利要求57所述的方法，其特征在于还包括：
把许多有源电子元件安装到互连衬底上；
经由互连衬底把相对少的信号从主控制器传送到有源电子元件；以及
在多个至少一个DUT和多个有源电子元件之间延伸的互连元件上把相对多的信号从有源电子元件直接传送到多个至少一个DUT。
60．如权利要求57所述的方法，其特征在于：
有源电子元件是ASIC。
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