CN109003908B - 一种芯片封装方法以及芯片封装结构 - Google Patents

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Abstract

本发明公开了一种芯片封装方法以及芯片封装结构，本发明技术方案采用一具有模型凹槽的载体板，在所述模型凹槽内设置临时键合层，在所述模型凹槽内的所述临时键合层表面设置悬臂结构，所述悬臂结构包括一体成型的悬臂梁。所述悬臂结构延伸至所述模型凹槽外部，通过所述模型凹槽外部的所述悬臂结构固定驱动芯片后，将所述悬臂结构与所述临时键合层分离后，形成芯片的封装结构。可见，本发明技术方案中，可以通过具有所述模型凹槽的载体板以及所述临时键合层形成具有一体成型的悬臂梁，相对于通过多个工艺步骤依次形成悬臂梁不同部分的现有技术，本发明技术方案简化了悬臂梁的制作工艺，进而降低了制作成本。

Description

一种芯片封装方法以及芯片封装结构
技术领域
本发明涉及芯片封装技术领域，更具的说，涉及一种芯片封装方法以及芯片封装结构。
背景技术
随着科学技术的发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。电子设备实现各种功能的主要部件是芯片。
现有的电子设备的设备为了预设功能，如光学防抖动功能，需要将两个芯片通过悬臂梁连接，其中一个芯片为驱动芯片，另一个芯片为受控芯片，驱动芯片通过控制悬臂梁运动调节受控芯片的位置。
现有技术在制备悬臂梁时，需要通过多个工艺步骤依次在驱动芯片制备所述悬臂梁的不同部分，制作工艺复杂，导致制作成本较高。
发明内容
为了解决上述问题，本发明技术方案提供了一种芯片封装方法以及芯片封装结构，简化了悬臂梁的制作工艺，降低了制作成本。
为了实现上述目的，本发明提供如下技术方案：
一种芯片封装方法，所述芯片封装方法包括：
提供一载体板，所述载体板具有相对的第一表面以及第二表面，所述第一表面具有模型凹槽；
在所述第一表面形成临时键合层，所述临时键合层覆盖所述模型凹槽的侧壁以及底面；
在所述模型凹槽内的所述键合层表面形成设定图形结构的悬臂结构；所述悬臂结构延伸至所述模型凹槽的外部；所述悬臂结构包括一体成型的悬臂梁；
在位于所述凹槽外部的所述悬臂结构上固定驱动芯片；
将所述悬臂结构与所述键合层分离，形成芯片的封装结构。
优选的，在上述芯片封装方法中，所述载体板具有多个所述模型凹槽，每个所述模型凹槽用于对应制作一个所述芯片封装结构的悬臂结构。
优选的，在上述芯片封装方法中，在所述模型凹槽内形成所述悬臂结构的方法包括：
在每个所述模型凹槽内的所述键合层表面形成一个所述悬臂结构，一个所述悬臂结构用于形成一个所述芯片封装结构；相邻的所述模型凹槽内的所述悬臂结构相互断开。
优选的，在上述芯片封装方法中，所述悬臂结构具有两个分离的悬臂梁；
所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；
两个所述悬臂梁的第一部分均位于所述模型凹槽的底部，且二者断开；
两个所述悬臂梁的第三部分分别位于所述模型凹槽相对的两个侧壁；
两个所述悬臂梁的第二部分位于所述模型凹槽开口外的所述第一表面，两个所述悬臂梁的第二部分位于所述模型凹槽开口的相对两侧。
优选的，在上述芯片封装方法中，所述载体板为玻璃板、或陶瓷板、或塑料板。
优选的，在上述芯片封装方法中，所述临时键合层为光固化胶；
所述将所述悬臂结构与所述键合层分离包括：通过设定化学试剂去除所述光固化胶。
优选的，在上述芯片封装方法中，所述临时键合层为热熔胶；
所述将所述悬臂结构与所述键合层分离包括：通过加热处理使得所述热熔胶失去粘性，以使得所述悬臂结构与所述键合层分离。
优选的，在上述芯片封装方法中，所述在所述模型凹槽内的所述键合层表面形成设定图形结构的悬臂结构包括：
通过溅射、或电镀、或再布线层工艺形成设定图形结构的所述悬臂结构。
优选的，在上述芯片封装方法中，所述在所述悬臂结构上固定驱动芯片包括：
在所述驱动芯片的表面设置金球，所述金球与所述驱动芯片表面的焊盘固定连接；
通过所述金球，将所述驱动芯片与所述悬臂结构固定连接。
优选的，在上述芯片封装方法中，将所述悬臂结构与所述键合层分离后，所述芯片封装方法还包括：
在所述悬臂结构上固定连接受控芯片，所述受控芯片与所述悬臂结构对应所述模型凹槽底部的区域固定连接。
优选的，在上述芯片封装方法中，所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；所述悬臂梁具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分；
所述在所述第一表面形成临时键合层包括：形成具有设定图案结构的所述临时键合层，所述临时键合层表面内具有用于形成所述加强筋的沟槽。
优选的，在上述芯片封装方法中，所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；所述悬臂梁背离所述驱动芯片的一侧表面具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分；
所述在所述第一表面形成临时键合层包括：形成具有设定图案结构的所述临时键合层，所述临时键合层表面上具有用于形成所述加强筋的条形凸起结构。
本发明还提供了一种芯片封装结构，所述芯片封装结构包括：
驱动芯片；
悬臂结构，所述悬臂结构包括一体成型的悬臂梁；所述悬臂结构的一端与所述驱动芯片固定连接。
优选的，在上述芯片封装结构中，还包括：受控芯片，所述受控芯片与所述悬臂结构的另一端连接固定。
优选的，在上述芯片封装结构中，所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；所述悬臂梁具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分。
优选的，在上述芯片封装结构中，所述悬臂结构具有两个对称设置的所述悬臂梁。
优选的，在上述芯片封装结构中，所述悬臂梁背离所述驱动芯片的一侧表面具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分。
通过上述描述可知，本发明技术方案提供的芯片封装方法以及芯片封装结构中，采用一具有模型凹槽的载体板，在所述模型凹槽内设置临时键合层，在所述模型凹槽内的所述临时键合层表面设置悬臂结构，所述悬臂结构包括一体成型的悬臂梁。所述悬臂结构延伸至所述模型凹槽外部，通过所述模型凹槽外部的所述悬臂结构固定驱动芯片后，将所述悬臂结构与所述临时键合层分离后，形成芯片的封装结构。可见，本发明技术方案中，可以通过具有所述模型凹槽的载体板以及所述临时键合层形成具有一体成型的悬臂梁，相对于通过多个工艺步骤依次形成悬臂梁不同部分的现有技术，本发明技术方案简化了悬臂梁的制作工艺，进而降低了制作成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为一种芯片封装结构的示意图；
图2-图9为本发明实施例提供的一种芯片封装方法的流程示意图；
图10为本发明实施例提供的一种悬臂梁的俯视图；
图11为本发明实施例提供的一种悬臂梁的侧视图；
图12为图10在P-P’方向的一种切面图；
图13为图10在P-P’方向的另一种切面图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图1，图1为一种芯片封装结构的示意图，所示芯片封装结构中，驱动芯片11绑定电路板14表面，通过导线15与所述电路板14电连接。所述驱动芯片11背离所述电路板14的表面设置有悬臂梁13，所述悬臂梁13上固定有受控芯片12，所述受控芯片12通过其他的导线15与所述电路板14连接。
如背景技术中所述，需要通过多个工艺步骤依次在驱动芯片制备所述悬臂梁13的不同部分，如需要先形成所述悬臂梁13用于与所述驱动芯片11连接的第一部分133，再形成所述悬臂梁13用于与所述第一部分133连接的第二部分132，最后形成所述悬臂梁13用于与所述第二部分连接的第三部分131。其中，所述受控芯片12固定在所述第三部分131。
为了适应于电子设备小型化设计的发展趋势，所述芯片封装结构的体积越来越小，所述悬臂梁13的尺寸也越来越小，一方面，通过多个工艺步骤依次制备所述悬臂梁13的不同部分就有制作工艺复杂的问题，进而会导致制作成本较高，另一方面，随着所述悬臂梁13尺寸的变小，通过现有技术制作更小尺寸的局部时，对制作工艺的精度要求更大，会进一步增大制作成本。
针对上述问题，本发明实施例技术方案提供了一种芯片封装方法以及芯片封装结构，可以简化悬臂梁的制作工艺，降低制作成本。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图2-图7，图2-图9为本发明实施例提供的一种芯片封装方法的流程示意图，所述芯片封装方法包括：
步骤S11：如图2所示，提供一载体板21。
所述载体板21具有相对的第一表面211以及第二表面212，所述第一表面211具有模型凹槽213。可选的，所述载体板21为玻璃板、或陶瓷板、或塑料板。
所述第二表面212为平面，以便于将所述第二表面212朝下放置，使得所述载体板21水平放置在操作台上。所述第一表面211为与所述第二表面212平行的平面。
在本发明实施例所述芯片封装方法中，为了提高制作效率，可以设置所述载体板21具有多个所述模型凹槽213，每个所述模型凹槽213用于对应制作一个所述芯片结构的悬臂结构。所述模型凹槽213尺寸相同，以便于同时制备相同规格的悬臂梁。当所述载体板21具有多个所述模型凹槽213时，在所述第一表面211内，多个所述模型凹槽213可以阵列排布。
步骤S12：如图3所示，在所述第一表面211形成临时键合层31，所述临时键合层31覆盖所述模型凹槽213的侧壁以及底面。
步骤S13：如图4所示，在所述模型凹槽213内的所述键合层31表面形成设定图形结构的悬臂结构41；所述悬臂结构41延伸至所述模型凹槽213的外部；所述悬臂结构41包括一体成型的悬臂梁53。
当所述载体板21具有多个所述模型凹槽213时，该步骤中，在所述模型凹槽213内形成所述悬臂结构41的方法包括：在每个所述模型凹槽213内的所述键合层31表面形成一个所述悬臂结构41，一个所述悬臂结构41用于形成一个所述芯片封装结构；相邻的所述模型凹槽213内的所述悬臂结构相互断开，二者之间具有间距L。
该步骤中，所述在所述模型凹槽213内的所述键合层31表面形成设定图形结构的悬臂结构41包括：通过溅射、或电镀、或再布线层工艺形成设定图形结构的所述悬臂结构41。
步骤S14：如图5和图6所示，在位于所述凹槽213外部的所述悬臂结构41上固定驱动芯片51。
该步骤中，所述在所述悬臂结构41上固定驱动芯片51包括：首先制备如图5所示的驱动芯片51，驱动芯片51包括相对的正面以及背面，其正面用于电路互联的焊盘55。在所述驱动芯片51的表面设置金球52，所述金球52与所述驱动芯片51表面的焊盘55固定连接；然后，如图6所示，通过所述金球，将所述驱动芯片51与所述悬臂结构41固定连接。可以通过焊接的方式，将所述进球52与所述悬臂结构41焊接固定。所述第一表面211具有多个模型凹槽213时，每个所述模型凹槽213内的悬臂结构41均焊接固定一个所述驱动芯片51。
步骤S15：将所述悬臂结构41与所述键合层31分离，形成如图7所示的芯片的封装结构。
步骤S15：如图8所示，将所述悬臂结构41与所述键合层31分离后，所述芯片封装方法还包括在所述悬臂结构41上固定连接受控芯片56，所述受控芯片56与所述悬臂结构41对应所述模型凹槽213底部的区域固定连接。
步骤S16：如图9所示，固定所述受控芯片56后，所述芯片封装方法还包括在所述驱动芯片51背离所述受控芯片56的一侧表面绑定电路板57。
所述驱动芯片51以及所述受控芯片56分别通过导线58和所述电路板57电连接。所述电路板可以为FPC或是PCB。
如图8所示，所述悬臂结构41具有两个分离的悬臂梁53，为双悬臂梁53的结构，两个悬臂梁53左右对称。所述悬臂结构41的形状结构可以根据需求设计包括但不局限于是双悬臂梁53的结构。
所述悬臂梁53包括：用于固定连接受控芯片56的第一部分531，用于连接所述驱动芯片51的第二部分533，以及连接所述第一部分531与所述第二部533分的第三部分532。
在所述模型凹槽213中制作悬臂结构41时，对于对应同一所述模型凹槽213的同一悬臂结构41：两个所述悬臂53的第一部分531均位于所述模型凹槽213的底部，且二者断开；两个所述悬臂梁53的第三部分532分别位于所述模型凹槽213相对的两个侧壁；两个所述悬臂梁53的第二部分533位于所述模型凹槽213开口外的所述第一表面211，两个所述悬臂梁53的第二部分533位于所述模型凹槽213开口的相对两侧。
在本发明实施例所述芯片封装方法中，可以通过涂布、或是印刷等工艺形成所述临时键合层31。
所述临时键合层31可以为光固化胶，此时，所述制作方法中，所述将所述悬臂结构41与所述键合层31分离包括：通过设定化学试剂去除所述光固化胶。
其他方式中，所述临时键合层31还可以为热熔胶，通过加热处理使得所述热熔胶失去粘性，以使得所述悬臂结构41与所述键合层31分离。
其他方式中，所述临时键合层31还可以为受紫外照射失去粘性的光学胶，此时，所述载体板21由透紫外光材料制备，所述制作方法中，所述将所述悬臂结构41与所述键合层31分离包括：通过紫外光照射所述第二表面212，紫外光穿过所述载体板21照射到所述光学胶，使得所述光学胶失去粘性，以使得所述悬臂结构41与所述键合层分离。
参考图10-图12，图10为本发明实施例提供的一种悬臂梁的俯视图，图11为本发明实施例提供的一种悬臂梁的侧视图，图12为图10在P-P’方向的一种切面图。图10-图12所示悬臂梁53中，所述悬臂梁52背离所述驱动芯片51的一侧表面具有多条并行排布的加强筋54，所述加强筋54由所述第一部531分延伸至所述第三部分532。所述加强筋54的延伸方向为第一方向X，所述加强筋54用于缓冲所述悬臂梁53受到的应力，减小或是避免悬臂梁53在第二方向Y的应力，避免悬臂梁53由于在第二方向Y具有较大的应力，进而避免由此导致悬臂梁53在两部分交接的弯折位置出现断裂的问题。所述第一方向X垂直于所述第二方向Y。所述加强筋54与所述悬臂梁53为一体成型结构。
在图12所示方式中，所述加强筋54位设置在所述悬臂梁53表面的条状凸起结构。此时，所述芯片封装方法中，所述在所述第一表面211形成临时键合层31包括：形成具有设定图案结构的所述临时键合层31，所述临时键合层31表面内具有用于形成所述加强筋的沟槽。由于所述临时键合层31表面具有所述沟槽，当在其表面形成悬臂结构41时，可以在所述沟槽内形成条状凸起结构作为所述加强筋54。该方式中，可以通过刻蚀或是摩擦等工艺在所述临时键合层31表面形成所述沟槽。
参考图13，图13为图10在P-P’方向的另一种切面图，与图12所示方式不同在于，图13所示方式中，所述加强筋54是设置在所述悬臂梁53表面的条形凹槽。此时，所述芯片封装方法中，所述在所述第一表面211形成临时键合层31包括：所述在所述第一表面形成临时键合层包括：形成具有设定图案结构的所述临时键合层，所述临时键合层表面上具有用于形成所述加强筋的条形凸起结构。由于所述临时键合层31表面具有所述条形凸起结构，当在其表面形成悬臂结构41时，可以通过所述条形凸起结构在所述悬臂梁53表面形成条形凹槽作为所述加强筋54。该方式中，可以通过丝网印刷工艺或是掩膜版蒸镀工艺在所述临时键合层31表面形成所述条形凸起结构。
通过上述描述可知，本发明实施例所述芯片封装方法中，可以制备一体成型结构的悬臂梁53，制作工艺简单，制作成本低，而且还可以通过在悬臂梁53的表面设置加强筋54，以缓冲其受到的应力。
基于上述实施例，本发明另一实施例还提供了一种芯片的封装结构，该芯片封装结构可以如图7所示，包括：驱动芯片51；悬臂结构41，所述悬臂结构4111包括一体成型的悬臂梁53；所述悬臂梁53的一端与所述驱动芯片41固定连接。可以通过上述芯片封装方法制作所述悬臂结构41。所述悬臂结构41具有两个对称设置的所述悬臂梁53。
所述芯片封装结构还可以如图8所示，图8所示方式在图7所示方式的基础上还包括受控芯片56，所述受控芯片56与所述悬臂梁53的另一端连接固定。
如图10-图13所示，所述悬臂梁53包括：用于固定连接受控芯片56的第一部分531，用于连接所述驱动芯片51的第二部分533，以及连接所述第一部分531与所述第二部分533的第三部分532；所述悬臂梁53背离所述驱动芯片51的一侧表面具有多条并行排布的加强筋54，所述加强筋54由所述第一部分531延伸至所述第三部分532。所述加强筋54可以为条状凸起结构或是条形凹槽。
本发明实施例所述芯片封装结构，具有一体成型的悬臂梁53，可以采用上述芯片封装方法制作，制作工艺简单，制作成本低，且可以通过设置加强筋54，缓冲其受到的应力。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的芯片封装结构而言，由于其与实施例公开的芯片封装方法相对应，所以描述的比较简单，相关之处参见芯片封装方法对应部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种芯片封装方法，其特征在于，所述芯片封装方法包括：
提供一载体板，所述载体板具有相对的第一表面以及第二表面，所述第一表面具有模型凹槽；
在所述第一表面形成临时键合层，所述临时键合层覆盖所述模型凹槽的侧壁以及底面；
在所述模型凹槽内的所述键合层表面形成设定图形结构的悬臂结构；所述悬臂结构延伸至所述模型凹槽的外部；所述悬臂结构包括一体成型的悬臂梁；
在位于所述凹槽外部的所述悬臂结构上固定驱动芯片；
将所述悬臂结构与所述键合层分离，形成芯片的封装结构；
在所述悬臂结构上固定连接受控芯片，所述受控芯片与所述悬臂结构对应所述模型凹槽底部的区域固定连接；
所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；所述悬臂梁背离所述驱动芯片的一侧表面具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分，所述加强筋用于缓冲所述悬臂梁受到的应力。
2.根据权利要求1所述的芯片封装方法，其特征在于，所述载体板具有多个所述模型凹槽，每个所述模型凹槽用于对应制作一个所述芯片封装结构的悬臂结构。
3.根据权利要求2所述的芯片封装方法，其特征在于，在所述模型凹槽内形成所述悬臂结构的方法包括：
在每个所述模型凹槽内的所述键合层表面形成一个所述悬臂结构，一个所述悬臂结构用于形成一个所述芯片封装结构；相邻的所述模型凹槽内的所述悬臂结构相互断开。
4.根据权利要求1所述的芯片封装方法，其特征在于，所述悬臂结构具有两个分离的悬臂梁；
两个所述悬臂梁的第一部分均位于所述模型凹槽的底部，且二者断开；
两个所述悬臂梁的第三部分分别位于所述模型凹槽相对的两个侧壁；
两个所述悬臂梁的第二部分位于所述模型凹槽开口外的所述第一表面，两个所述悬臂梁的第二部分位于所述模型凹槽开口的相对两侧。
5.根据权利要求1所述的芯片封装方法，其特征在于，所述载体板为玻璃板、或陶瓷板、或塑料板。
6.根据权利要求1所述的芯片封装方法，其特征在于，所述临时键合层为光固化胶；
所述将所述悬臂结构与所述键合层分离包括：通过设定化学试剂去除所述光固化胶。
7.根据权利要求1所述的芯片封装方法，其特征在于，所述临时键合层为热熔胶；
所述将所述悬臂结构与所述键合层分离包括：通过加热处理使得所述热熔胶失去粘性，以使得所述悬臂结构与所述键合层分离。
8.根据权利要求1所述的芯片封装方法，其特征在于，所述在所述模型凹槽内的所述键合层表面形成设定图形结构的悬臂结构包括：
通过溅射、或电镀、或再布线层工艺形成设定图形结构的所述悬臂结构。
9.根据权利要求1所述的芯片封装方法，其特征在于，所述在所述悬臂结构上固定驱动芯片包括：
在所述驱动芯片的表面设置金球，所述金球与所述驱动芯片表面的焊盘固定连接；
通过所述金球，将所述驱动芯片与所述悬臂结构固定连接。
10.根据权利要求1所述的芯片封装方法，其特征在于，所述在所述第一表面形成临时键合层包括：形成具有设定图案结构的所述临时键合层，所述临时键合层表面内具有用于形成所述加强筋的沟槽。
11.根据权利要求1所述的芯片封装方法，其特征在于，
所述在所述第一表面形成临时键合层包括：形成具有设定图案结构的所述临时键合层，所述临时键合层表面上具有用于形成所述加强筋的条形凸起结构。
12.一种芯片封装结构，其特征在于，所述芯片封装结构包括：
驱动芯片；
悬臂结构，所述悬臂结构包括一体成型的悬臂梁；所述悬臂结构的一端与所述驱动芯片固定连接；
受控芯片，所述受控芯片与所述悬臂结构的另一端连接固定；所述悬臂梁包括：用于固定连接受控芯片的第一部分，用于连接所述驱动芯片的第二部分，以及连接所述第一部分与所述第二部分的第三部分；所述悬臂梁背离所述驱动芯片的一侧表面具有多条并行排布的加强筋，所述加强筋由所述第一部分延伸至所述第三部分，所述加强筋用于缓冲所述悬臂梁受到的应力。
13.根据权利要求12所述的芯片封装结构，其特征在于，所述悬臂结构具有两个对称设置的所述悬臂梁。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1134667C (zh) * 1996-05-17 2004-01-14 福姆法克特公司 微电子弹性接触元件
US7118935B2 (en) * 2003-03-31 2006-10-10 Intel Corporation Bump style MEMS switch
JP2007163288A (ja) * 2005-12-14 2007-06-28 Japan Electronic Materials Corp 片持ち梁型のプローブおよびその製造方法
CN201285855Y (zh) * 2008-09-30 2009-08-05 富士康(昆山)电脑接插件有限公司 电连接器
JP2010107319A (ja) * 2008-10-29 2010-05-13 Japan Electronic Materials Corp コンタクトプローブの製造方法
CN101936937A (zh) * 2010-07-06 2011-01-05 电子科技大学 一种微悬臂梁气体传感器及其制作方法
CN106744641B (zh) * 2015-11-20 2019-02-22 中国计量学院 一种悬臂梁结构的震动传感有机场效应晶体管及其制备方法

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