CN111357098A - 半导体装置中的预模制引线框 - Google Patents

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bumps
metal strip
leads
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CN201880073966.4A
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斯里尼瓦萨恩·K·科杜里
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Texas Instruments Inc
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Texas Instruments Inc
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    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
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    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
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    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732Location after the connecting process
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Abstract

在一个实例中,一种半导体封装(100)包含金属引线框(102),所述金属引线框(102)具有共同形成多个引线(116)的从第一侧部分地延伸到所述引线框(102)中的第一多个开口(118)及从第二侧部分地延伸到所述引线框(102)中的第二多个开口。至少部分地支撑所述多个引线(116)的预模制化合物(122)定位于所述第二多个开口(120)中。所述半导体封装(100)具有从着落位点延伸到半导体裸片(104)的多个凸块(106)及至少部分地覆盖所述多个凸块(106)及所述金属引线框(102)的模制化合物(114)。

Description

半导体装置中的预模制引线框
技术领域
本发明一般来说涉及半导体装置,且更特定来说涉及半导体封装中的预模制引线框。
背景技术
在一些类型的半导体封装中,半导体裸片经由多个互连凸块或接线柱直接安装到引线框。所述多个互连凸块将所述半导体裸片电连接到所述引线框。每一互连凸块在所述半导体裸片处的接触表面积通常为与所述互连凸块在所述引线框处的接触表面积相同的大小。
发明内容
在一个实例中,一种用于形成半导体封装的方法包含形成用于所述半导体封装的引线框,形成所述引线框涉及:提供具有第一侧及第二侧的金属条,其中所述第二侧与所述第一侧相对,且根据切割图案将所述金属条的所述第一侧切割到深度D1以形成多个第一沟道。所述深度D1小于所述金属条的高度H。形成所述引线框进一步包含根据光致抗蚀剂图案将所述金属条的所述第二侧蚀刻到深度D2以形成第二多个沟道。所述深度D2比所述金属条的高度H1浅。所述高度H介于所述金属条的所述第一侧与所述第二侧之间。形成所述引线框还包含将绝缘材料插入到所述第二多个沟道中。所述第一多个沟道一直或至少部分地延伸到所述第二多个沟道中的所述绝缘材料中以在所述引线框上形成多个引线。所述第一多个沟道中的至少一些沟道与所述第二多个沟道中的至少一些沟道流体连通。
所述用于形成半导体封装的方法进一步包含:将多个凸块耦合于半导体裸片与所述引线框的所述多个引线上的多个凸块着落位点之间,其中在沿着所述多个引线中的至少一者从一端观看时,所述多个凸块中的至少一些凸块看起来重叠;及用模制化合物覆盖所述半导体裸片的至少一部分及所述引线框的至少一部分以形成所述半导体封装。
在一个实例中,一种用于形成半导体封装的方法包含形成用于所述半导体封装的引线框,形成所述引线框涉及:提供具有第一侧及第二侧的金属条(其中所述第二侧与所述第一侧相对且其中所述金属条具有介于所述第一侧与所述第二侧之间的高度H),且根据切割图案将所述金属条的所述第一侧切割到深度D1以形成第一多个开口。D1小于所述高度H。形成所述引线框进一步包含在所述金属条的所述第二侧上施加光致抗蚀剂、根据光致抗蚀剂图案将化学蚀刻施加到所述金属条所述第二侧以形成第二多个开口。所述第二多个开口的深度D2小于所述金属条的所述高度H。形成引线框进一步包含从所述金属条的所述第二侧移除所述光致抗蚀剂且将绝缘材料或预模制化合物涂覆到所述第二多个开口中。所述第一多个开口延伸到所述第二多个开口中以在所述引线框上形成多个引线。
所述用于形成半导体封装的方法进一步包含将多个凸块耦合于半导体裸片与所述引线框的所述多个引线上的多个凸块着落位点之间。在沿着所述多个引线中的至少一者从一端观看时,所述多个凸块中的至少一些凸块看起来重叠,且其中所述多个引线至少部分地由所述绝缘材料支撑。所述方法还包含用模制化合物覆盖所述半导体裸片的至少一部分及所述引线框的至少一部分以形成所述半导体封装。
在一个实例中,半导体封装包含具有第一侧及第二侧的金属引线框。所述第二侧与所述第一侧相对。所述金属引线框包含:第一多个开口,其从所述第一侧部分地延伸到所述引线框中,所述第一多个开口具有横向宽度W1;第二多个开口,其从所述第二侧部分地延伸到所述引线框中,所述第二多个开口具有大于宽度W1的横向宽度W2,其中所述第一多个开口与所述第二多个开口交叉以形成多个引线;及绝缘材料或预模制化合物,其定位于所述第二多个开口中,其中所述绝缘材料至少部分地支撑所述多个引线。着落位点位于所述引线框的所述第一侧上在所述第一多个开口之间。所述半导体封装进一步包含从所述着落位点延伸到半导体裸片的多个凸块及至少部分地覆盖所述多个凸块及所述金属引线框的模制化合物。在下文提供其它实例。
附图说明
图1是说明性半导体封装的示意性局部切割透视图。
图2A是图1的半导体封装的一部分的立视图的示意性前视图。
图2B是图2A的半导体封装的示意性俯视图。
图3A到3F是说明性引线框的示意性横截面立视图,其展示用于形成说明性引线框的过程步骤。
图4A是说明性半导体封装的一部分的示意性透视图。
图4B是图4A的半导体封装的立视图的示意性前视图。
图4C是图4A的半导体封装的示意性俯视图。
图4D是图4A的半导体封装的示意性俯视图,其中经由隐藏线展示第二多个开口。
图5是说明性半导体封装的一部分的示意性俯视图。
图6是说明性半导体封装的一部分的示意性俯视图。
图7是说明性半导体封装的一部分的示意性俯视图。
图8是说明性半导体封装的一部分的示意性俯视图。
图9A是说明性半导体封装的一部分的示意性俯视图。
图9B是图9A的半导体封装的立视图的示意性前视图。
图10是说明性半导体封装的一部分的示意性俯视图。
图11是说明性半导体封装的一部分的示意性俯视图。
图12是形成半导体封装的说明性方法。
具体实施方式
一些半导体封装经配置使得半导体裸片经由多个互连凸块、支柱或接线柱直接安装到引线框。此类型的封装可提供优于使用线接合的其它类型的引线封装的经改进电及热性能。此外,通过消除将半导体裸片连接到引线框的线接合,可减少封装寄生。
然而,与引线框相比较,半导体裸片一般具有用于连接到互连凸块的更小可用表面积。且随着电子装置的经增加扩散及功能性,期望进一步减小半导体裸片的大小。结果,由于半导体裸片缩小,因此可用于互连凸块连接的表面积量也缩小。半导体裸片上可用于互连凸块连接的表面积是帮助确定可用于将半导体裸片连接到引线框的互连凸块的直径大小及互连凸块的数目的因素之一。
互连凸块已具有均匀圆柱形形状;例如,互连凸块的直径在互连凸块的裸片侧与引线框侧之间是均匀的。因此,互连凸块在其裸片连接侧处的接触表面积与互连凸块在其引线框连接侧处的接触表面积相同。减小互连凸块的直径不仅会减小互连凸块在半导体裸片上的接触表面积而且会减小互连凸块在引线框上的接触表面积。
互连凸块在引线框上的接触表面积的减小趋于致使功率及电流密度在互连凸块与引线框之间的结处增加。由于互连凸块与引线框之间的结处的电迁移,增加功率及电流密度可引起较高温度及过早故障。用于将互连凸块附接到引线框的焊料材料可由于在将互连凸块附接到引线框中所使用的焊料材料的性质而带来电迁移问题。
然而,互连凸块在引线框上的接触表面积的减小并非唯一可能问题。随着半导体裸片与引线框之间的功率及电流转移的增加,可需要更大量引线框(更厚)来处置功率及电流转移的增加。换句话说,引线框可需要在裸片连接侧与印刷电路板(PCB)连接侧之间为更厚。由于制造限制,较厚引线框趋于导致邻近引线框引线之间的较大空间(横向宽度)。引线框引线之间的较大空间或开口会减小引线框上用于互连凸块接触的可用表面积,此还促成互连凸块与引线框之间的结处的功率及电流密度的增加。减小引线框引线之间的间距或形成经图案化引线可增加引线框上用于凸块连接的可用表面积。在一个实例中,定位于引线框引线之间的间距的至少一部分中的预模制化合物提供对引线框的结构支撑,从而允许引线框设计的额外定制,包含如本文中更详细地描述的岛状物及更靠近引线。
最初参考图1,呈现根据一些方面的半导体封装100的示意性局部切割透视图。半导体封装100包含引线框102、半导体裸片104及将半导体裸片104上的位点电连接到引线框102的多个凸块106。多个凸块106包含连接到半导体裸片104上的位点的第一端108及连接到引线框102上的着落位点136的相对第二端110。在一个实例中,第一端108耦合到多个全部覆铜(COA)元件109。引线框102包含用于在可称为着落位点136(117是其一个特定实例)的区上接纳多个凸块106的第二端110的多个引线框引线116。
多个引线框引线116或引线条彼此物理上分开且使用第一多个开口118及第二多个开口120分开。第一多个开口118经定大小以放大引线框引线116上用于接纳多个凸块106的可用面积。预模制化合物122定位于第二多个开口120中以提供对引线框102的多个引线116的结构支撑。预模制化合物122基本上填充或部分地填充第二多个开口120。引线框引线116上的可用面积可称为着落区或条或着落位点136;每一着落位点为引线框引线上用于接纳凸块的基底或端的区。在下文更详细地描述引线框104的方面。
半导体封装100包含定位于多个凸块106与引线框102之间的焊料材料112。焊料材料112用于将多个凸块106的第二端110附接到引线框102上的着落位点136。在一些实例中,焊料材料112由锡-银(SnAg)合金形成。在其它实例中,使用其它类型的焊料,例如SnPb、Sn、SnAgCu或者Sn或Bi的其它合金(举一些例子)。
焊料-凸块界面126形成于多个凸块106(其可为功率或信号凸块或其它连接凸块)的第二端110与焊料材料116之间。焊料-凸块界面126可遭受电迁移问题,包含空隙传播。经增加电流密度可促成焊料-凸块界面126的击穿,此可产生可靠性问题且阻止将一些类型的有源电路邻近于多个凸块106放置于半导体裸片104中。在一些方面中,通过增加引线框102上用于在着落位点136上接纳多个凸块106的可用表面积,减小流动穿过焊料-凸块界面126的电流密度,借此增加焊料-凸块界面126及半导体裸片104的寿命。
仍主要参考图1,在一些方面中,半导体封装100进一步包含模制化合物114以保护半导体封装100中的组件。模制化合物114提供对半导体封装100的结构支撑且覆盖引线框102、半导体裸片104、多个凸块106或其任何组合的至少一部分。在一些方面中,模制化合物114进一步填入半导体封装100的组件之间(例如,举例来说,多个凸块106之间)或引线框102的第一多个开口118中的间隙。在一些实例中,模制化合物114为环氧树脂、聚合物或其它绝缘材料。一般在半导体裸片104与引线框102已组装到一起之后添加模制化合物114。
如上文所描述,预模制化合物122定位于第二多个开口120中或以其它方式填充第二多个开口120。在一些实例中,预模制化合物122为环氧树脂、聚合物、陶瓷或其它绝缘材料。与模制化合物114相比较,在形成引线框102期间且在半导体裸片104及引线框102已组装到一起之前添加预模制化合物122(图3A到3F在下文更详细地论述引线框102的形成)。然而,在半导体裸片104及引线框102已组装到一起之后添加模制化合物114。而且,预模制化合物122主要针对于提供对引线框102的结构支撑,然而模制化合物114一般针对于提供对半导体封装100的结构支撑。
预模制化合物122通过提供结构支撑而改进引线框102的刚性,且改进引线框102的平坦度。预模制化合物122辅助局域刚性。当引线框特征(或引线指状件或引线)的某些部分变得太长且成为悬臂时,那么其趋于局部地弯曲。在一些实例中,具有预模制化合物122会将整个结构及其组件固持在一起。预模制化合物122还解决对抗整个引线框弯曲的刚性。由于引线框成为更大且更薄金属(以获得更佳设计规则),因此引线框的一个或两个端可弯曲,且在一些方面中,预模制化合物122帮助解决问题。预模制化合物122还帮助解决翘曲。翘曲可沿着垂直轴、水平横向x轴、水平y轴或此等各项的组合发生以形成碗形翘曲;因此,在一些实例中,预模制化合物122也解决翘曲。在一些实例中,通过具有经改进平坦度/刚性,引线框可通过制造机器的凹槽及狭槽被处置/传递,可被可靠地插入且在无损坏的情况下从载体被取下,且当连接裸片时,确保所有引脚在接触中且完全经附接。
主要参考图2A到2B,继续参考图1,呈现半导体封装100的一部分。图2A表示引线框102上的多个凸块106的立视图的示意性前视图,且图2B表示引线框102上的多个凸块106的示意性俯视图。引线框102包含第一侧128及相对第二侧130,其中多个凸块106连接到第一侧128。引线框102具有在第一侧128与第二侧130之间延伸的深度或高度H3。在一些实例中,H3取决于预期封装轮廓。在一个实例中,具有执行一个功能的单个硅裸片的离散半导体封装趋于具有大约0.38到0.64mm的引线框厚度,且具有多功能集成电路的封装在0.127mm到0.26mm的范围中,但所属领域的技术人员将了解,可关于不同应用使用各种厚度且仅存在一些实例。
在图2A中,多个凸块106经图解说明为具有锥形形状,如下文更详细地描述。然而,为了简单,在图2B中,示意性地展示多个凸块106,而不图解说明图2A中所展示的锥形细节。应注意,还使用所耦合的笔直凸块。
引线框102包含从第一侧128部分地延伸到引线框102中达到深度或高度H1的第一多个开口118,且包含从第二侧130部分地延伸到引线框102中达到深度或高度H2的第二多个开口120。预模制化合物122填充或基本上填充第二多个开口122以至少提供对引线框102的至少一些结构支撑或岛状物的隔离,如本文中别处所阐释。第一多个开口118及第二多个开口120两者在(例如)平行于z轴121的垂直(对于所展示的定向)方向上延伸到引线框102中。在一些实例中,第一多个开口118及第二多个开口120沿着垂直轴(例如,z轴121)对准。第二多个开口120比第一多个开口118宽。
在一些实例中,第一多个开口118及第二多个开口120经对准以交叉且将引线框102的部分完全地分成(举例来说)多个引线框引线116。在一些实例中,沿着z轴121、y轴123、x轴125或其组合发生引线框102的分开;空间形成于引线框102的部分之间。
然而,可存在若干例子,其中不期望引线框102的完全分开,使得第一多个开口118中的一些开口或第二多个开口120中的一些开口不完全地对准。同样地,可存在一些例子,其中需要第二多个开口120中的一者处于不与第一多个开口118中的一者完全对准的位置中,或反之亦然。在一些实例中,第一多个开口118及第二多个开口120经线性地布置。在其它实例中,第一多个开口118为非线性的或以其它方式具有弯曲或非线性图案,例如,参见图4。根据切割图案146形成第一多个开口118(例如,参见图3F)。开口118、120允许不同图案,如下文进一步阐释。
第一多个开口118具有横向宽度W1(切口的宽度),且在一些实例中,使用激光器、喷射器或如下文进一步描述的其它技术来形成。在一些实例中,第一多个开口118的宽度W1小于大致75微米。在一些实例中,第一多个开口118的宽度W1为大致50微米,且在另一实例中为25微米或更小。相比之下,应了解,其它技术(例如,仅使用蚀刻)可形成不小于125微米的宽度。如上文所描述,第一多个开口118从第一侧128部分地延伸到引线框102中。因此,第一多个开口118的宽度W1影响在引线框102的第一侧128上可用于与多个凸块106连接的表面积。通过使宽度W1小,实现具有用于凸块的更多表面积的技术优点。此外,在具有绝缘材料或预模制化合物的支撑的情况下,宽度W1可小于在不具有绝缘材料或预模制化合物的支撑的情况下所可能的宽度。在一些实例中,第一多个开口118中的每一者的宽度W1的大小不同。在一个实例中,第一多个开口118中的一者具有大致25微米的宽度,且第一多个开口118中的另一者具有大致35微米的宽度。
第二多个开口120具有大于W1的横向宽度W2。在一些实例中,第二多个开口120的宽度W2大于大致125微米。在一些实例中,第二多个开口120的宽度W2为200微米或更大。在一些方面中,预模制化合物122允许第二多个开口120的宽度W2大于在不具有由预模制化合物122提供的额外结构支撑的情况下将存在的其它可能。在一些实例中,第二多个开口120的宽度W2在大致50微米到5mm的范围中。第二多个开口120中的每一者的宽度W2的大小也可不同。在一些方面中,第二多个开口120中的每一者的宽度W2取决于印刷电路板(PCB)规格。在实例中,第二多个开口120中的每一者具有大致125微米的宽度,且第二多个开口120中的另一者具有大致200微米的宽度。在此实例中,第二多个开口120的宽度W2大于第一多个开口118的宽度W1。在一些方面中,使W2为大的同时使W1为小的是预模制解决的问题中的一者。否则难以实现所述组合;通过具有大W2,可将PCB上的引脚分开得很远以适应较低成本制造、高电压或路由灵活性。
第一多个开口118具有高度H1(或深度D1),且第二多个开口120具有高度H2(深度D2)。通常,第一多个开口118的高度H1及第二多个开口120的高度H2将共同等于引线框102的高度H3(深度D3,其为总厚度)。在一些实例中,第二多个开口120的高度H2为引线框102的高度H3的大致50%到90%。在一个实例中,引线框102的高度H3为大致200微米,第一多个开口118的高度H1为大致50微米,且第二多个开口120的高度H2为大致150微米。在一些实例中,第一多个开口118的高度H1为大致75微米或更少。预模制化合物122提供对第二多个开口120的支撑,且此允许第二多个开口120的高度H2大于将存在的其它可能,使得第一多个开口118的高度H1可较小。在一些方面中,具有较小H1允许更精细或更小W1。而且,当某人具有更精细W1时,某人可具有更高密度的凸块及互连件,因为可包含更多着落位点;预模制化合物122提供对薄悬伸悬臂部分134的所需支撑且允许某人使用激光器、喷射器、化学或本文中别处所提及的其它方式进行精细W1切割。
仍主要参考图1到2B,且尤其参考图2A,引线框102包含多个引线框引线116,其中引线框引线116具有完全主体部分132及从完全主体部分132横向延伸长度L1的悬臂部分134。相对于z方向121,完全主体部分132在引线框102的第一侧128与第二侧130之间延伸。悬臂部分134在引线框102的第一侧128上从完全主体部分132横向延伸,此形成在引线框102的第一侧128上用于接纳多个凸块106的着落位点的较大表面积。在一些实例中,悬臂部分134从完全主体部分132延伸的长度L1介于大致0mm与5mm之间或更大。预模制化合物122允许悬吊长度L1的大变化。
预模制化合物122至少部分地支撑悬臂部分134,此允许悬臂部分134从完全主体部分132延伸的长度L1大于在不存在预模制化合物122的情况下将以其它方式出现的长度。预模制化合物122对悬臂部分134的支撑为可增加第二多个开口120的宽度W2的原因中的一者。悬臂部分134为与第一多个开口118的高度H1大致相同的高度或深度。然而,应了解,在一些实例中,由于制造技术,因此悬臂部分134的最靠近于完全主体部分132的区段具有稍微大于第一多个开口118的高度H1的高度或厚度。悬臂部分134的厚度应足够大以支撑多个凸块106且在多个凸块106与多个着落引线116之间的功率转移期间阻止邻近悬臂部分的熔合。
多个引线框引线116包含在引线框102的第一侧128上在第一多个开口118的部件之间的着落区或条或着落位点136。在一些实例中,着落位点136在引线框引线116的悬臂部分134上方延伸,借此增加着落位点或区的表面积。着落区或着落位点136为可用于接纳及支撑多个凸块106的区。带136上的着落区为相应凸块106的第二端110(具有伴随焊料112)提供用以附接的位置;也就是说,着落区或着落位点为引线上的对应凸块的基底提供地方。
仍主要参考图1到2B,多个互连凸块106平行于在z方向121上的纵向轴124而在半导体裸片104与引线框102之间延伸。多个互连凸块106还可称为支柱或接线柱。在一些实例中,多个互连凸块106中的每一者沿着纵向轴124具有非线性形状。在一个实例中,多个互连凸块106的第一端108具有比第二端110的宽度或直径小的宽度或直径。同样地,在一个实例中,多个互连凸块106的第一端108具有比多个互连凸块106的第二端110的横向表面积小的横向表面积(垂直于纵向轴)。
在一些实例中,多个互连凸块106中的每一者从第二端110到第一端108渐缩,使得多个互连凸块106中的每一者的横向宽度从第二端110(引线侧)朝向第一端108(裸片侧)减小。在一些实例中,多个互连凸块106中的每一者的第二端110的端表面积(横向端)比第一端108的端表面积(横向端)的大小大1到3倍或更多倍。在一些实例中,第二端110的表面积为第一端108的表面积的大小的大致2倍。可基于半导体裸片104上的可用表面积及组件以及引线框102上用于互连凸块连接的可用表面积(例如,凸块着落位点区136)而修改第二端110的表面积与第一端108的表面积之间的比率。此外,由于由预模制化合物122(着落位点区136可在其上方延伸)对引线框102上的悬臂部分134提供的结构支撑,因此可进一步修改第二端110的表面积与第一端108的表面积之间的比率,因为着落位点区136可能够结构上支撑多个互连凸块106的第二端110的较大表面积。
在一些实例中,多个互连凸块106中的每一者沿着或平行于纵向轴124具有截锥或截头锥体形状,其中圆形横截面形状或其它曲线形状或某一其他形状横切(横向)于纵向轴124。在一些实例中,多个互连凸块106沿着纵向轴124具有非线性形状,其中卵形横截面形状横切于纵向轴124—尽管可使用其它几何形状,例如正方形、三角形、多边形、卵形(参见图4C)或其它形状。多个互连凸块106可沿着纵向轴124采取若干个非线性形状,但通常使得第二端110的表面积不同于第一端108的表面积。
在一些实例中,将多个凸块106塑形以允许多个凸块106的第二端110大于(关于横向端表面积)多个凸块106的第一端108会允许第一端108足够小以装配于半导体裸片104上的着落位点上,同时允许第二端110利用多个引线框引线116上可用的较大表面积。在一个实例中,通过减小引线框引线116之间的间距(例如,第一多个开口118的宽度W1)而进一步增加着落区136以允许多个凸块106的甚至更大第二端110连接到引线框引线116。此为技术优点。此外,增加多个引线引线116上的可用表面积可不仅允许多个凸块106的第二端110更大,而且可增加可连接到引线框102的多个凸块106的数目。所有这些方面个别地或共同地帮助减少在多个凸块106的第二端110与引线框102之间流动的电流及功率密度且降低热低效。同样地,增加多个凸块106的第二端110的大小会增加电流交换的效率,此可引起焊料-凸块界面126处的热输出的减少。
主要参考图3A到3F,呈现示意性横截面图,其展示根据一些实例的用于形成引线框(例如,图1的引线框102)的过程步骤。参考图3A,由金属薄片或膜138形成引线框102(其具有第一侧128、相对第二侧130及其之间的深度或高度H3)。在一些方面中,引线框102在这些形成步骤期间维持其高度H3;因此,第一侧128、第二侧130及其之间的高度H3也适用于金属薄片、金属膜或金属条138,且将用于表示金属条138的对应侧及高度。在一些实例中,由铜或铜合金形成金属条138。可采用其它适合金属或材料。将光致抗蚀剂140沉积在金属条138的第二侧130上。
参考图3B到3C,根据光致抗蚀剂图案142将掩模(未明确地展示)放置于光致抗蚀剂140上。将光致抗蚀剂140曝露于光以根据光致抗蚀剂图案142在光致抗蚀剂140中形成多个开口144。根据光致抗蚀剂图案142,将化学蚀刻施加到金属条138的第二侧130达到深度D2(图3C)。所述化学蚀刻形成具有从第二侧130的深度或高度D2/H2的第二多个沟道120或开口。
深度D2比引线框102的总体高度H3浅。在一些实例中,将蚀刻施加到金属条138的第二侧130直到移除引线框102(或金属条138)的高度H3的50%到90%为止。在一些实例中,将蚀刻施加到金属条138的第二侧130直到移除引线框102(或金属条138)的高度H3的80%为止。蚀刻步骤应留下足够的金属条138,使得第一多个开口118的高度H1(图2A)足够厚以至少在预模制化合物122(图3C)处于适当位置中的情况下支撑多个凸块106(图1中所展示)且在(举例来说)多个凸块106与引线框102之间的功率及电流转移期间阻止邻近引线框引线116(图2A)之间的熔合。
第二多个开口120中的每一者具有横向宽度W2(图3C)。在一些实例中,第二多个开口120中的一些开口具有不同于多个开口120中的其它开口的宽度。在一个实例中,第二多个开口120中的一者的宽度W2为200微米或更大,且第二多个开口120中的另一者的宽度W2为大致150微米。第二多个开口120中的每一者的宽度W2可基于印刷电路板(PCB)规格。在一些方面中,若干个因素中的任一者可影响宽度W2:PCB、操作电压、所需要的精度水平(来自紧挨着其的引脚的噪声)、PCB路由灵活性或PCB制造成本。
主要参考图3D,移除光致抗蚀剂140。在一些实例中,在形成过程中稍后移除光致抗蚀剂140。在一些实例中,在将预模制化合物122插入到多个第二通道120中之前或之后移除光致抗蚀剂140(图3C)。
主要参考图3E,将预模制化合物122定位于第二多个开口120中以部分地或基本上填充第二多个开口120。在一些实例中,预模制化合物122为绝缘材料。
主要参考图3F,根据切割图案146将金属条138的第一侧128切割到深度D1。在一些方面中,切割的深度D1延伸越过金属条138的部分且延伸到预模制化合物122中以确保金属条138的完全分开。切割形成具有深度D1或高度H1的第一多个开口118。深度D1/H1比引线框102的总体高度H3浅。深度D1足以连接第一多个开口118与第二多个开口120;此提供共同空间且提供隔离以形成多个引线116。
也就是说,第一多个开口118在垂直(对于所展示的定向)方向上与第二多个开口120结合以将引线框102分成多个引线框引线116。第一多个开口118中的至少一些开口经过切使得切割稍微延伸到预模制化合物122(其在第二多个开口120中)中,使得切割的深度稍微长于第一多个开口118的高度H1;例如,切割深度从金属条138的第一侧128稍微延伸到预模制化合物122中。在此方面中,切割刚好充足地延伸到预模制化合物122中以确保金属条138完全分成多个引线框引线116。在一些实例中,过切可高达15微米或有时H2的20%以便实现完全分开。在一些方面中,第一多个开口118中的至少一些开口以流体方式连接到第二多个开口120中的至少一些开口。
在一些实例中,金属条138经切割使得第一多个开口118具有小于75微米且在其它实例中小于50微米的横向宽度W1。在一些实例中,金属条138经切割使得第一多个开口118具有大致25微米或更少的横向宽度W1。在一些实例中,激光器、精密水刀、电放电机械加工或等离子体切割机、机械切割机或别处所描述的那些手段中的任一者用于切割金属条138以在其中形成第一多个开口118。可使用能够形成至少小于50微米宽的开口的其它适合装置。尽管这些装置可能够形成较宽开口,但在一些方面中,这些切割装置能够根据切割图案146及所要深度(例如,深度D1)形成精确、非线性或弯曲开口。在一些实例中,切割图案146及第一多个开口118至少在水平方向中的一者(例如,x轴或y轴(图1到2B中所展示),如果并非两者)上具有经定制图案或形状。此提供优点,因为图案可允许引线框102上的更大凸块。
第一多个开口118之间的横向宽度W1及第一多个开口118的高度H1足以在操作期间阻止邻近悬臂部分134之间的熔合。因此控制第二切割(例如,化学蚀刻)施加到金属条138的第二侧130的深度D2。
在一个实例中,在蚀刻金属条138以形成第二多个开口120的步骤之后执行切割金属条138以形成第一多个开口118的步骤。在一些实例中,对准或协调切割图案146及光致抗蚀剂图案142。在一些实例中,在切割步骤之后移除光致抗蚀剂图案142。在一些实例中,金属条138的第一侧128的切割与其中已从金属条138的第二侧130蚀刻高度H1的至少50%的位置对准。在一些实例中,在形成第二多个开口120的切割之后且在至少部分地填充第二多个开口120之后进行形成第一多个开口118的切割。
在一些实例中,光致抗蚀剂图案142为基本上线性的,使得第二多个开口120为基本上线性的。在一些实例中,切割图案146也为基本上线性的,使得第一多个开口118为基本上线性的(例如,参见图2B)。在其它实例中,切割图案146为非线性的,即,曲线的,使得第一多个开口118为基本上(例如,大多数)非线性的或弯曲的。非线性切割图案可包含以若干角度连接的笔直引线部分(例如,参见图5)。
主要参考图4A到4D,呈现包含引线框202及从其延伸的多个互连凸块206的半导体封装200的一部分。图4A表示半导体封装200的示意性透视图。图4B表示半导体封装200的立视图的示意性前视图。图4C表示在未展示裸片的情况下半导体封装200的示意性俯视图。图4D表示半导体封装200的另一示意性俯视图,其不具有裸片且具有经由隐藏线展示的半导体封装200的方面。
引线框202具有第一侧228及相对第二侧230。多个互连凸块206从引线框202的第一侧228朝向裸片(参见图1中的104)延伸。第一多个开口218从第一侧228延伸到引线框202中,且第二多个开口220从第二侧230延伸到引线框202中。预模制化合物222定位于第二多个开口220中且完全地或部分地填充第二多个开口220。第一多个开口218及第二多个开口220经连接使得引线框202沿着垂直(对于所展示的定向)轴(例如,z轴237)完全分开。在一些方面中,第一多个开口218及第二多个开口220经连接使得引线框202沿着垂直轴及水平轴(例如,z轴237及y轴239)完全分开以形成多个引线216。在一些实例中,第一多个开口218及第二多个开口220被称为流体连通且形成共同经连接空间。
引线框202与图1到2B的引线框102的不同之处在于:第一多个开口218为非线性的且具有弯曲、正弦曲线、定制或其它非线性图案。相比之下,图1到2B中所图解说明的第一多个开口118中的每一者沿着水平(对于所展示的定向)轴(例如,y轴)为笔直的或线性的。第一多个开口218仍与第二多个开口220对准(在第二多个开口220的顶部上),使得引线框202至少沿着z轴237经完全分段或分离以形成隔离。引线框202分成多个引线框引线216。使用上文关于图3A到3E所描述的技术形成第一多个开口218及第二多个开口220。上文所描述的精密切割设备不仅形成更小且更精确切割(与蚀刻技术相比较),而且在一些实例中,所述切割设备以定制非线性几何形状形成第一多个开口218。此允许在从一端观看时(例如,参见图4B)看起来重叠的着落位点(在经装设时为凸块206);在沿着一或多个引线从一端观看时(端视图),此可称为相互交错、相互啮合或明显凸块重叠。至少出于预模制化合物222提供对引线框202的结构或机械支撑(即,提供预模制化合物支撑)的原因,预模制化合物222进一步促进以定制非线性几何形状形成第一多个开口218。
如图4B中清晰地展示,多个互连凸块206与图1到2B的多个互连凸块106的不同之处在于:多个互连凸块206中的一些互连凸块沿着一或多个水平方向(例如,x轴241、y轴239或其组合)与多个互连凸块206中的其它互连凸块重叠245(也就是说,从包含图4B的某些视图来看,看起来重叠)。在一些实例中,多个互连凸块206经定大小且或经塑形以利用在引线框202的第一侧228上的经增加且有时独特表面积或凸块着落位点236。在一些实例中,多个互连凸块206中的一些互连凸块大于多个互连凸块206中的其它互连凸块。在一些实例中,基于多个凸块206连接到半导体裸片中的什么装置以及半导体裸片(104,图1)上的可用表面积而定制多个互连凸块206中的每一者的大小。类似于图1到2B中所图解说明的多个凸块106,多个凸块206在图4A到4B中经图解说明为具有锥形形状,然而,为了简单,在图4C到4D中示意性地图解说明不具有图4A到4B中所展示的锥形细节的多个凸块206。
主要参考图4D,经由隐藏线展示第二多个开口220;然而,直接在第一多个开口218下面的预模制化合物222的一部分为可见的。第一多个开口218相对于z方向237与第二多个开口220的至少一部分对准或在第二多个开口220的至少一部分上方。换句话说,第一多个开口218保持在第二多个开口220的边界内,如由区别开口220的隐藏线所图解说明。作为一个特定实例,第一多个开口218中的第一开口219位于第二多个开口220中的第二开口225的第一壁221与第二壁223之间。
主要参考图5,呈现半导体封装300的一部分的示意性俯视图。半导体封装300类似于图4A到4D中所图解说明的半导体封装200,惟切割图案346的形状除外。半导体封装300包含至少经由来自第一侧328的第一多个开口318及来自第二相对侧的第二多个开口(与开口220相似)分段成多个引线框引线316的引线框302。第一多个开口318从引线框302的第一侧328朝向第二侧延伸。第二多个开口未展示,但将以与图4A到4D中的第二多个开口220相似的方式来布置。预模制化合物322定位于第二多个开口中,且在第一多个开口318正下方的预模制化合物322的部分在图中为可见的。
根据切割图案346来布置第一多个开口318。切割图案346及因此第一多个开口318全部为非线性的,例如,在若干个地方具有沿x及y方向两者的轨迹。在一些实例中,第一多个开口318及切割图案346包含若干个笔直节段348,所述若干个笔直节段348连接在一起以在每一节段处形成一角度(举例来说,角度θ)。在一些实例中,第一多个开口318及切割图案346为大体在y轴的方向上延伸的经修改锯齿形图案。虽然图5的切割图案346由若干个笔直节段348形成,但在一些实例中,切割图案346还包含具有修圆外形的弯曲节段。
多个互连凸块306从引线框302朝向裸片(在图1中的104)延伸。在一些实例中,多个互连凸块306中的一或多者从多个引线框引线316中的每一者延伸。为了简单起见,多个互连凸块306经图解说明为具有包含平坦顶部表面的简单椭圆形形状。然而,应了解,在一些实例中,类似于上文分别关于图1到2B或图4A到4D所揭示的多个互连凸块106及206,多个互连凸块306为锥形的或其它形状。所述互连凸块耦合裸片与引线框。
主要参考图6,呈现说明性半导体封装400的一部分的示意性俯视图。半导体封装400类似于图5中所图解说明的半导体封装300,惟切割图案446的方面除外。半导体封装400包含至少经由来自第一侧428的第一多个开口418及来自第二侧的下伏第二多个开口分段成多个引线框引线416的引线框402。多个互连凸块406中的一或多者从多个引线框引线416中的每一者上的着落位点延伸。再次,为了简单,多个互连凸块406经图解说明为具有包含平坦顶部表面的简单椭圆形形状。然而,应了解,在一些实例中,类似于上文分别关于图1到2B或图4A到4D所揭示的多个互连凸块106及206,多个互连凸块406为锥形的或其它形状的。第一多个开口418从引线框402的第一侧428延伸。第二多个开口未经展示,但将以与图4A到4D中的第二多个开口220类似的方式来布置。预模制化合物422定位于第二多个开口中,且直接在第一多个开口418下方的预模制化合物422的部分在图中为可见的。
根据切割图案446来布置第一多个开口418。切割图案446及因此第一多个开口418沿着水平方向中的至少一者(例如,y轴)为非线性的。在一些实例中,第一多个开口418及切割图案446包含若干个笔直节段448,若干个笔直节段448连接在一起以形成一角度(举例来说,角度θ)。在一些方面中,第一多个开口418及切割图案446为沿着水平方向(例如y轴)延伸的经修改锯齿形图案。
第一多个开口418及切割图案446包含空间或间隙450。空间450将多个引线框引线417中的一者分成第一部分452及第二部分454。所述引线包含用于接纳多个凸块的凸块着落位点。空间450延伸穿过(z方向)引线框402,使得实现第一部分452与第二部分454之间的完全分离。空间450在垂直方向(z轴)及水平方向(x-y平面)两者上与第一部分452及第二部分454完全分离。空间450(举例来说)沿着x轴具有横向宽度W4,且(举例来说)沿着y轴具有纵向长度L4。在一些实例中,宽度W4介于大致25微米与300微米之间且长度L4介于大致25微米与300微米之间。在一些实例中,使用与上文关于图3A到3E所描述的切割设备类似的切割设备形成空间450。在一些实例中,空间450用于电分离(隔离)引线框的两个部分;以此方式,某人可获得更多引脚或I/O(输入/输出)功能性。尽管存在间隙450,预模制化合物422允许支撑引线。
主要参考图7,呈现说明性半导体封装500的一部分的示意性俯视图。半导体封装500类似于图5中所图解说明的半导体封装300及图6中所图解说明的半导体封装400。半导体封装500图解说明切割图案546、第一多个开口518及多个互连凸块506可如何定制成若干个形状的另一方面。半导体封装500包含至少经由第一多个开口518及下伏第二多个开口(与开口220相似)分段成多个引线框引线516的引线框502。第二多个开口未经展示,但将以与图4A到4D中的第二多个开口220相似的方式来布置。应了解,第一多个开口518连接到第二多个开口,如上文所描述的实例中所描述。预模制化合物522定位于第二多个开口中,且直接在第一多个开口518下方的预模制化合物522的部分在图中为可见的。
第一多个开口518及切割图案546包含空间或间隙550。在一个实例中,空间550将多个引线框引线517中的一者分成第一部分552及第二部分554。空间550延伸穿过(z方向)引线框502,使得实现第一部分552与第二部分554之间的完全分离。空间550类似于关于图6所描述的空间450。可基于PCB及半导体裸片配置而定制第一多个开口518及多个凸块506的大小、形状、位置等。展示具有变化宽度及形状的各种凸块506。为了简单,多个互连凸块506经图解说明为具有平坦顶部表面。然而,应了解,在一些实例中,类似于上文分别关于图1到2B或图4A到4D所揭示的多个互连凸块106及206,多个互连凸块506为锥形的或其它形状的。
主要参考图8,呈现说明性半导体封装600的一部分的示意性俯视图。半导体封装600至少类似于图6中所图解说明的半导体封装400,惟半导体封装600包含在引线框602中的岛状物656除外。使用术语“岛状物”,因为岛状物656与引线框602的其它引线616且与端隔离且完全由如下文所描述的预模制化合物622支撑。
半导体封装600包含至少经由形成于引线框602中的第一多个开口618及来自第二侧的第二多个开口(与220相似)分段成多个引线框引线616的引线框602。多个互连凸块606中的一或多者从多个引线框引线616中的每一者上的着落位点朝向裸片(参见104,图1)延伸。为了简单,多个互连凸块606经图解说明为具有包含平坦顶部表面的简单椭圆形形状;然而,应了解,在一些实例中,类似于上文分别关于图1到2B或图4A到4D所揭示的多个互连凸块106及206,多个互连凸块606为锥形的或其它形状的。
第一多个开口618从引线框602的第一侧628延伸到引线框602中。第二多个开口未经展示,但将以与图4A到4D中的第二多个开口220相似的方式来布置。预模制化合物622定位于第二多个开口中且直接在第一多个开口618下方的预模制化合物622的部分在图中为可见的。
根据切割图案646来布置第一多个开口618。切割图案646及因此第一多个开口618沿着第一方向的至少一者(例如,y轴)全部为非线性的。展示形成锯齿形图案(形成用于互连凸块606的经放大着落位点)的第一多个开口618。第一多个开口618及切割图案646包含若干个空间或间隙650。空间650将多个引线框引线617中的一者分成第一部分652、第二部分654及岛状物656中的一或多者,使得岛状物656位于第一部分652与第二部分654之间。
岛状物656与多个引线框引线616(包含引线框线617的第一部分652及第二部分654)隔离。岛状物656由预模制化合物622支撑。预模制化合物622促进岛状物656的形成,因为岛状物656与引线框602的其它金属部分(例如,多个引线框引线616)隔离。在一些实例中,多个互连凸块606中的一或多者定位于岛状物656上。在一些方面中,其它组件(举例来说,电容器)连接到岛状物656。在一些实例中,岛状物656在半导体封装600的最终组装之后为不可接达或不可观察到的,此可致使隐藏连接到岛状物656的组件。若干个组件中的任一者可定位于岛状物656上,例如,电容器、电感器或电流传感器。在一些方面中,通过不暴露所有这些连接,向用户隐藏(或保护)大量复杂性,且通过不暴露所有这些连接,不浪费PCB上的空间。
在一些实例中,空间650延伸引线框602的整个垂直长度(例如,延伸到页面中的z轴),使得实现第一部分652与第二部分654之间的完全分离。空间650及相关联邻近第一多个开口618在x-y平面及z方向两者上将第一部分652、第二部分654及岛状物656完全分离。
主要参考图9A到9B,呈现说明性半导体封装700的一部分。图9A是半导体封装700的示意性俯视图,且图9B是半导体封装700的立视图的示意性前视图。已出于说明性目的而留下包覆模制化合物。半导体封装700包含引线框702、半导体裸片704及将半导体裸片704电连接到引线框702的多个凸块706。多个凸块706经展示为具有均匀直径,但应了解,多个凸块706在一些实例中为锥形的或形似图1到2B中的多个凸块106或图4A到4D中的多个凸块206,使得多个凸块706具有连接到引线框702的较大直径及连接到裸片704的较小直径。
引线框702包含用于在表面(例如,着落位点)上接纳多个凸块706的一个端的多个引线框引线716。多个引线框引线716彼此物理地分开且使用第一多个开口718及第二多个开口720分开。预模制化合物722定位于第二多个开口720中或以其它方式基本上填充第二多个开口720。多个引线框引线716包含完全主体部分732及从完全主体部分732横向延伸的悬臂部分734。
引线框702进一步包含由预模制化合物722支撑的多个岛状物756。多个岛状物756经由第一多个开口718与邻近引线框引线716分开或彼此分开。多个岛状物756与多个引线框引线716之间的一个差异为:多个岛状物756完全由预模制化合物722支撑,因为多个岛状物756不像多个引线框引线716一样包含用以提供至少一些支撑的完全主体部分。
在一些实例中,多个岛状物756包含定位于其上的组件,例如电容器760。在一个实例中,电容器760在邻近岛状物756之间延伸或形成跨越邻近岛状物756的桥。在另一实例中,其它组件定位于多个岛状物756上,例如,电容器、电感器或电流传感器。在一些实例中,在组装半导体封装700之后隐藏多个岛状物756。在一些实例中,也在组装半导体封装700之后隐藏定位于多个岛状物756上的组件,例如电容器760。
在一些方面中,预模制化合物促进多芯片模块(MCM)。在具有MCM的情况下,为增加装置功能性,将多个裸片(相同或不同种类)紧挨着彼此放置于同一引线框上。在此情形中,两个裸片之间的内部连接中的一些内部连接不需要被暴露且可在岛状物上,而一些内部连接经提供以用于PCB连接。此外,在一些方面中,形成空腔以容纳额外组件,例如,电容器、电感器、电流传感器、温度传感器或其它组件。
在一些实例中,使用上文参考图3A到3E所描述的技术形成引线框702。由于引线框702在一些实例中包含多个岛状物756,因此在形成第二多个开口720之后且继用预模制化合物722填充第二多个开口720之后发生第一多个开口718(至少关于用于形成多个岛状物756的第一多个开口718)的切割。多个岛状物756不像多个引线框引线716一样具有用以提供支撑的完全主体部分,且因此在可形成多个岛状物756之前需要预模制化合物722在支撑多个岛状物756的适当位置中。
主要参考图10,呈现半导体封装800的一部分的示意性俯视图。半导体封装800包含引线框802及从其延伸的多个互连凸块806。半导体封装800图解说明在一些实例中通过使用非线性切割图案846形成非线性第一多个开口818会如何增加引线框802的第一侧828上的凸块着落位点区836。在此情景中可增加多个互连凸块806的横向横截面表面积A1(外环)。在不具有曲线部分的情况下,横截面将限于A2。为了参考,表面积A2叠加于多个凸块806的表面积A1上方以展示表面积大小的变化已使第一多个开口818为线性的,例如图2A到2B中所展示。A1对比A2展示非线性切割的益处。因此,通过将第一多个开口818修改为非线性的或以其它方式具有弯曲,多个凸块806的表面积A1可从表面积A1增加到表面积A2而不增加引线框的总体大小。在一些实例中,表面积A2为表面积A1的两倍。
第二多个开口未经展示,但将以与图4A到4D中的第二多个开口220类似的方式来布置。预模制化合物822定位于第二多个开口中,且直接在第一多个开口818下方的预模制化合物822的部分在图中为不可见的。如上文所描述,通过增加引线框802上的着落位点区836使得可增加连接到着落位点836的表面积(举例来说,表面积A1),减少在多个互连凸块806与引线框802之间传送的电流及功率密度,此改进半导体封装800的寿命及性能。此外,预模制化合物822可通过以如上文参考图1到2B所描述的类似方式提供对引线框802的结构支撑且因此允许第一侧上的较窄切割而进一步促进引线框802的第一侧828上的较大着落位点区836。
主要参考图11,呈现说明性半导体封装900的一部分的示意性俯视图。半导体封装900类似于图5中所图解说明的半导体封装300及图6中所图解说明的半导体封装400。半导体封装900包含至少经由第一多个开口918及下伏第二多个开口(与开口220相似)分段成多个引线框引线916的引线框902。第二多个开口未经展示,但将以与图4A到4D中的第二多个开口220相似的方式来布置。应了解,第一多个开口918将与第二多个开口连接或交叉或流体连通(如上文所描述的实例中所描述)以形成多个引线916。
可基于PCB及半导体裸片配置而定制第一多个开口918及切割图案946及多个凸块906的大小、形状、位置等。在多个第二开口中涂覆预模制化合物922以如所期望而提供对多个引线916的支撑且形成岛状物(参见656,图8)。
多个电力凸块907及多个信号凸块909耦合到第一侧928且在第一侧928(其中焊料也在所述端上;参见图1中的112)与裸片上的位点(未明确地展示,但与图1中的104相似)之间延伸。虽然凸块907、909的大小可在群组当中变化,但为了阐释可如何增加凸块的密度,假定多个电力凸块907中的每一者具有宽度W3,宽度W3在此情形中为直径,因为凸块907在第一端处具有圆形横截面。可使用任何形状,如上文所描述,且在这点上,在两者上在左边(对于所展示的定向)展示正方形横截面。在其它实例中,取决于凸块的功能性而以各种宽度使用其它大小的凸块。
同样地,可假定多个信号凸块909具有宽度W4(其在此实例中为直径)。由于其未携载电力,因此信号凸块909的横向宽度(例如,直径)小于电力凸块907,即,W3>W4。此外,由于第一开口918为非线性的,例如,弯曲、曲线、图案化、正弦曲线或其它形状,因此图案允许电力凸块907与信号凸块909的相互啮合;此意味如果某人要沿着第一侧928的表面沿着例如中间引线916的引线观看,那么电力凸块907及信号凸块909将看起来重叠(同样参见图4B中的表观重叠245)。
在一个实例中,多个电力凸块907中的至少一者位于多个引线916中的第一引线917上,第一引线917邻近于多个引线916中的第二引线919。多个信号凸块909中的至少一者位于第二引线919上。第一引线917上的多个电力凸块907中的至少一者的中心921与多个信号凸块909中的至少一者的中心923正交地分开距离D。将凸块正交地分开的距离意味电力凸块907的纵向轴927(大体沿着引线)与信号凸块909的纵向轴929之间的距离。电力凸块907的宽度的二分之一与信号凸块909的宽度的二分之一经组合而大于将中心分开的距离D,即,((1/2*W3)+(1/2*W4))>D。但是,其等的拟合是因为第一开口918经图案化以绕着电力凸块907行进且接着在925处向内移动(如所展示,朝向中心)以绕着信号凸块909行进,之后向外绕着下一电力凸块行进。
主要参考图12,呈现包含用于制作包含预模制化合物的半导体封装的方法的另一实例。所述方法包含形成上文所呈现的类型的引线框且接着完成封装。因此,在步骤1000中,形成与上文的实例一致的引线框(例如,102,图1到3;202,图4;302,图5;402,图6;502,图7;602,图8;702,图9;802,图10;902,图11)。所述引线框具有在第二多个开口中用于至少部分地支撑引线框的引线的预模制化合物(122、222、322、422、522、622、722、822、922)。另外,在一些实例中,引线框具有重叠凸块着落位点;也就是说,当从一端观看时(端视图),凸块着落位点或凸块在经施加时看起来重叠(参见图4B中的245)。在步骤1002处,将多个凸块耦合于半导体裸片(104,图1)与引线框上的多个引线(例如,116,图1)上的凸块着落位点(例如,136,图1)之间。将理解,此包含焊料112(图1)。所述方法还包含在步骤1004处涂覆模制化合物(例如,114,图1)以覆盖引线框及凸块的至少一部分。
在一个实例中,实现将半导体裸片互连到引线框同时增加引线框上的连接界面且减少裸片上的互连区的期望。借助多个凸块进行互连,所述多个凸块在互连于引线框上的侧上具有宽横向基底且在裸片上的互连点处具有较小横向端基底。虽然其可采取任一数目个不同横截面(横向横截面)(圆形、卵形、正方形、三角形、多边形及类似者),但总体纵向外形为锥形的以从较大基底变为较窄基底。为了容纳引线框侧上的较大基底,通过允许凸块着落位点重叠而使凸块着落位点更大,如从一端上看出来(端视图;图4B中的245)。如果某人从沿着引线框的顶部表面(眼睛邻近于表面)的参考点看其,那么凸块将看起来互相啮合或重叠(参见图4B中的245)。然而,当从顶部观看时,某人看到将引线框分成不同引线的顶部开口形成一图案,所述图案在引线框的x-y平面上迂回前进,使得每一凸块的基底实际上彼此分开但看起来从边缘重叠(端视图)。
可针对将引线塑形(例如锯齿形、正弦曲线、正交或成角度转弯)的第一开口形成许多不同图案。为了制成所述图案,在一个实例中做两件事情。形成为引线框厚度的原本厚度的大约50%到90%的底部开口或通道或空间,且接着,在所述底部开口或通道或空间的顶部上(从顶部表面),以一图案进行精确切割。借助精密设备(例如激光器或水刀或精密机械切割)进行精确切割。可以经编程图案进行精确切割,如所属领域的技术人员将理解。从顶部的此精确切割允许图案容纳多个凸块的较大基底。在一个实例中,图案最初直行(平行于引线)一距离且接着开始非线性图案。由于在顶部表面上在形成于底部表面上的较宽开口上方进行精确切割,因此形成且隔离引线。
在一个方面中,可通过将支撑化合物或预模制化合物放到第二开口中而形成用于引线上的第一开口或岛状物的甚至更窄切割。所述预模制化合物至少部分地支撑多个引线。以所述方式,引线的厚度不需要承载所有结构强度且因此宽度可更小且第二开口也可更深。
应从前文明白本文中所使用的术语的含义,但另外,提供以下放大。还称为支柱或接线柱的“凸块”为裸片与引线框之间的互连类型。实例凸块在上文呈现为106、206、506、606、907及909。引线上的“凸块着落位点”或“着落位点”为在引线的表面上经定大小以接纳对应凸块的端或基底以在引线的表面上形成连接的部分。在引线中的至少一些引线上展示凸块着落位点136的实例,例如,着落位点136。凸块106、206、506、606、907及909的所有俯视图位于引线框上的凸块着落位点上。在一个实例中,凸块着落位点为引线上打算接纳凸块以形成互连的位置。“化学蚀刻”为使用蚀刻化学物质来移除选定未受保护位置中的金属的全部或一部分的方式。“曲线”意味至少部分地形成有弯曲边界或线。曲线的实例为图9中所展示的弯曲图案。“切割图案”意味切割装置描绘出切割的图案;在一个例子中,切割图案保存于存储器中。
“第一多个开口”在本文中是指由精密切割装置从金属条的第一表面且至少部分地在第二多个开口上方制成以形成穿过金属条的经组合开口的开口。两个部分之间的“流体连通”意味其之间的开口允许流体(例如,空气)在其之间流动。如果底部(对于所展示的定向)上的空间与顶部上的空间交叉使得所述两个空间流体连通,那么其意味两个空间形成包含顶部空间及底部空间两者的一个空间。“引线框”为提供与经封装芯片或半导体装置的外部电连接的金属框架。来自上文的实例包含101、202、302、402、502、602及902。引线框的“引线”为纵长部件,至少在一些实例中,凸块附接于所述纵长部件上。来自上文的实例包含116、216、316、416、516、517及916。“金属条”意味形成引线框的合金(例如,铜合金)或金属。来自上文的实例为金属条138。
“模制化合物”为作为半导体封装的一部分的环氧树脂。环氧树脂有时填充有某一种类的二氧化硅填料以减少热膨胀系数以更好地匹配引线框以及少量其它添加剂的热膨胀系数。来自上文的实例为模制化合物114。关于引线框的金属条中的开口从俯视图或平面图来看为“非线性的”意味:当某人从表面上面观看金属条(例如,如在图4C中)时,某人看到开口为基本上曲线的或含有总体非线性节段;来自图4C中的俯视图的所有开口为实例。“非线性部分”是指除线性以外(例如,曲线)的部分。
“光致抗蚀剂图案”为用于激活光致抗蚀剂层的部分的图案或图像。“半导体裸片”为具有功能电路或装置的半导体芯片。来自上文的实例为图1中的裸片104。“半导体封装”为在与引线框互连之后且至少部分地覆盖有模制化合物的半导体裸片。来自上文的实例为半导体封装100。“开口”意味其中已移除或未形成材料的空隙或位置。
关于表达“多个第一凸块中的每一者在半导体封装的给定横截面平面上包含比第二多个凸块中的每一者的横向横截面面积大的横向横截面面积”,从图4B明白实例。当半导体封装的给定横截面平面207与多个第一凸块中的第一凸块209及多个第二凸块中的第二凸块211中的一者交叉时,以虚线展示半导体封装的给定横截面平面207的实例。明显的,第一凸块209用于沿着平面207的横向切割的横截面面积将大于第二凸块211用于沿着平面207的横向切割的横截面面积。当在横截面中进行切割(例如纵向物体上的横向切割)时,横截面面积是指合成形状的面积;因此,圆柱体的横向横截面区将为圆。在一个实例中,较大第一凸块209为电力凸块且较小第二凸块211为信号凸块。
关于表达“第一多个凸块中的至少一者重叠”(如从边缘或端视图观看),意味当某人沿着引线从一端看去(如图4B的视图)时,某人将看到看起来重叠的凸块(图4B中的245)。如果某人从所述角度(沿着引线且沿着金属条的表面)照亮凸块以形成投射剪影,那么至少两个邻近凸块(209、211)将在剪影中表现为部分地合并。
关于表达“将金属条的第一侧切割到深度D1…以形成在第一侧上延伸的第一多个开口,其中金属条的深度D1小于高度H3”意味:在一个实例中,用以制成在金属条的第一侧上开始且朝向第二侧移动的第一开口的切割的深度为距离D1但并非从头到尾穿过金属条,所述金属条具有H3的厚度或宽度或高度。H3位于第一表面与第二表面之间。从第一侧的切割达到D1的深度以制成第一开口。第二开口是从第二侧起,且第二开口涉及在第二侧与D2的深度之间在第一侧的方向上移除了或未形成材料。如果如所预期D1+D2=H3,那么已形成穿过金属条的完整开口或空间。
修改在所描述布置中为可能的,且其它布置在权利要求书的范围内为可能的。

Claims (26)

1.一种形成半导体封装的方法,所述方法包括:
形成用于所述半导体封装的引线框,其中形成所述引线框包括:
提供具有第一侧及第二侧的金属条,其中所述第二侧与所述第一侧相对,
根据切割图案将所述金属条的所述第一侧切割到深度D1以形成多个第一沟道,其中所述深度D1小于所述金属条的高度H,
根据光致抗蚀剂图案将所述金属条的所述第二侧蚀刻到深度D2以形成第二多个沟道,其中所述深度D2比所述金属条的高度H浅,所述高度H介于所述金属条的所述第一侧与所述第二侧之间,
将预模制化合物插入到所述第二多个沟道中,
其中所述第一多个沟道一直或至少部分地延伸到所述第二多个沟道中的所述预模制化合物中以在所述引线框上形成多个引线,且
其中所述第一多个沟道中的至少一些沟道与所述第二多个沟道中的至少一些沟道流体连通;
将多个凸块耦合于半导体裸片与所述引线框的所述多个引线上的多个凸块着落位点之间,其中在沿着所述多个引线中的至少一者从一端观看时,所述多个凸块中的至少一些凸块看起来重叠;及
用模制化合物覆盖所述半导体裸片的至少一部分及所述引线框的至少一部分以形成所述半导体封装。
2.根据权利要求1所述的方法,其中所述金属条的所述第一侧的所述切割包含使用激光器、精密水刀或等离子体切割机。
3.根据权利要求1所述的方法,其中将预模制化合物插入到所述第二多个沟道中包括用所述预模制化合物基本上填充所述第二多个沟道。
4.根据权利要求1所述的方法,其中所述切割图案至少部分地与所述光致抗蚀剂图案对准,且其中所述金属条的所述第一侧的所述切割与已从所述金属条的所述第二侧蚀刻所述高度H的至少50%的位置对准。
5.根据权利要求1所述的方法,其中所述从所述第二侧进行蚀刻继续直到移除所述金属条的所述高度H的50%到80%为止。
6.根据权利要求1所述的方法,其中所述金属条的所述第一侧的所述切割包含形成具有小于50微米的横向宽度W1的切口。
7.根据权利要求1所述的方法,其中所述预模制化合物包括环氧树脂。
8.根据权利要求1所述的方法,其进一步包括切割所述金属条以在第一方向及第二方向上分离所述金属条的部分以形成一或多个岛状物。
9.根据权利要求1所述的方法,其中所述切割图案为非线性的。
10.根据权利要求9所述的方法,其中所述光致抗蚀剂图案为基本上线性的。
11.一种形成半导体封装的方法,所述方法包括:
形成用于所述半导体封装的引线框,其中形成所述引线框包括:
提供具有第一侧及第二侧的金属条,其中所述第二侧与所述第一侧相对,且其中所述金属条具有介于所述第一侧与所述第二侧之间的高度H,
根据切割图案将所述金属条的所述第一侧切割到深度D1以形成第一多个开口,其中D1小于所述高度H,
在所述金属条的所述第二侧上施加光致抗蚀剂,
根据光致抗蚀剂图案将化学蚀刻施加到所述金属条的所述第二侧以形成第二多个开口,其中所述第二多个开口的深度D2小于所述金属条的所述高度H,
从所述金属条的所述第二侧移除所述光致抗蚀剂,
将绝缘材料施加到所述第二多个开口中,且
其中所述第一多个开口延伸到所述第二多个开口中以在所述引线框上形成多个引线;
将多个凸块耦合于半导体裸片与所述引线框的所述多个引线上的多个凸块着落位点之间,其中所述多个引线至少部分地由所述绝缘材料支撑;及
用模制化合物覆盖所述半导体裸片的至少一部分及所述引线框的至少一部分以形成所述半导体封装。
12.根据权利要求11所述的方法,其中在沿着所述多个引线中的至少一者从一端观看时,所述多个凸块中的至少一些凸块看起来重叠。
13.根据权利要求11所述的方法,其中施加所述化学蚀刻直到所述第二多个开口的所述深度D2为所述金属条的所述高度H1的50%到80%为止。
14.根据权利要求11所述的方法,其中切割所述金属条的所述第一侧包含使用激光器、精密水刀或等离子体切割机。
15.根据权利要求11所述的方法,其中将绝缘材料插入到所述第二多个开口中包括用所述绝缘材料基本上填充所述第二多个开口。
16.根据权利要求11所述的方法,其中切割所述金属条的所述第一侧包含形成具有小于50微米的横向宽度W1的切口。
17.根据权利要求11所述的方法,其中所述绝缘材料为模制化合物。
18.根据权利要求11所述的方法,其中切割所述第一侧包括将所述金属条的一部分完全地分离成经隔离岛状物。
19.根据权利要求11所述的方法,其中所述切割图案为非线性的。
20.一种半导体封装,其包括:
金属引线框,其具有第一侧及第二侧,其中所述第二侧与所述第一侧相对,所述金属引线框包括:
第一多个开口,其从所述第一侧部分地延伸到所述引线框中,所述第一多个开口具有横向宽度W1,
第二多个开口,其从所述第二侧部分地延伸到所述引线框中,所述第二多个开口具有大于所述宽度W1的横向宽度W2,其中所述第一多个开口与所述第二多个开口交叉以在所述引线框上形成多个引线,
绝缘材料,其定位于所述第二多个开口中,其中所述绝缘材料至少部分地支撑所述多个引线,及
多个着落位点,其位于所述引线框的所述第一侧上在所述第一多个开口之间;
多个凸块,其从所述着落位点延伸到半导体裸片;及
模制化合物,其至少部分地覆盖所述多个凸块及所述金属引线框。
21.根据权利要求20所述的封装,其中所述绝缘材料基本上填充所述第二多个开口。
22.根据权利要求20所述的封装,其中所述第一多个开口为非线性的,且其中所述第二多个开口为线性的。
23.根据权利要求20所述的封装,其中在沿着至少一个轴从一端观看时,所述多个凸块中的一些凸块与所述多个凸块中的其它凸块重叠。
24.根据权利要求20所述的封装,其中所述多个凸块中的每一者沿着所述多个凸块中的每一者的纵向轴渐缩远离所述引线框。
25.根据权利要求20所述的封装,其中所述第二多个开口的深度D2为所述金属引线框的深度D3的50%到80%,其中D3为从所述引线框的所述第一侧到所述引线框的所述第二侧的距离。
26.根据权利要求20所述的封装,其中所述第一多个开口与所述第二多个开口对准以将所述引线框的部分完全分开。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11682609B2 (en) 2019-06-29 2023-06-20 Texas Instruments Incorporated Three-dimensional functional integration
CN110379792B (zh) * 2019-07-23 2021-07-20 中新国际联合研究院 用于温度循环的电子组件焊点
CN110660771B (zh) * 2019-10-09 2021-03-30 中新国际联合研究院 一种半导体封装中焊点形状的优化结构
CN110854029B (zh) * 2019-11-08 2021-04-13 中新国际联合研究院 自然形成的粗短沙漏形焊点的成形工艺
US11569154B2 (en) 2021-05-27 2023-01-31 Texas Instruments Incorporated Interdigitated outward and inward bent leads for packaged electronic device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139404A (ja) * 1995-11-16 1997-05-27 Toshiba Corp 半導体装置およびその製造方法
KR20020028707A (ko) * 2000-10-11 2002-04-17 마이클 디. 오브라이언 반도체패키지 제조 공정용 리드프레임의 형성 방법
JP2002368177A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp リードフレーム及び半導体装置
CN102394232A (zh) * 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
CN102629599A (zh) * 2012-04-06 2012-08-08 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
CN105374787A (zh) * 2014-08-15 2016-03-02 英飞凌科技股份有限公司 模制倒装芯片半导体封装体

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2035086C1 (ru) 1992-11-19 1995-05-10 Николай Григорьевич Коломицкий Способ изготовления полупроводниковых кристаллов
TW309654B (zh) * 1995-03-29 1997-07-01 Olin Corp
JPH10178047A (ja) * 1996-12-16 1998-06-30 Seiko Instr Inc 半導体装置
JPH1154663A (ja) * 1997-08-04 1999-02-26 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
US6184062B1 (en) 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US7064009B1 (en) * 2001-04-04 2006-06-20 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
CN2538067Y (zh) * 2002-04-24 2003-02-26 威盛电子股份有限公司 覆晶封装基板
US8236612B2 (en) 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP4446772B2 (ja) 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4119866B2 (ja) * 2004-05-12 2008-07-16 富士通株式会社 半導体装置
US7045893B1 (en) 2004-07-15 2006-05-16 Amkor Technology, Inc. Semiconductor package and method for manufacturing the same
TW200607030A (en) * 2004-08-04 2006-02-16 Univ Nat Chiao Tung Process for protecting solder joints and structure for alleviating electromigration and joule heating in solder joints
CN101213663B (zh) * 2005-06-30 2010-05-19 费查尔德半导体有限公司 半导体管芯封装及其制作方法
TWI263351B (en) * 2005-09-20 2006-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
FI119729B (fi) * 2005-11-23 2009-02-27 Vti Technologies Oy Menetelmä mikroelektromekaanisen komponentin valmistamiseksi ja mikroelektromekaaninen komponentti
JP2007157745A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置
TWI292614B (en) * 2006-01-20 2008-01-11 Advanced Semiconductor Eng Flip chip on leadframe package and method of making the same
US9847309B2 (en) * 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
TWI386119B (zh) * 2009-03-04 2013-02-11 Alpha & Omega Semiconductor 緊湊型電感功率電子器件封裝
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
JP5271949B2 (ja) 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US20120006833A1 (en) * 2010-07-07 2012-01-12 Shower Niche Kit, Inc. Shower niche kit
US8076184B1 (en) 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8304277B2 (en) * 2010-09-09 2012-11-06 Stats Chippac, Ltd. Semiconductor device and method of forming base substrate with cavities formed through etch-resistant conductive layer for bump locking
JP2012069704A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体装置及びその製造方法
US20120098120A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
US8907437B2 (en) * 2011-07-22 2014-12-09 Allegro Microsystems, Llc Reinforced isolation for current sensor with magnetic field transducer
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
JP2013187383A (ja) * 2012-03-08 2013-09-19 Denso Corp バンプ構造体の製造方法
US9293338B2 (en) * 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Semiconductor packaging structure and method
US9911685B2 (en) * 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
JP2014179364A (ja) * 2013-03-13 2014-09-25 Ps4 Luxco S A R L 半導体チップ及びこれを備える半導体装置
JP6130312B2 (ja) * 2014-02-10 2017-05-17 新光電気工業株式会社 半導体装置及びその製造方法
US9337154B2 (en) 2014-08-28 2016-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
CN104282637B (zh) * 2014-10-31 2017-09-29 通富微电子股份有限公司 倒装芯片半导体封装结构
US9502337B2 (en) * 2014-10-31 2016-11-22 Nantong Fujitsu Microelectronics Co., Ltd. Flip-chip on leadframe semiconductor packaging structure and fabrication method thereof
KR101647587B1 (ko) * 2015-03-03 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2016213238A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN204992803U (zh) * 2015-09-01 2016-01-20 德昌电机(深圳)有限公司 单相永磁电机及其定子磁芯
JP2017152646A (ja) * 2016-02-26 2017-08-31 富士通株式会社 電子部品、電子装置及び電子機器
DE102016108060B4 (de) * 2016-04-29 2020-08-13 Infineon Technologies Ag Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung
US10204814B1 (en) * 2017-07-28 2019-02-12 Stmicroelectronics, Inc. Semiconductor package with individually molded leadframe and die coupled at solder balls

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139404A (ja) * 1995-11-16 1997-05-27 Toshiba Corp 半導体装置およびその製造方法
KR20020028707A (ko) * 2000-10-11 2002-04-17 마이클 디. 오브라이언 반도체패키지 제조 공정용 리드프레임의 형성 방법
JP2002368177A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp リードフレーム及び半導体装置
CN102394232A (zh) * 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
CN102629599A (zh) * 2012-04-06 2012-08-08 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
CN105374787A (zh) * 2014-08-15 2016-03-02 英飞凌科技股份有限公司 模制倒装芯片半导体封装体

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