JPH10178047A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10178047A JPH10178047A JP33609496A JP33609496A JPH10178047A JP H10178047 A JPH10178047 A JP H10178047A JP 33609496 A JP33609496 A JP 33609496A JP 33609496 A JP33609496 A JP 33609496A JP H10178047 A JPH10178047 A JP H10178047A
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- semiconductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 実装した半導体装置において、実装製造効率
の向上と、装置の小型化と、装置の品質の向上を図る。 【解決手段】 シリコンチップの表面の外部接続端子を
バンプ電極で構成し、そのバンプ電極を介して直接積層
構造にリードフレームとシリコンチップとを電気的・機
械的に接続した。シリコンチップで発生した熱はバンプ
電極を介してリードフレームに放熱される。
の向上と、装置の小型化と、装置の品質の向上を図る。 【解決手段】 シリコンチップの表面の外部接続端子を
バンプ電極で構成し、そのバンプ電極を介して直接積層
構造にリードフレームとシリコンチップとを電気的・機
械的に接続した。シリコンチップで発生した熱はバンプ
電極を介してリードフレームに放熱される。
Description
【０００１】
【発明の属する技術分野】この発明は、実装された小型
の半導体装置に関する。
の半導体装置に関する。
【０００２】
【従来の技術】従来の一般的な実装された半導体装置の
断面図を図２に示す。半導体チップ１は、リードフレー
ム２の表面に金属ペーストを介して機械的に接着してい
る。半導体チップ１の裏面と接着したリードフレーム２
の端子は、電源電極を兼ねている。チップ１の表面には
複数のトランジスタが半導体集積回路技術により設けら
れている。チップの表面の外周部には、外部接続端子で
あるパッド７が設けられている。図２に示すように、各
々のパッドと各々のリードフレームの端子とがワイヤボ
ンディングで接続したワイヤ６で電気的に接続してい
る。即ち、半導体チップ１は裏面部分で電源端子となる
リードフレーム部と機械的に接続し、表面部分でワイヤ
を介して各々のリードフレーム部と電気的に接続した構
成となっている。チップ１とワイヤ全体を包むように樹
脂モールド３を設けることにより、外部からの機械的衝
撃によるチップ破損及び外部からの水等の物質拡散によ
る集積回路の経時変化劣化を防止している。
断面図を図２に示す。半導体チップ１は、リードフレー
ム２の表面に金属ペーストを介して機械的に接着してい
る。半導体チップ１の裏面と接着したリードフレーム２
の端子は、電源電極を兼ねている。チップ１の表面には
複数のトランジスタが半導体集積回路技術により設けら
れている。チップの表面の外周部には、外部接続端子で
あるパッド７が設けられている。図２に示すように、各
々のパッドと各々のリードフレームの端子とがワイヤボ
ンディングで接続したワイヤ６で電気的に接続してい
る。即ち、半導体チップ１は裏面部分で電源端子となる
リードフレーム部と機械的に接続し、表面部分でワイヤ
を介して各々のリードフレーム部と電気的に接続した構
成となっている。チップ１とワイヤ全体を包むように樹
脂モールド３を設けることにより、外部からの機械的衝
撃によるチップ破損及び外部からの水等の物質拡散によ
る集積回路の経時変化劣化を防止している。
【０００３】
【発明が解決しようとする課題】しかし、従来の実装構
造においては、下記の問題点があった。 （１）リードフレームとチップのパッドとの電気的接続
が横方向に距離を有するワイヤボンディング技術で形成
されているために、実装の横方向の小型化が困難であっ
た。 （２）各々のリードフレーム端子と各々のパッドとの電
気的接続を、時間的に１本づつワイヤボンディング技術
で形成しているために、実装時間が長く製造効率を高く
することが困難であった。 （３）ワイヤボンディング技術で形成したワイヤとチッ
プとの機械強度が低いために、電気的にもリードフレー
ムとチップとの接続がオープン状態になってしまうとい
う問題があった。そこで、この発明の目的は、従来のこ
のような問題点を解決するために、実装の小型化、実装
工程の製造効率の向上、実装後の半導体装置の品質の向
上にある。
造においては、下記の問題点があった。 （１）リードフレームとチップのパッドとの電気的接続
が横方向に距離を有するワイヤボンディング技術で形成
されているために、実装の横方向の小型化が困難であっ
た。 （２）各々のリードフレーム端子と各々のパッドとの電
気的接続を、時間的に１本づつワイヤボンディング技術
で形成しているために、実装時間が長く製造効率を高く
することが困難であった。 （３）ワイヤボンディング技術で形成したワイヤとチッ
プとの機械強度が低いために、電気的にもリードフレー
ムとチップとの接続がオープン状態になってしまうとい
う問題があった。そこで、この発明の目的は、従来のこ
のような問題点を解決するために、実装の小型化、実装
工程の製造効率の向上、実装後の半導体装置の品質の向
上にある。
【０００４】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は以下の構成とした。 （１）表面に複数のトランジスタを設けた半導体チップ
と、その半導体チップの表面に設けられた複数のバンプ
電極と、半導体チップの表面のそれら複数のバンプ電極
を介してそれぞれ機械的及び電気的に接続したリードフ
レームと、その半導体チップの周囲を包むようにして設
けられた樹脂モールド部とから半導体装置を構成する。 （２）前述の半導体装置において、バンプ電極を半導体
チップのトランジスタ及び集積回路要素の上に積層して
設ける。
めに、本発明は以下の構成とした。 （１）表面に複数のトランジスタを設けた半導体チップ
と、その半導体チップの表面に設けられた複数のバンプ
電極と、半導体チップの表面のそれら複数のバンプ電極
を介してそれぞれ機械的及び電気的に接続したリードフ
レームと、その半導体チップの周囲を包むようにして設
けられた樹脂モールド部とから半導体装置を構成する。 （２）前述の半導体装置において、バンプ電極を半導体
チップのトランジスタ及び集積回路要素の上に積層して
設ける。
【０００５】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図１は、本発明の実装後の半導体装
置の断面図である。半導体チップ１の表面には集積回路
技術により複数のトランジスタが設けられている。さら
に、チップの表面には、外部接続端子としてバンプ電極
４が複数設けられている。図１の実施例の場合、バンプ
として半田（Ｓｎ−Ｐｂ）バンプを用いた。リードフレ
ーム２の各々の端子の平面に対向して各々の半田バンプ
４を介してチップ１が電気的及び機械的に接続してい
る。従って、リードフレーム表面の平面とチップ表面の
平面とがバンプ電極４をはさんで平行に対向した配置と
なる。さらに、チップ１の全体及びチップと接続したリ
ードフレーム部を包むように樹脂モールド（一般的には
プラスチップ）３が設けられている。樹脂モールド３
は、外部からの機械的衝撃によるチップの破損及び外部
からの水イオン等の侵入によるチップ特性の経時変化を
防ぐ役割を有している。
基づいて説明する。図１は、本発明の実装後の半導体装
置の断面図である。半導体チップ１の表面には集積回路
技術により複数のトランジスタが設けられている。さら
に、チップの表面には、外部接続端子としてバンプ電極
４が複数設けられている。図１の実施例の場合、バンプ
として半田（Ｓｎ−Ｐｂ）バンプを用いた。リードフレ
ーム２の各々の端子の平面に対向して各々の半田バンプ
４を介してチップ１が電気的及び機械的に接続してい
る。従って、リードフレーム表面の平面とチップ表面の
平面とがバンプ電極４をはさんで平行に対向した配置と
なる。さらに、チップ１の全体及びチップと接続したリ
ードフレーム部を包むように樹脂モールド（一般的には
プラスチップ）３が設けられている。樹脂モールド３
は、外部からの機械的衝撃によるチップの破損及び外部
からの水イオン等の侵入によるチップ特性の経時変化を
防ぐ役割を有している。
【０００６】図１に用いるチップ１は、図３に示したよ
うな普通のチップでも可能である。図３は、チップの表
面の平面図である。チップの表面の周囲には複数のパッ
ド７が設けられ、パッドの内側にはトランジスタが設け
られた能動領域８が配置されている。パッド７がチップ
１の表面の外周４方向に設けられているために、図１の
ような実装した場合、チップ１とリードフレーム２との
機械的強度を平面的に集中せずに大きくすることが可能
となる。
うな普通のチップでも可能である。図３は、チップの表
面の平面図である。チップの表面の周囲には複数のパッ
ド７が設けられ、パッドの内側にはトランジスタが設け
られた能動領域８が配置されている。パッド７がチップ
１の表面の外周４方向に設けられているために、図１の
ような実装した場合、チップ１とリードフレーム２との
機械的強度を平面的に集中せずに大きくすることが可能
となる。
【０００７】図１から明らかなように、本発明の半導体
装置は、チップ１とリードフレーム２との機械的及び電
気的接続がバンプ電極で兼ねる構造である。さらに、チ
ップ１とリードフレーム２の各々の接続が横方向の空間
を必要としない積層構造となっている。従って、プラス
チックモールドの大きさ、即ち、実装半導体装置の大き
さを小型化できる。本発明の半導体装置においては、チ
ップの構造を従来と変えることにより、さらに小型化が
可能になる。
装置は、チップ１とリードフレーム２との機械的及び電
気的接続がバンプ電極で兼ねる構造である。さらに、チ
ップ１とリードフレーム２の各々の接続が横方向の空間
を必要としない積層構造となっている。従って、プラス
チックモールドの大きさ、即ち、実装半導体装置の大き
さを小型化できる。本発明の半導体装置においては、チ
ップの構造を従来と変えることにより、さらに小型化が
可能になる。
【０００８】図４は、その本発明の半導体装置に適した
チップの表面の平面図である。チップ１の表面には、集
積回路技術によりトランジスタ等の集積回路要素がほぼ
全領域に設けられている。複数のパッド電極７がトラン
ジスタ領域及び集積回路要素の上に積層して設けられて
いる。パッド電極７はチップの外周部だけでなく中心部
にも設けられている。チップの表面に、横方向少なくと
も３ケ以上のパッド端子の行が少なくとも３行以上、縦
方向少なくとも３ケ以上のパッド端子の列が少なくとも
３列以上形成することが可能になる。図４のようなチッ
プにすることにより、チップの面積を小さくすることが
できるために、実装後の半導体装置も小さくすることが
できる。さらに、チップとリードフレームとの接着部分
となるバンプ電極を平面的に均一に配置することができ
るために、チップ１とリードフレームとの機械的強度を
より大きくすることができる。
チップの表面の平面図である。チップ１の表面には、集
積回路技術によりトランジスタ等の集積回路要素がほぼ
全領域に設けられている。複数のパッド電極７がトラン
ジスタ領域及び集積回路要素の上に積層して設けられて
いる。パッド電極７はチップの外周部だけでなく中心部
にも設けられている。チップの表面に、横方向少なくと
も３ケ以上のパッド端子の行が少なくとも３行以上、縦
方向少なくとも３ケ以上のパッド端子の列が少なくとも
３列以上形成することが可能になる。図４のようなチッ
プにすることにより、チップの面積を小さくすることが
できるために、実装後の半導体装置も小さくすることが
できる。さらに、チップとリードフレームとの接着部分
となるバンプ電極を平面的に均一に配置することができ
るために、チップ１とリードフレームとの機械的強度を
より大きくすることができる。
【０００９】本発明の実装構造の場合、チップの外部接
続端子であるパッドとリードフレームとの接続を複数個
同時に形成できる。従って、実装の製造効率を従来のボ
ンディング方式より向上することが可能になる。本発明
の実装構造の場合、従来の構造と異なり、チップ裏面に
モールド材が形成されている。そのために、発熱量の大
きなチップの場合、熱放出効率が低下しやすいのが欠点
となる。しかし、最近、発達している低消費電力のＣＭ
ＯＳＩＣでチップ１を形成すれば熱放出は問題とならな
い。特に、チップ面積が１．５ｍｍ口以下の非常に小さ
なＣＭＯＳＩＣの場合には熱放出はバンプ電極を介して
充分可能となる。熱放出用のダミーバンプ端子を設けた
ことにより、問題となりやすい熱放出特性を改善するこ
とができる。バンプ面積をチップ面積の２０％以上にす
ることにより、バンプ電極からの熱放出で充分となる。
熱放出のみならず、ダミーパッド端子を多く設けること
により、チップとリードフレームとの機械的強度をより
大きくすることができる。
続端子であるパッドとリードフレームとの接続を複数個
同時に形成できる。従って、実装の製造効率を従来のボ
ンディング方式より向上することが可能になる。本発明
の実装構造の場合、従来の構造と異なり、チップ裏面に
モールド材が形成されている。そのために、発熱量の大
きなチップの場合、熱放出効率が低下しやすいのが欠点
となる。しかし、最近、発達している低消費電力のＣＭ
ＯＳＩＣでチップ１を形成すれば熱放出は問題とならな
い。特に、チップ面積が１．５ｍｍ口以下の非常に小さ
なＣＭＯＳＩＣの場合には熱放出はバンプ電極を介して
充分可能となる。熱放出用のダミーバンプ端子を設けた
ことにより、問題となりやすい熱放出特性を改善するこ
とができる。バンプ面積をチップ面積の２０％以上にす
ることにより、バンプ電極からの熱放出で充分となる。
熱放出のみならず、ダミーパッド端子を多く設けること
により、チップとリードフレームとの機械的強度をより
大きくすることができる。
【００１０】
【発明の効果】以上説明したように、本発明は半導体チ
ップとリードフレームとをバンプ電極を介してリードフ
レームと積層して接続することにより以下の効果を有す
る。 （１）半導体チップとリードフレームとがバンプ電極で
電気的及び機械的に接続している。さらに、バンプ電極
はチップで発生する熱をリードフレームに放出する伝達
手段も兼ねている。即ち、バンプ電極が、電気接続手段
と機械接続手段と熱伝達手段の三つの手段を兼ねた構造
のために小型化が実現できる。 （２）半導体チップの外部接続端子の複数のパッドと対
応する各々のリードフレーム部との接続を、バンプ電極
とリードフレームとの熱処理による合金化により同時に
複数接続できる。そのために、時間当たりの生産数量を
大幅に増加することが可能になる。 （３）半導体チップの外部接続端子の複数のパッドと対
応するリードフレームとの接続がバンプ電極を介したサ
ンドイッチ構造のために、接続の機械的強度をより安定
して得ることが可能になる。
ップとリードフレームとをバンプ電極を介してリードフ
レームと積層して接続することにより以下の効果を有す
る。 （１）半導体チップとリードフレームとがバンプ電極で
電気的及び機械的に接続している。さらに、バンプ電極
はチップで発生する熱をリードフレームに放出する伝達
手段も兼ねている。即ち、バンプ電極が、電気接続手段
と機械接続手段と熱伝達手段の三つの手段を兼ねた構造
のために小型化が実現できる。 （２）半導体チップの外部接続端子の複数のパッドと対
応する各々のリードフレーム部との接続を、バンプ電極
とリードフレームとの熱処理による合金化により同時に
複数接続できる。そのために、時間当たりの生産数量を
大幅に増加することが可能になる。 （３）半導体チップの外部接続端子の複数のパッドと対
応するリードフレームとの接続がバンプ電極を介したサ
ンドイッチ構造のために、接続の機械的強度をより安定
して得ることが可能になる。
【図１】本発明の実装後の半導体装置の断面図である。
【図２】従来の実装後の半導体装置の断面図である。
【図３】本発明の半導体装置に用いた半導体チップの平
面図である。
面図である。
【図４】本発明の半導体装置に用いた他の半導体チップ
の平面図である。
の平面図である。
１ シリコンチップ ２ リードフレーム ３ プラスチックモールド ４ 半田バンプ
Claims (2)
- 【請求項１】 表面に複数のトランジスタを設けた半導
体チップと、前記半導体チップの表面に設けられた複数
のバンプ電極と、前記半導体チップの表面に前記複数の
バンプ電極を介してそれぞれ機械的及び電気的に接続し
たリードフレームと、前記半導体チップの周囲を包むよ
うにして設けられた樹脂モールド部とから構成される半
導体装置。 - 【請求項２】 前記バンプ電極が前記トランジスタの上
に積層して設けられている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33609496A JPH10178047A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33609496A JPH10178047A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178047A true JPH10178047A (ja) | 1998-06-30 |
Family
ID=18295640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33609496A Pending JPH10178047A (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387171B1 (ko) * | 1998-05-12 | 2003-06-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조방법 및 그 구조 |
| JP2020537342A (ja) * | 2017-10-05 | 2020-12-17 | 日本テキサス・インスツルメンツ合同会社 | 半導体デバイスにおける成形された相互接続バンプ |
-
1996
- 1996-12-16 JP JP33609496A patent/JPH10178047A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387171B1 (ko) * | 1998-05-12 | 2003-06-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조방법 및 그 구조 |
| JP2020537342A (ja) * | 2017-10-05 | 2020-12-17 | 日本テキサス・インスツルメンツ合同会社 | 半導体デバイスにおける成形された相互接続バンプ |
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