CN116724396A - 在微电子装置的封装件内的区域屏蔽 - Google Patents

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Abstract

一种微电子装置可包含衬底、所述衬底上的第一芯片，和所述衬底上的第二芯片。多个柱可位于所述第一芯片与所述第二芯片之间，其中所述多个柱中的各柱的第一末端邻近于所述衬底。所述多个柱当中的间距至少等于足以阻挡所述第一芯片与所述第二芯片之间的电磁干扰(EMI)和/或射频干扰(RFI)的距离。所述微电子装置还可包含至少所述第一芯片、所述第二芯片和所述多个柱上方的罩盖，其中所述多个柱中的各柱的第二末端至少邻近于所述罩盖内界定的沟槽。所述沟槽可在其中包含导电材料。

Description

在微电子装置的封装件内的区域屏蔽
相关申请的交叉参考
本申请要求2021年10月25日申请的美国专利申请第17/509,887号的优先权，所述美国专利申请为2020年10月30日申请的美国临时专利申请第63/108,096号的非临时专利申请且依据35 USC§119(e)要求优先权，所述非临时专利申请和美国临时专利申请如同下文完全阐述一般以引用的方式完全并入本文中。
背景技术
微电子装置常常包含多个微电子元件，例如裸片或芯片。微电子元件可为有源或无源的。需要保护微电子元件免受可由微电子装置中的其它微电子元件引起的电磁干扰(EMI)和/或射频干扰(RFI)。
一种用于在微电子元件当中提供EMI和/或RFI保护的技术包含微电子装置封装件的衬底内的导电迹线。引线可从微电子元件之间的导电迹线延伸，且导电迹线和/或引线可接地。引线可布置为围绕各个微电子元件的围栏以将微电子元件与其它微电子元件隔离以用于屏蔽EMI和/或RFI。
用于在微电子元件当中提供EMI和/或RFI保护的另一技术包含可形成于各个微电子元件之间和/或周围以将微电子元件与其它微电子元件隔离以用于屏蔽EMI和/或RFI的实心导电壁。所述壁可包括导电材料，所述导电材料接合微电子装置封装件的衬底内的导电迹线以使导电壁接地。
利用第一种“引线”技术在产生微电子装置封装件时可为耗时的。另外，引线可为易碎的，且因此可易于弯曲并且甚至断裂。这导致在产生微电子装置时花费更多的成本和时间。当利用第二种“壁”技术时，壁一直延伸到导电迹线。因此，当微电子装置经包封，例如产生罩盖时，包封材料无法流动通过所述壁。这可在模制期间产生不平衡压力，这可最终产生包封缺陷，例如，空隙、未填充等。这还导致在产生微电子装置时花费更多的成本和时间。
此外，当裸片在衬底上线接合时，同时添加引线的围栏可能不是关于整个制造过程的问题，因为其涉及相同的线接合过程。然而，在制造过程期间使用倒装芯片互连的情况下，切换到线接合器来缝合引线以提供EMI和/或RFI保护可能会产生问题。举例来说，需要用于倒装芯片过程的接合器可能需要添加额外的步骤或加工，因为可能不另外涉及线接合。
附图说明
下文参考附图阐述具体实施方式。在图式中，附图标记的最左边的数字标识所述附图标记首次出现的图式。在不同图式中使用相同附图标记指示类似或相同的项目。附图中所描绘的系统不按比例绘制，并且彼此可以不按比例描绘图式内的组件。
图1A到1F示意性地说明根据各种配置的在各个制造阶段期间的微电子装置的实例。
图2说明根据各种配置的制造微电子装置，例如图1A到1F的微电子装置的范例性方法的流程图。
具体实施方式
概述
本公开描述用于屏蔽微电子装置的封装件(或整个封装件)的区域免受EMI和/或RFI的范例性技术，其中所述区域包含微电子元件。所述技术提供包括导电材料的多个柱，其耦合到微电子装置的衬底中暴露的导电迹线。导电柱将第一裸片与第二裸片分离且在两个裸片之间提供EMI和/或RFI屏蔽。
根据各种配置，微电子装置可包含衬底。所述衬底可包含导电元件，其呈包括衬底的表面内暴露的导电材料的导电迹线形式，其中导电迹线与接地平面接触。在配置中，所述衬底可包含导电元件，其呈包括衬底的表面内暴露的导电材料的一行衬垫(代替导电迹线)形式，其中所述一行衬垫与接地平面接触。在配置中，接地平面可替换为一个或多个接地通孔。柱或杆可成一行线性地从导电迹线(或一行衬垫)延伸，其中各柱的第一末端邻近于衬底且与导电迹线接触。在配置中，所述柱的第一末端可与导电迹线(或所述一行衬垫中的衬垫)成一体。所述柱可包括导电材料。在配置中，所述柱的导电材料与导电迹线(或一行衬垫)的导电材料相同。在其它配置中，所述柱的导电材料、导电迹线(或一行衬垫)的导电材料为不同导电材料。所述柱由此通过导电迹线接地。
一个或多个微电子元件，例如裸片或芯片可放置在柱的各侧上。举例来说，第一裸片可放置在所述一行柱的第一侧上，而第二裸片可放置在所述一行柱的相对侧上。所述裸片可经由线接合过程连接到衬底或可倒装芯片附接到衬底。在配置中，所述柱可被布置成使得所述柱包围或至少基本上包围裸片。举例来说，柱可围绕第一裸片布置且柱可围绕第二裸片布置。在配置中，多于两个裸片可包含于微电子装置中。
在裸片附接到衬底之后，可执行包封步骤以为微电子装置提供罩盖。包封步骤可包含在衬底上包封或模制包含第一和第二裸片的组件。由于柱之间的间距，模制材料能够在柱之间且围绕衬底上的组件流动。因此，在包封过程期间包封衬底上包含柱的组件。
在配置中，在包封之后，微电子装置的罩盖可经挖沟，可利用例如锯、激光、水射流等以在罩盖中产生沟槽。在其它配置中，可在包封步骤期间利用鳍片。在此类配置中，在包封步骤之后，可移除鳍片，由此提供沟槽。
在产生沟槽之后，所述沟槽可填充有导电材料且导电材料的涂层或层可放置在罩盖的至少顶部表面，例如罩盖的外表面上。在配置中，导电材料的涂层或层可在罩盖的侧面上延伸。在配置中，沟槽中的导电材料和罩盖的顶部和可能侧面上的导电涂层为相同材料。在其它配置中，沟槽中的导电材料和罩盖的顶部和可能侧面上的导电涂层为不同导电材料。
在配置中，沟槽中的导电材料可延伸到各柱的第二末端以提供柔性封装件内屏蔽(FIPS)，例如第二末端与接合导电迹线的各柱的第一末端相对(远离)。在一些配置中，沟槽中的导电材料，例如导电材料的底部表面可接合柱的顶部，例如第二末端中的一个或多个。在其它配置中，沟槽中的导电材料，例如导电材料的底部表面可不接合柱中的一个或多个的顶部。
因此，柱和沟槽中的导电材料在位于所述一行柱的相对侧上的裸片之间提供EMI和/或RFI保护。在配置中，柱之间的间距至少等于足以阻挡两个裸片，例如位于所述一行柱的一侧上的第一裸片和位于所述一行柱的相对侧上的第二裸片之间的电磁干扰的距离。在配置中，柱的间距小于足以阻挡第一裸片与第二裸片之间的电磁干扰的距离，即，柱的间距小于允许柱阻挡第一裸片与第二裸片之间的电磁干扰的最大距离。在配置中，柱当中的间距可在5微米到50微米范围内。另外，在配置中，第一裸片与第二裸片之间的间距在100微米到2000微米范围内。并且，在配置中，所述一行柱为整体的，例如为导电迹线的部分。在其它配置中，所述柱形成于导电迹线上，例如耦合到所述导电迹线。
在配置中，导电迹线和一行柱可在衬底形成过程期间形成。因此，衬底可由衬底制造商提供有预先形成的导电迹线和预先形成的柱。可因此对此种提供衬底执行裸片耦合(和其它组件放置)过程和包封过程。
当制造微电子装置时利用本文中所提供的技术，在产生沟槽时的处理时间由于沟槽未延伸到现有技术微电子装置的罩盖中的深度而减少。这可节省开支。另外，在配置中，沟槽可不填充有单独导电填充物。可替代地利用沟槽上的导电涂料。另外，本文中所提供的技术相较于直到封装件罩盖的顶部的间隔开的引线提供更好的屏蔽保护。
另外，沟槽未一直延伸到衬底且由此未暴露衬底。这可改进微电子装置的可靠性，且可导致较少水分进入。此外，由于沟槽未一直延伸到衬底，因此可实现微电子装置的提高的机械稳固性，这可导致大体上由弯曲引起的较少封装/薄衬底裂纹。
并且，在配置中，可使用建立电路板批处理形成柱，这可节省时间以及节省开支。此外，利用本文中所描述的技术不需要引线缝合，且柱相较于引线在物理上更稳定，这可产生更高组装成品率和额外开支节省。
另外，本文中所描述的技术为柔性封装件内屏蔽(FIPS)提供柔性挖沟形状和位置。举例来说，柱和沟槽不一定需要为线性的，而是仅需要形状和/或位置以在微电子元件当中提供EMI和/或RFI屏蔽。因此，相对于EMI和/或RFI的内部裸片/无源到裸片/无源屏蔽以及来自其它组件的外部屏蔽对于微电子装置为柔性的。微电子装置的封装件设计和布局可因此指示柱和沟槽的布置。另外，通过在包封罩盖的产生期间利用鳍片过程，可限制额外挖沟，例如包封的切割以产生沟槽，由此节省时间和/或材料。
范例性实施例
图1A示意性地说明用于微电子装置100的衬底102。衬底102可包含包括衬底102的表面内暴露的导电材料的导电迹线104，其中导电迹线104与衬底102的接地平面(未说明)接触。在配置中，导电迹线104可替换为包括衬底102的表面内暴露的导电材料的一行导电衬垫(未说明)，其中所述一行导电衬垫与衬底102的接地平面(未说明)接触。柱或杆106可成一行线性地从导电迹线104延伸。柱106可包括导电材料。作为实例，导电迹线104和柱106的导电材料可包括铜和其合金。在配置中，柱106的导电材料与导电迹线104的导电材料相同。然而，在其它配置中，柱106和导电迹线104可包括不同导电材料。柱106因此通过导电迹线104经由接地平面接地。在配置中，导电迹线104和所述一行柱106可在衬底形成过程期间形成。因此，衬底102可由衬底制造商提供有预先形成的导电迹线104和预先形成的柱106。
图1B示意性地说明具有放置在柱106的相对侧上的两个裸片108a、108b，例如微电子元件或芯片的衬底102。裸片或芯片108a、108b可为有源组件或可为无源组件。举例来说，第一裸片108a可放置在所述一行柱106的第一侧上，而第二裸片108b可放置在所述一行柱106的相对侧上。裸片108a、108b可经由线接合过程连接到衬底102或可倒装芯片附接到衬底102。在配置中，柱106可被布置成使得柱包围或至少基本上包围一个或两个裸片108a、108b，例如柱106可类似于围栏布置。举例来说，柱106可围绕第一裸片108a布置且柱106可围绕第二裸片108b布置。在配置中，多于两个裸片108可包含于微电子装置100中。
参考图1C，在裸片108a、108b附接到衬底102之后，可执行包封步骤以为微电子装置100提供呈电介质包封层110形式的罩盖。包封步骤可包含在衬底102上使用电介质包封材料，例如环氧模制化合物(EMC)包封或模制包含第一裸片108a和第二裸片108b的组件。因此，衬底102上的包含柱106的组件在电介质包封层中的包封过程期间经包封。
参考图1D，在配置中，在包封之后，微电子装置的罩盖可经挖沟，可利用例如锯、激光、水射流等以在罩盖中产生沟槽112。在其它配置中，可在包封步骤期间利用鳍片114。在此类配置中，在包封步骤之后，可移除鳍片114，由此提供沟槽112。当使用鳍片114时，由于柱106之间的间距，可改进柱106之间和衬底102上的组件周围的模制材料的流动。
参考图1E，在产生沟槽112之后，沟槽112可填充有导电材料116。导电材料116的涂层118可放置在罩盖110的至少顶部表面上。在一些配置中，使用导电材料116填充沟槽112和/或涂布罩盖110可使用导电涂料实现。在一些配置中，导电材料116可使用不同沉积过程安置于沟槽112中和/或作为涂层118。在配置中，导电材料116的涂层118可在罩盖110的侧面120上延伸。在配置中，沟槽112中的导电材料116和罩盖110的顶部和可能侧面120上的导电涂层118为相同材料。在配置中，沟槽112中的导电材料116和罩盖110的顶部和可能侧面120上的导电涂层118可为不同导电材料。
参考图1F，在配置中，沟槽112中的导电材料116可延伸到柱106以提供柔性封装件内屏蔽(FIPS)。在一些配置中，沟槽112中的导电材料116可不接合柱106。在其它配置中，填充沟槽112的导电材料116可接合柱106的顶部122。因此，电介质包封层110包括上覆于衬底102的包含第一裸片108a(图1F中未展示)的第一区域处于表面上方的第一高度H1的第一部分124、上覆于衬底102的包含第二裸片108b(图1F中未展示)的第二区域处于表面上方的第二高度H2的第二部分126，和上覆于衬底102的包含柱106的第三区域处于表面上方的第三高度H3的第三部分，例如具有导电材料116的沟槽112。如图1F中可看出，第三高度H3小于第一高度H1和第二高度H2。
因此，柱106、沟槽112中的导电材料116和/或罩盖110的至少顶部表面上的导电材料116的涂层118形成提供法拉第笼的互连组合，所述法拉第笼在位于所述一行柱106的相对侧上的裸片108a、108b之间提供EMI和/或RFI保护。导电材料116的涂层118还可为微电子装置100提供外部屏蔽。
在配置中，柱106之间的间距至少等于足以阻挡两个裸片，例如位于所述一行柱106的一侧上的第一裸片108a和位于所述一行柱106的相对侧上的第二裸片108b之间的电磁干扰的距离。在配置中，柱106的间距小于足以阻挡第一裸片108a与第二裸片108b之间的电磁干扰的距离。在配置中，柱106当中的间距可在5微米到50微米范围内。另外，在配置中，第一裸片108a与第二裸片108b之间的间距在100微米到2000微米范围内。并且，在配置中，所述一行柱106为整体的，例如为导电迹线104的部分。在其它配置中，柱106形成于导电迹线104上，例如耦合到所述导电迹线。
因此，如先前所指出，当制造例如微电子装置100等微电子装置时利用本文中所提供的技术，在产生沟槽112时的处理时间由于沟槽112未延伸到现有技术微电子装置的罩盖110中的深度而减少。这可节省开支。另外，在配置中，沟槽112可不填充有单独导电填充物。当使用导电涂料将导电材料116安置于罩盖110的顶部表面和可能侧面120上时，可替代地利用沟槽112上的导电涂料。
另外，沟槽112未一直延伸到衬底102且由此未暴露衬底102。这可改进微电子装置100的可靠性且可导致较少水分进入。此外，由于沟槽112未一直延伸到衬底102，因此可实现微电子装置100的提高的机械稳固性，这可导致大体上由弯曲引起的较少封装/薄衬底裂纹。
并且，在配置中，可使用建立电路板批处理形成柱106，这可节省时间以及节省开支。此外，利用本文中所描述的技术不需要引线缝合，且柱106相较于引线在物理上更稳定，这可产生更高组装成品率和额外开支节省。另外，本文中所提供的技术相较于直到罩盖110的顶部的缝合引线提供更好的屏蔽保护。
另外，本文中所描述的技术为柔性封装件内屏蔽(FIPS)提供柔性挖沟形状和位置。举例来说，柱106和沟槽112不一定需要为线性的，而是仅需要形状和/或位置以在微电子元件当中提供EMI和/或RFI屏蔽。因此，相对于EMI和/或RFI的内部裸片/无源到裸片/无源屏蔽以及来自其它组件的外部屏蔽为柔性的。微电子装置的封装件设计和布局可因此指示柱106和沟槽112的布置。另外，通过在包封罩盖110的产生期间利用鳍片过程，可限制额外挖沟，例如包封的切割以产生沟槽112，由此节省时间和/或材料。
图2说明用于制造微电子装置，例如微电子装置100的范例性方法200的流程图。在流程图中，方法200的操作展示为各个框。
在框202处，提供包括多个柱和(i)导电迹线或(ii)多个导电衬垫中的一个的衬底，其中所述多个柱中的各个柱的第一末端耦合到(i)导电迹线或(ii)多个导电衬垫中的对应导电衬垫中的一个。举例来说，所述衬底可类似于包括导电迹线104和柱106的衬底102。
在框204处，邻近于柱的第一侧将第一芯片附接到衬底。举例来说，可邻近于柱106的第一侧将第一裸片108a附接到衬底102。
在框206处，邻近于柱的第二侧将第二芯片附接到衬底，其中第二侧与第一侧相对。举例来说，第二裸片108b可在柱106的第二侧上附接到衬底102。
在框208处，环氧模制化合物安置在至少第一芯片、第二芯片和所述多个柱上方以提供罩盖。举例来说，可执行包封步骤以提供罩盖110。
在框210处，沟槽形成于罩盖中，其中所述多个柱中的各柱的第二末端至少邻近于罩盖内界定的沟槽，且其中所述多个柱当中的间距至少等于足以阻挡第一芯片与第二芯片之间的(i)电磁干扰(EMI)或射频干扰(RFI)中的一个或多个的距离。举例来说，沟槽112可形成于罩盖110中。在配置中，沟槽112可在框208期间使用鳍片114形成于罩盖110中，且因此在此类配置中可不执行步骤210。
在框212处，可使用导电材料填充沟槽。举例来说，沟槽112可填充有导电材料116，使得柱106、沟槽112中的导电材料116和/或罩盖110的至少顶部表面上的导电材料116的涂层118形成提供法拉第笼的互连组合，所述法拉第笼在位于所述一行柱106的相对侧上的裸片108a、108b之间提供EMI和/或RFI保护。
尽管相对于特定实例和配置描述本发明，但应理解，本发明的范围不限于这些特定实例和配置。由于为适应特定的操作要求和环境而改变的其它修改和改变对本领域技术人员将是显而易见的，因此本发明不被认为限于为公开目的而选择的实例和配置，并且涵盖了不构成偏离本发明的真实精神和范围的所有改变和修改。
尽管本申请描述了具有特定结构特征和/或方法动作的配置和实施例，但应理解，权利要求书不一定限于所描述的特定特征或动作。相反，特定特征和动作仅仅说明属于本申请的权利要求书的范围内的一些配置和实施例。

Claims (20)

1.一种微电子装置，其包括：
衬底；
所述衬底上的第一芯片和所述衬底上的第二芯片；
所述第一芯片与所述第二芯片之间的多个柱，其中所述多个柱中的各个柱的第一末端邻近于所述衬底，其中所述多个柱中的各个柱当中的间距等于或小于足以阻挡所述第一芯片与所述第二芯片之间的(i)电磁干扰或(ii)射频干扰中的一个或多个的距离；以及
至少在所述第一芯片、所述第二芯片和所述多个柱上方的罩盖，其中所述多个柱中的各个柱的第二末端至少邻近于所述罩盖内界定的沟槽。
2.根据权利要求1所述的微电子装置，其中：
所述沟槽填充有导电材料；且
所述多个柱中的各个柱的所述第二末端接合所述导电材料的底部表面。
3.根据权利要求2所述的微电子装置，其中所述罩盖的外表面包含所述导电材料的层。
4.根据权利要求1所述的微电子装置，其中所述罩盖延伸到所述衬底。
5.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱的所述第一末端耦合到所述衬底的表面处暴露的(i)导电迹线或(ii)多个导电衬垫中的对应导电衬垫中的一个。
6.根据权利要求5所述的微电子装置，其中各个柱的所述第一末端与(i)所述导电迹线或(ii)所述多个导电衬垫中的所述对应导电衬垫中的所述一个成一体。
7.根据权利要求1所述的微电子装置，其中所述罩盖的材料在所述多个柱之间延伸。
8.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱线性地布置在所述第一芯片与所述第二芯片之间。
9.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱当中的所述间距在5微米到50微米范围内。
10.根据权利要求1所述的微电子装置，其中所述第一芯片与所述第二芯片之间的间距在100微米到2000微米范围内。
11.一种微电子装置，其包括：
衬底，其具有第一区域、第二区域和所述第一区域与所述第二区域之间的第三区域，所述衬底包括(i)表面和(ii)接地平面；
至少一个第一微电子元件，其在所述第一区域内上覆于所述表面；
至少一个第二微电子元件，其在所述第二区域内上覆于所述表面；
导电元件，其在所述第三区域内的所述衬底的所述表面处暴露且耦合到所述接地平面；
多个导电柱，其在所述第三区域内、具有(i)耦合到所述导电元件的第一末端和(ii)与所述第一末端相对的第二末端；
电介质包封层，其从所述衬底的所述表面延伸且填充所述多个导电柱中的导电柱之间的空间，使得所述导电柱通过所述电介质包封层彼此分离，所述电介质包封层包括上覆于所述衬底的所述第一区域处于所述表面上方的第一高度的第一部分、上覆于所述衬底的所述第二区域处于所述表面上方的第二高度的第二部分，和上覆于所述衬底的所述第三区域处于所述表面上方的第三高度的第三部分，其中所述第三高度小于所述第一高度和所述第二高度，且其中所述多个导电柱的所述第二末端至少邻近于所述第三部分；以及
导电材料，其在所述电介质包封层的至少所述第三部分内。
12.根据权利要求11所述的微电子装置，其中接地平面、所述导电材料和所述多个导电柱的互连组合提供法拉第笼。
13.根据权利要求11所述的微电子装置，其中所述多个导电柱当中的间距等于或小于足以阻挡所述至少一个第一微电子元件与所述至少一个第二微电子元件之间的(i)电磁干扰或(ii)射频干扰中的一个或多个的距离。
14.根据权利要求11所述的微电子装置，其中所述多个导电柱的所述第一末端耦合到所述导电元件。
15.根据权利要求14所述的微电子装置，其中所述多个导电柱的所述第一末端与所述导电元件成一体。
16.根据权利要求11所述的微电子装置，其中所述多个导电柱线性地布置在所述至少一个第一微电子元件与所述至少一个第二微电子元件之间。
17.一种方法，其包括：
提供包括多个柱和(i)导电迹线或(ii)多个导电衬垫中的一个的衬底，其中所述多个柱中的各个柱的第一末端耦合到(i)所述导电迹线或(ii)多个导电衬垫中的对应导电衬垫中的一个；
邻近于所述多个柱的第一侧将第一芯片附接到所述衬底；
邻近于所述多个柱的第二侧将第二芯片附接到所述衬底，其中所述第二侧与所述第一侧相对；
将环氧模制化合物安置于至少所述第一芯片、所述第二芯片和所述多个柱上方以提供罩盖；
在所述罩盖中形成沟槽；以及
使用导电材料填充所述沟槽，
其中所述多个柱中的各柱的第二末端至少邻近于所述罩盖内界定的所述沟槽，且
其中所述多个柱当中的间距至少等于足以阻挡所述第一芯片与所述第二芯片之间的(i)电磁干扰或(ii)射频干扰中的一个或多个的距离。
18.根据权利要求17所述的方法，其中提供包括所述导电迹线和所述多个柱的所述衬底包括：
提供所述衬底；以及
形成所述多个柱和(i)所述导电迹线或(ii)所述多个导电衬垫中的所述一个。
19.根据权利要求18所述的方法，其中各个柱的所述第一末端与(i)所述导电迹线或(ii)多个导电衬垫中的所述对应导电衬垫中的所述一个成一体。
20.根据权利要求17所述的方法，其中形成所述沟槽包括：
在所述安置所述环氧模制化合物期间将鳍片放置于所述罩盖中；以及
移除所述鳍片以提供所述沟槽。
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