CN1224951A - 能抑制输出波形的减幅振荡现象的半导体装置 - Google Patents

能抑制输出波形的减幅振荡现象的半导体装置 Download PDF

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Abstract

并联地设置多个半导体装置的输出缓冲器的输出晶体管(102、104、106)。将在输出晶体管导通时供给各输出晶体管的栅极的电位设定成各不相同的电位。通过从导通时的栅电位低的晶体管起依次导通,可缓和大电流急剧地流动的情况,可抑制减幅振荡现象。更为理想的是,按照输出晶体管导通的顺序,增大晶体管的尺寸。

Description

能抑制输出波形的减幅振荡现象的半导体装置
本发明涉及半导体装置，更具体地说，涉及具备将半导体装置内部的数据输出到半导体装置外部的输出缓冲电路的半导体装置。
近年来，随着半导体装置趋于高速化，就必须增大半导体装置的输出缓冲电路的驱动能力。
图11是示出现有的半导体存储器中使用的输出缓冲电路的基本结构的第1例的电路图。
图11中示出的输出缓冲电路包括：输出端子DQr；电平移动器206；N沟道型MOS晶体管202；以及N沟道型MOS晶体管204，其中，电平移动器206接收根据被输出的存储数据而生成的第1内部控制信号HOUT，将该高电平从由外部电源电位Ext.Vcc降压了的内部降压电位Vcc变换成在半导体装置内部形成的内部升压电位Vppo，N沟道型MOS晶体管202在栅极接收电平移动器206的输出，并连接在外部电源电位Ext.Vcc与输出端子DQr之间，N沟道型MOS晶体管204在栅极接收根据被输出的存储数据而生成的第2内部控制信号LOUT，并连接在输出端子DQr与接地电位之间。
图12是用于说明图11中示出的输出缓冲电路的工作的工作波形图。
参照图11、图12，在时刻t1处，内部控制信号HOUT上升到高电平。此时，图12中未示出的内部控制信号LOUT是低电平，N沟道型MOS晶体管204为非导通状态。
在时刻t2处，由于电平移动器206的工作，电平移动器206的输出节点即节点N51上升到高电平。于是，N沟道型MOS晶体管202导通，输出端子DQr的电位开始上升。
在此，根据在半导体装置外部与输出端子DQr连接的负载的状态，在从输出端子DQr输出的信号的波形中产生减幅振荡现象(ringing)。
在时刻t3处，从输出端子DQr输出的信号的电位稳定下来。
存在该减幅振荡现象成为接收连接到外部的输出信号的其它半导体装置等的误操作的起源的危险。
作为在这样的信号输出时能抑制电源噪声的电路，在特开平5-290582号公报中提出了新的输出缓冲电路。将该输出缓冲电路用于半导体存储器的字线驱动等。
图13是示出特开平5-290582号公报中记述的现有的输出缓冲电路的结构的电路图。
参照图13，该输出缓冲电路包括：倒相器231；N沟道型MOS晶体管241；延时电路232；自举电路233；以及N沟道型MOS晶体管242，其中，倒相器231接收输入信号S将其反转，并将该反转信号输出到节点N131上，N沟道型MOS晶体管241的栅极连接到节点N131，并连接电源电位Vcc与输出端子OUT，延时电路232接收倒相器231的输出信号，并使其延时，自举电路233接收延时电路232的输出，N沟道型MOS晶体管242的栅极连接到节点N133，并连接电源电位Vcc与输出端子OUT。
该输出缓冲电路还包括：倒相器243和N沟道型MOS晶体管244，其中，倒相器243接收输入信号R并将其反转，N沟道型MOS晶体管244在栅极接收倒相器243的输出，并连接接地电位Vss与输出端子OUT。
延时电路232包括串联连接的倒相器232a、232b。
图14是示出图13中示出的自举电路233的结构的电路图。
参照图14，自举电路233包括倒相器211和倒相器212，其中，倒相器211在输入节点N110处接收输入信号，并在输入端与节点N110连接，倒相器212接收倒相器211的输出，并将其反转。
将倒相器211的输出提供节点N111，将倒相器212的输出提供节点N112。
自举电路233还包括：N沟道型MOS晶体管213；N沟道型MOS晶体管214；以及电容器215，其中，N沟道型MOS晶体管213在栅极接收电源电位Vcc，并连接节点N111和节点N113，N沟道型MOS晶体管214在栅极接收节点N113电位Vcc，并连接节点N110和节点N113，电容器215连接在节点N112与N133之间。
参照图13、图14，在输入信号R为高电平、N沟道型MOS晶体管244为非导通状态时，如果输入信号S从高电平降到低电平，则由于倒相器231之故，首先节点N131的电位从低电平上升到高电平。
相应地，N沟道型MOS晶体管241导通，输出端子OUT的电位从低电平上升到高电平。
其次，经过因延时电路232而延时的时间后，自举电路233的输入节点N110从低电平上升到高电平。相应地，自举电路233使节点N133的电位上升到比电源电位Vcc高的电位。而且，N沟道型MOS晶体管242充分地导通，将电源电位Vcc传递到输出端子OUT。
如上所述，由于通过使输出缓冲电路的两个输出晶体管依次导通，平缓地将高电平供给输出端子，故不会一次使大的电流从接收电源电位Vcc的节点流到输出端子。因而，可降低电源噪声。
此外，在尖峰状的输入脉冲进入到输入信号S中时，电荷从自举电路233的节点N133移到节点N110。虽然由于N沟道型MOS晶体管241之故，输出端子OUT能维持高电平，但因为节点N133的电位下降，故N沟道型MOS晶体管244不处于稳定的导通状态。
如以上所说明的那样，在图11中示出的输出缓冲器中，如果为了根据高速化的需要增大输出缓冲电路的驱动能力从而增大输出晶体管的尺寸，则由于电流急剧地从半导体装置的输出缓冲电路流向连接在输出端子上的外部负载，故变得容易引起减幅振荡现象。
此外，图13、14中已说明的电路用自举电路提供输出晶体管的栅电位。由于自举电路只能在某个一定时间内产生高电位，故不能从输出端子长时间地保持电源电位Vcc的高电平。
一般在普通使用的半导体装置中，由于将信号从半导体装置输出到外部的输出缓冲器的负载根据被连接到外部的基板或元件的不同而不同，故不能将输出信号的上升时间定为一个恒定值。
此外，也有将工作频率高的半导体装置使用于工作频率低的用途的可能性。
因而，将图13中示出的电路作为将信号输出到半导体装置的外部的输出缓冲器来使用是不太适当的。
本发明的目的是提供一种能减小在将信号从输出端子输出到半导体装置外部时产生的、在输出信号中出现的减幅振荡现象的半导体装置。
归纳本发明的要点如下，本发明是一种在半导体衬底上形成的半导体装置，包括：输出端子；第1 MOS晶体管；第1驱动电路；以及第2 MOS晶体管。
第1 MOS晶体管根据第1内部控制信号的激活将电流从外部电源供给输出端子。第1驱动电路根据第1内部控制信号的激活输出第2内部控制信号。第2 MOS晶体管在栅极接收第2内部控制信号，根据第2内部控制信号的激活将电流从外部电源供给输出端子。第2内部控制信号具有比第1内部控制信号高的激活电位。
因而，本发明的主要的优点是，通过分阶段地使输出端子的电位从低电平上升到高电平，可防止大电流从半导体装置的输出缓冲器流到输出端子，可降低减幅振荡现象。
图1是示出本发明的实施例1的半导体装置的整体结构的概略框图。
图2是本发明的实施例1中的输出缓冲电路100的电路图。
图3是示出图2中示出的电平移动器108的结构的电路图。
图4是说明图2中示出的输出缓冲器100的工作的工作波形图。
图5是示出在实施例2的半导体装置中使用的输出缓冲电路131的结构的电路图。
图6是说明图5中示出的输出缓冲器131的工作的工作波形图。
图7是示出在实施例3的半导体装置中使用的输出缓冲电路150的结构的电路图。
图8是示出图7中示出的延时电路144的结构的电路图。
图9是示出在实施例4的半导体装置中使用的输出缓冲电路170的结构的电路图。
图10是用于说明图9中示出的输出缓冲器170的工作的工作波形图。
图11是示出现有的输出缓冲电路的结构的电路图。
图12是用于说明图11中示出的输出缓冲电路的工作的工作波形图。
图13是示出现有的输出缓冲电路的第2例的结构的电路图。
图14是示出图13中示出的自举电路233的结构的电路图。
以下参照附图详细地说明本发明的实施例。再有，图中同一符号示出同一或相当部分。
[实施例1]
以下，说明本发明的实施例1的半导体装置1。
图1是示出本发明的实施例1的半导体装置的整体结构的概略框图。
该整体结构是能适用于以下说明的全部实施例的代表性的一例。
参照图1，该半导体存储器1包括：控制信号输入端子2～6；地址信号输入端子组8；数据信号输入输出端子组16；接地端子18；以及电源端子20。
此外，该半导体存储器1包括：时钟发生电路22；行和列地址缓冲器24；行译码器26；列译码器28；存储器板32；数据输入缓冲器40和数据输出缓冲器42，存储器板32包括存储单元阵列34和读出放大器+输入输出控制电路38。
时钟发生电路22发生相当于基于通过控制信号输入端子2、4从外部提供的外部行地址选通信号EXT./RAS、外部列地址选通信号EXT./CAS的预定的工作模式的控制时钟，控制半导体装置的整体的工作。
行和列地址缓冲器24根据通过地址信号输入端子组8从外部提供的地址信号A0～Ai(其中，i是自然数)生成行地址信号RA0～RAi和列地址信号CA0～CAi，分别将所生成的信号RA0～RAi和CA0～CAi供给行译码器26和列译码器28。
存储单元阵列34分别包含存储1位的数据的多个存储单元。将各存储单元配置在由行地址和列地址确定的预定的地址上。
行译码器26和列译码器28指定存储单元阵列34的行地址和列地址。读出放大器+输入输出控制电路38将由行译码器26和列译码器28指定了地址的存储单元连接到数据信号输入输出线对IDP的一端。将数据信号输入输出线对IDP的另一端连接到数据输入缓冲器40和数据输出缓冲器42上。
数据输入缓冲器40在写入模式时响应通过控制信号输入端子6从外部提供的信号EXT./WE，将从数据信号输入输出端子组16输入的数据通过数据信号输入输出线对IDP提供被选择的存储单元。
数据输出缓冲器42在读出模式时将来自被选择的存储单元的读出数据输出到数据输入输出端子组16。
电源电路50接收外部电源电位Ext.Vcc和接地电位Vss，提供半导体存储器的工作中所必要的各种内部电源电位。
即，电源电路50包括内部电源电路54以及预充电电位发生电路52，其中，内部电源电路54接收外部电源电位Ext.Vcc和接地电位Vss并输出内部降压电位Int.Vcc和内部升压电位Vppo，预充电电位发生电路52提供对于存储单元阵列34中包含的位线对的预充电电位VBL。
内部电源电路54包括降压电源电路56以及升压电源电路58，其中，降压电源电路56接收外部电源电位Ext.Vcc和接地电位Vss并发生使外部电源电位Ext.Vcc降压了的内部降压电位Int.Vcc，升压电源电路58接收外部电源电位Ext.Vcc和接地电位Vss并发生使外部电源电位Ext.Vcc升压了的内部升压电位Vppo。
图2是示出本发明的实施例1的半导体装置1中使用的输出缓冲电路100的基本结构的电路图。
输出缓冲电路100作为图1中示出的数据输出缓冲器42的1位部分而设置，将来自时钟发生电路22的上述信号或来自输入输出控制电路38的读出数据为基础生成的互补的第1内部信号HOUT和第2内部信号LOUT作为输入信号来接收。
参照图2，输出缓冲电路100包括：N沟道型MOS晶体管102；电平移动器108；电平移动器110；N沟道型MOS晶体管104；N沟道型MOS晶体管106以及N沟道型MOS晶体管112，其中，N沟道型MOS晶体管102在栅极接收第1内部控制信号HOUT并连接输出端子DQr与外部电源电位Ext.Vcc，电平移动器108接收第1内部控制信号HOUT并根据外部电源电位Ext.Vcc进行电平变换，电平移动器110接收电平移动器108的输出并根据内部升压电位Vppo进行电平变换，N沟道型MOS晶体管104在栅极接收电平移动器108的输出并连接输出端子DQr与外部电源电位Ext.Vcc,N沟道型MOS晶体管106在栅极接收电平移动器110的输出并连接输出端子DQr与外部电源电位Ext.Vcc,N沟道型MOS晶体管112在栅极接收第2内部控制信号LOUT并连接输出端子DQr与接地电位。
图3是示出图2中示出的电平移动器108的结构的电路图。
参照图3，电平移动器108包括：N沟道型MOS晶体管122；倒相器130；N沟道型MOS晶体管124；P沟道型MOS晶体管126以及P沟道型MOS晶体管128，其中，N沟道型MOS晶体管122在栅极接收输入信号IN，其源极连接到接地电位，倒相器130接收输入信号IN并将其反转，N沟道型MOS晶体管124在栅极接收倒相器130的输出，其源极连接到接地电位，P沟道型MOS晶体管126在栅极接收N沟道型MOS晶体管124的漏极电位，其漏极与N沟道型MOS晶体管122的漏极连接，P沟道型MOS晶体管128在栅极接收N沟道型MOS晶体管122的漏极电位，其漏极与N沟道型MOS晶体管124的漏极连接。
P沟道型MOS晶体管126的源极以及P沟道型MOS晶体管128的源极都连接到电源节点PWR上。
N沟道型MOS晶体管124的漏极电位输出电平移动器108的输出信号OUT。
参照图2，在电平移动器108中将外部电源电位Ext.Vcc供给其电源节点PWR。而且，将内部控制信号HOUT的高(“H”)电平变换成外部电源电位Ext.Vcc而输出。
此外，电平移动器110也采取与图3中示出的电平移动器108同样的结构。而且，将本身是外部电源电位Ext.Vcc的电平移动器108的输出信号的高电位电平变换成内部升压电位Vppo。
如图2中所示，实施例1的半导体装置在输出缓冲器中并列地设有多个晶体管，这些晶体管驱动将其内部数据传递到外部的输出缓冲电路的“H”侧。
图4是说明图2中示出的输出缓冲电路100的工作的工作波形图。
参照图2、图4，考虑第2内部控制信号LOUT=“L”状态的情况。此时，N沟道型MOS晶体管112是非导通状态。
如果考虑输出端子DQr的电平最初为0V时，则第1内部控制信号HOUT是“L”(低)电平，电平移动器108、110的输出即节点N2、N3的电位也是低电平，故N沟道型MOS晶体管102、104和106分别是非导通状态。
在时刻t1处，如果供给节点N1的第1内部控制信号HOUT从0V上升到内部降压电位Vcc(例如，2.5V)，则与此相应N沟道型MOS晶体管102成为导通状态。输出端子DQr的电位如图4的波形A所示，开始向(2.5V-Vt)的电位上升。其中，Vt是N沟道型MOS晶体管的阈值电压。
在时刻t1～t2，第1内部控制信号HOUT由电平移动器108进行电平变换。在图3中，N沟道型MOS晶体管122成为导通状态，将P沟道型MOS晶体管128的栅电位激活为低电平。另一方面，由于因倒相器130的作用对N沟道型MOS晶体管124的栅极提供第1内部控制信号HOUT的反转即高电平，故N沟道型MOS晶体管124成为非导通状态。电平移动器108的输出成为被提供的电源电位即外部电源电位Ext.Vcc。
在时刻t2处，电平移动器108的电压变换结束，N沟道型MOS晶体管104成为导通状态。DQr的电位如图4的波形B所示，开始向(3.3V-Vt)的电位上升。
在时刻t2～t3，第1内部控制信号HOUT由电平移动器110进行电平变换。与电平移动器108的情况相同，电平移动器110的输出成为被提供的电源电位即外部电源电位Ext.Vcc。
在时刻t3处，电平移动器110的电压变换结束，N沟道型MOS晶体管106成为导通状态。DQr的电位如图4的波形C所示，开始向外部电源电位Ext.Vcc(3.3V)的电位上升。
如果将以上的工作总结起来进行叙述，则作为各自的晶体管的栅的高(“H”)电平而提供的电压按N沟道型MOS晶体管102、N沟道型MOS晶体管104、N沟道型MOS晶体管106的顺序变高。
即，对N沟道型MOS晶体管102的栅极提供该高电平是内部电源电位Int.Vcc的内部控制信号HOUT。
通过电平移动器108对N沟道型MOS晶体管104的栅极提供该高电平是外部电源电位Ext.Vcc的信号。对N沟道型MOS晶体管106的栅极提供该高电平是内部升压电位Vppo的信号。这3个晶体管由于电平移动器108、110引起的延迟，从供给栅极的电位低的晶体管开始导通。
即，按N沟道型MOS晶体管102、N沟道型MOS晶体管104、N沟道型MOS晶体管106的顺序导通。
如果，内部控制信号HOUT从低电平向高电平上升，则最初N沟道型MOS晶体管102导通，其后，延迟了电平移动器108的延迟时间之后，N沟道型MOS晶体管104导通。再者，延迟了电平移动器110的延迟时间之后，N沟道型MOS晶体管106导通。
这样，按供给栅极的电压低的顺序使输出晶体管导通，使输出端子的电位平缓地上升到高电平，由此可防止大电流从外部电源流到输出端子，可减少减幅振荡现象。
在图2中，示出了并联连接3个输出晶体管的例子，但并联连接4个以上的输出晶体管也可得到同样的效果。
[实施例2]
图5是示出本发明的实施例2的半导体装置中使用的输出缓冲电路131的基本结构的电路图。
输出缓冲电路131作为实施例1的变形例，作为输出晶体管除N沟道型MOS晶体管102、104、106外，包括N沟道型MOS晶体管102a、104a、106a。
如果将每个栅电位的单位变化量的源·漏电流的变化量定为电流驱动能力，则将N沟道型MOS晶体管102a的电流驱动能力设定得比N沟道型MOS晶体管104a、106a小。
具体地说，由于电流驱动能力与MOS晶体管的用栅极长度除栅极宽度的值(栅极宽度/栅极长度)成比例，故如果将N沟道型MOS晶体管102a、104a、106a的栅极长度定为恒定值，分别将栅极宽度设为W2、W4、W6，则W2＜W4、W6。
通过设定成这样的栅极宽度，输出缓冲电路在输出高电平时的波形的上升时，与实施例1相比，可进一步防止电流急剧地流动。即，可进一步减少减幅振荡现象。
图6是用于说明输出缓冲电路131的工作的工作波形图。
参照图5、图6，考虑第2内部控制信号LOUT=“L”状态的情况。此时N沟道型MOS晶体管112是非导通状态。
如果考虑输出端子DQr的电平最初为0V时，则第1内部控制信号HOUT是低电平，电平移动器108、110的输出即节点N12、N13的电位也是低电平，故N沟道型MOS晶体管102a、104a和106a分别是非导通状态。
在时刻t1处，如果供给节点N11的第1内部控制信号HOUT从OV上升到内部降压电位Vcc(例如，2.5V)，则与此相应，N沟道型MOS晶体管102a成为导通状态。输出端子DQr的电位如图6的波形A’所示，开始向(2.5V-Vt)的电位上升。其中，Vt是N沟道型MOS晶体管的阈值电压。
在时刻t1～t2，第1内部控制信号HOUT由电平移动器108进行电平变换，该高电平成为被提供的电源电位即外部电源电位Ext.Vcc。
在时刻t2处，电平移动器108的电压变换结束，N沟道型MOS晶体管104a成为导通状态。输出端子DQr的电位如图6的波形B’所示，开始向(3.3V-Vt)的电位上升。
在时刻t2～t3，第1内部控制信号HOUT由电平移动器110进行电平变换，节点N13的电位成为提供其高电平的电源电位即内部升压电位Vppo。
在时刻t3处，电平移动器110的电压变换结束，N沟道型MOS晶体管106成为导通状态。DQr的电位如图6的波形C’所示，开始向外部电源电位Ext.Vcc(3.3V)的电位上升。
图6的波形Y示出图2中示出的输出缓冲器100的输出波形，图5中示出的输出缓冲器131的波形的上升在时刻t1～t2时与波形Y相比是平缓的，在时刻t2～t3时与波形Y相比变得陡峭。
即，用尺寸大的晶体管供给电流，以使流入到输出端子的电流的变化量为最大的时刻t1时的电流的变化量的峰值下降，同时在时刻t2～t3时补偿在时刻t1～t2时电流小的部分。
因而，在实施例2的半导体装置中使用的输出缓冲电路131具有既可抑制作为减幅振荡现象的原因之一的电流变化的大小又可减小输出端子的电位的上升时间的优良的输出特性。
[实施例3]
图7是示出实施例3的半导体装置中使用的输出缓冲电路150的结构的电路图。
与实施例1的不同点是，由接收内部控制信号HOUT的延时电路144来提供供给N沟道型MOS晶体管的单独的栅电位的电平移动器140的输入。
图8是示出图7中示出的延时电路144的结构的电路图。
参照图8，延时电路144包括：N沟道型MOS晶体管154；P沟道型MOS晶体管152；N沟道型MOS晶体管158；以及P沟道型MOS晶体管156，其中，N沟道型MOS晶体管154在栅极接收输入信号IIN，其源极与接地电位连接，P沟道型MOS晶体管152在栅极接收输入信号IIN，其源极与内部电源电位Int.Vcc连接，其漏极与N沟道型MOS晶体管154的漏极连接，N沟道型MOS晶体管158在栅极接收N沟道型MOS晶体管154的漏极电位，源极与接地电位连接，P沟道型MOS晶体管156在栅极接收N沟道型MOS晶体管154的漏极电位，其源极与内部电源电位Int.Vcc连接，其漏极与N沟道型MOS晶体管158的漏极连接。
N沟道型MOS晶体管158的漏极电位供给延时电路144的输出信号IOUT。
外部电源电位Ext.Vcc的电位常常随将外部电源电位供给半导体装置的电源线中的噪声而变动。与其比较，由于内部电源电位Int.Vcc及内部升压电位Vppo在半导体装置内部发生，是稳定的，故可保持比较稳定的电位。
在图2、图5的结构中，将外部电源电位Ext.Vcc作为电源电位接收的电平移动器108对内部控制信号HOUT进行变换，根据接收该输出信号的电平移动器110的工作来确定输出晶体管即N沟道型MOS晶体管106导通的时序。在该结构中，外部电源电位Ext.Vcc变动时，N沟道型MOS晶体管106导通的时序受到影响。
通过作成图7中示出的结构，即使外部电源电位Ext.Vcc多少有些变动，也可将各晶体管的导通时序保持为一定，故可使从输出端子DQr输出的输出波形变得稳定。
在图7中，在电平移动器140之前连接了延时电路144，但即使在电平移动器140的输出信号与N沟道型MOS晶体管136的栅极之间设置延时电路，也可得到同样的效果。
[实施例4]
图9是示出实施例4的半导体装置中使用的输出缓冲电路170的结构的电路图。
参照图9，输出缓冲电路170包括：接收第1内部控制信号HOUT的延时电路178；电平移动器180；N沟道型MOS晶体管172；驱动电路192；N沟道型MOS晶体管174；以及N沟道型MOS晶体管176，其中，电平移动器180接收延时电路178的输出，根据内部升压电位Vppo的电位进行电平变换，N沟道型MOS晶体管172在栅极接收电平移动器180的输出，连接输出端子DQr与外部电源电位Ext.Vcc，驱动电路192接收第1内部控制信号HOUT,N沟道型MOS晶体管174在栅极接收驱动电路192的输出，连接外部电源电位Ext.Vcc与输出端子DQr,N沟道型MOS晶体管176在栅极接收第2内部控制信号LOUT，连接接地电位与输出端子DQr。
驱动电路192包括：N沟道型MOS晶体管184；P沟道型MOS晶体管182；N沟道型MOS晶体管190；P沟道型MOS晶体管188；以及P沟道型MOS晶体管186，其中，N沟道型MOS晶体管184在栅极接收第1内部控制信号HOUT，其源极连接到接地电位，P沟道型MOS晶体管182在栅极接收第1内部控制信号HOUT，其源极连接到内部电源电位Int.Vcc，其漏极与N沟道型MOS晶体管184的漏极连接，N沟道型MOS晶体管190在栅极接收N沟道型MOS晶体管184的漏极电位，其源极与接地电位连接，P沟道型MOS晶体管188在栅极接收N沟道型MOS晶体管184的漏极电位，其漏极与N沟道型MOS晶体管190的漏极连接，P沟道型MOS晶体管186的栅极和漏极与P沟道型MOS晶体管188的源极连接，其源极与内部电源电位Int.Vcc连接。
由于延时电路178采取与图8中示出的延时电路144同样的结构，电平移动器180采取与图3中示出的电平移动器108同样的结构，故不重复说明。
在实施例4中，在输出缓冲器的“H”侧驱动晶体管中，将供给先导通的N沟道型MOS晶体管174的栅极的电位设定成比内部电源电位Int.Vcc低P沟道型MOS晶体管186的阈值电压。
图10是用于说明图9中示出的输出缓冲电路170的工作的工作波形图。
参照图9、图10，考虑第2内部控制信号LOUT=“L”状态的情况。此时N沟道型MOS晶体管176是非导通状态。
如果考虑输出端子DQr的电平最初为0V时，第1内部控制信号HOUT是低电平，节点N32、N33的电位也是低电平，故N沟道型MOS晶体管172、174分别是非导通状态。
在时刻t1处，供给节点N31的第1内部控制信号HOUT从OV上升到内部降压电位Vcc(例如，2.5V)。
在时刻t2处，根据由P沟道型MOS晶体管182和N沟道型MOS晶体管184构成的倒相器反转的第1内部控制信号HOUT，节点N32的电位变成高电平。节点N32的电位变成从内部降压电位Vcc再下降P沟道型MOS晶体管186的阈值电压Vtp的电位。
在时刻t2～t3,N沟道型MOS晶体管174成为导通状态。输出端子DQr的电位如图10的波形A”所示，开始向(2.5V-Vtp-Vt)的电位上升。在时刻t3处，通过延时电路178、电平移动器180的电压变换结束，N沟道型MOS晶体管172成为导通状态。DQr的电位如图10的波形B”所示，开始向外部电源电位Ext.Vcc(3.3V)的电位上升。
通过采用这样的结构，由于进一步将最初导通的N沟道型MOS晶体管174的栅电位设定得低，与实施例1的情况相比，可进一步降低流到在输出的上升初期导通的晶体管的电流，故与实施例1相比可进一步减小减幅振荡现象。
与实施例1相同，即使并联设置在“H”侧的驱动晶体管的数目是3个以上，也可得到同样的效果。
此外，如实施例2那样，也可考虑使N沟道型MOS晶体管174的栅极宽度比N沟道型MOS晶体管172的栅极宽度小来进一步增强其效果。

Claims (10)

1．一种在半导体衬底上形成的半导体装置，其特征在于：
包括：
输出端子DQr；
第1 MOS晶体管(102)，根据第1内部控制信号(HOUT)的激活将电流从电源供给所述输出端子；
第1驱动装置(108)，根据所述第1内部控制信号的激活输出第2内部控制信号；以及
第2 MOS晶体管(104)，在栅极接收所述第2内部控制信号，根据所述第2内部控制信号的激活将电流从所述电源供给所述输出端子，
所述第2内部控制信号具有比所述第1内部控制信号高的激活电位。
2．如权利要求1中所述的半导体装置，其特征在于：
还包括：
第2驱动装置(110)，根据所述第1内部控制信号的激活，比所述第2内部控制信号的激活滞后地输出第3内部控制信号；以及
第3 MOS晶体管(106)，在栅极接收所述第3内部控制信号，根据所述第3内部控制信号的激活将电流从所述电源供给所述输出端子，
所述第3内部控制信号具有比所述第2内部控制信号高的激活电位。
3．如权利要求2中所述的半导体装置，其特征在于：
还包括：
升压装置(58)，接收所述电源电位进行升压，发生比所述电源电位高的内部升压电位；以及
降压装置(56)，接收所述电源电位进行降压，发生比所述电源电位低的内部降压电位，
所述第1内部控制信号的激活电位是所述内部降压电位，
所述第2内部控制信号的激活电位是所述外部电源电位，
所述第3内部控制信号的激活电位是所述内部升压电位，
4．如权利要求3中所述的半导体装置，其特征在于：
所述第1驱动装置包括电平变换装置，该装置接收所述第1内部控制信号和所述电源电位，在所述第1内部控制信号激活时将所述第2内部控制信号的电位定为所述外部电源电位。
5．如权利要求2中所述的半导体装置，其特征在于：
在将每个栅电位的单位变化量的源·漏电流的变化量定为电流驱动能力时，所述第3 MOS晶体管的电流驱动能力比所述第2 MOS晶体管的电流驱动能力大，所述第2 MOS晶体管的电流驱动能力比所述第1 MOS晶体管的电流驱动能力大。
6．如权利要求5中所述的半导体装置，其特征在于：
通过改变MOS晶体管的(栅极宽度/栅极长度)来确定所述电流驱动能力的大小。
7．如权利要求2中所述的半导体装置，其特征在于：
所述第2驱动装置包括接收所述第1内部控制信号并延迟预定时间的延时装置(144)。
8．如权利要求1中所述的半导体装置，其特征在于：
还包括：
升压装置(58)，接收所述电源电位，进行升压，发生内部升压电位；
降压装置(56)，接收所述电源电位，进行降压，发生内部降压电位；以及
第2驱动装置(192)，接收所述第1内部控制信号，驱动所述第1 MOS晶体管的栅电位，
所述第1内部控制信号的激活电位是所述内部降压电位，
所述第2内部控制信号的激活电位是所述内部升压电位，
所述第2驱动装置包括接收所述内部降压电位进一步进行降压的电压下降装置，根据所述电压下降装置发生的电位，驱动所述第1 MOS晶体管的栅电位。
9．如权利要求8中所述的半导体装置，其特征在于：
所述电压下降装置包括在其源极接收所述内部降压电位、连接栅极和漏极的MOS晶体管(186)。
10．如权利要求1中所述的半导体装置，其特征在于：
还包括开关装置(112)，该装置连接在所述输出端子与接地节点之间，根据第3内部控制信号(LOUT)来驱动所述输出端子的电位。
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